JP4639049B2 - メモリ - Google Patents
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Description
V1={C1/(C1+CBL)}×Vcc ・・・・・(2)
上記式(1)は、データ「0」が保持されているときのビット線BLの電位V0を示しており、上記式(2)は、データ「1」が保持されているときのビットBLの電位V1を示している。
この発明の第1実施形態は、単純マトリックス型の強誘電体メモリの任意のワード線に接続される全てのメモリセルに対して一括して行われる読み出し−再書き込み動作に関するものである。
T1の期間では、全てのビット線BL0〜BL7の電位を0V(スタンバイ状態)からt1の期間フローティング状態にするとともに、同じタイミングか、または、数nsec〜数十nsec遅らせて選択ワード線WL3の電位をVccにする。また、非選択ワード線WL0〜WL2およびWL4〜WL7を0Vに保持する。この際、ビット線BL0〜BL2、BL4、BL6およびBL7の電位が読み出し電位Vr0になるとともに、ビット線BL3およびBL5の電位が読み出し電位Vr1になる。この状態で全てのビット線BL0〜BL7の電圧を検知することによって、データ「0」またはデータ「1」の判定を行う。このデータ「0」または「1」の判別は、ビット線BL0〜BL7の電圧と別途生成された参照電圧とを、電圧センスアンプからなるリードアンプ8(図1参照)により比較することによって行う。
次に、第1実施形態では、図5に示すように、T1の期間において第3および第4セル領域のメモリセル(非選択メモリセル)に印加された電圧とは逆極性の電圧を、第3および第4セル領域のメモリセルに印加する。具体的には、非選択ワード線WL0〜WL2およびWL4〜WL7の電位をVpにする。ここで、第1実施形態では、Vpを、Vr0<Vp<Vr1の関係式を満たすように設定する。また、選択ワード線WL3および全てのビット線BL0〜BL7を0Vに保持する。
次に、図5に示すように、T2の期間において、選択ワード線WL3の電位をVccにするとともに、非選択ワード線WL0〜WL2およびWL4〜WL7の電位を1/3Vccにする。また、このT2の期間では、読み出し動作においてデータ「1」が読み出されたメモリセルに接続されるビット線BL3およびBL5の電位を0Vに保持するとともに、読み出し動作においてデータ「0」が読み出されたメモリセルに接続されるビット線BL0〜BL2、BL4、BL6およびBL7の電位を2/3Vccにする。このT2の期間は、後のT3の期間(第2セル領域のメモリセルにデータ「1」を再書き込みする期間)において、第3および第4セル領域のメモリセル(非選択メモリセル)に印加される電圧とは逆極性の電圧を印加するために設けられている。すなわち、T2の期間において第3および第4セル領域のメモリセルの分極状態が劣化(改善)する場合には、T3の期間において第3および第4セル領域のメモリセルの分極状態が改善(劣化)する。
図25は、本発明の第2実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図26および図27は、本発明の第2実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。図25〜図27を参照して、この第2実施形態では、上記第1実施形態と異なり、Tadの期間において第3および第4セル領域のメモリセル(非選択メモリセル)に印加する電圧を、第3領域のメモリセルと第4セル領域のメモリセルとで異ならせる場合について説明する。なお、第2実施形態による強誘電体メモリのT1、T2およびT3の期間の動作は、上記第1実施形態と同様である。
この第2実施形態では、図25に示すように、T1の期間の経過後、全てのワード線WL0〜WL7および全てのビット線BL0〜BL7の電位を0V(スタンバイ状態)にした後、読み出し動作においてデータ「1」が読み出されたメモリセルに接続されるビット線BL3およびBL5の電位を−Vp1にする。また、読み出し動作においてデータ「0」が読み出されたメモリセルに接続されるビット線BL0〜BL2、BL4、BL6およびBL7の電位を−Vp0にする。なお、Vp1およびVp0は、Vp1>Vp0の関係式を満たしている。ここで、第2実施形態では、Vp1をVp1≒Vr1の関係式を満たすように、かつ、Vp0をVp0≒Vr0の関係式を満たすように設定する。これにより、第3および第4セル領域のメモリセル(非選択メモリセル)に、それぞれ、T1の期間(読み出し動作)の際に印加される電圧である−Vr1および−Vr0とは逆極性の電圧であるVp1およびVp0を印加する。なお、Vp1およびVp0の電圧は、それぞれ、本発明の「第3電圧」および「第4電圧」の一例である。そして、Tadの期間の経過後、全てのビット線BL0〜BL7の電位を0V(スタンバイ状態)にする。なお、T1の期間(読み出し動作)およびT2およびT3の期間(再書き込みの動作)に第1〜第4セル領域のメモリセルに印加される電圧は、上記第1実施形態と同様である。
図28は、本発明の第3実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図29〜図31は、本発明の第3実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。図28〜図31を参照して、この第3実施形態では、上記第1および第2実施形態と異なり、Tadの期間をT1の期間の直前に設ける場合について説明する。なお、図29中の直線Wは、ビット線と電圧センスアンプとの間の配線負荷容量を示すQ−V直線である。また、第3実施形態による強誘電体メモリのT2およびT3の期間の動作は、上記第1実施形態と同様である。
この第3実施形態では、図28に示すように、まず、後のT1の期間において第3および第4セル領域のメモリセル(非選択メモリセル)に印加される電圧とは逆極性の電圧を、第3および第4セル領域のメモリセルに印加する。具体的には、全てのビット線BL0〜BL7の電位を0V(スタンバイ状態)から−Vpにする。また、全てのワード線WL0〜WL7を0Vに保持する。これにより、第3および第4セル領域のメモリセルに、−Vr1および−Vr0とは逆極性の電圧であるVpを印加する。
次に、第3実施形態では、Tadの期間の直後に、データの読み出しを行う。すなわち、Tadの期間からスタンバイ状態を介さずに、全てのビット線BL0〜BL7をフローティング状態にするとともに、同じタイミングか、または、数nsec〜数十nsec遅らせて選択ワード線WL3の電位をVccにする。また、非選択ワード線WL0〜WL2およびWL4〜WL7を0Vに保持する。これにより、第3実施形態では、図29に示すように、読み出し動作において、第1および第2セル領域のメモリセル(選択メモリセル)にVccの電圧が印加された第1実施形態と異なり、第1および第2セル領域のメモリセルにVcc+Vpの電圧が印加される。したがって、第3実施形態では、上記第1実施形態に比べて、読み出し電位Vr1と読み出し電位Vr0との電位差Vr1−Vr0が大きくなる。なお、T2およびT3の期間(再書き込みの動作)に第1〜第4セル領域のメモリセルに印加される電圧は、上記第1実施形態と同様である。
図32は、本発明の第4実施形態による強誘電体メモリのチョッパコンパレータの内部構成を示した回路図である。図32を参照して、この第4実施形態では、上記第1〜第3実施形態と異なり、参照電圧を用いずに、データ「0」またはデータ「1」の判別を行う場合について説明する。
この第4実施形態では、図33に示すように、まず、スイッチSW1およびSW2をオン状態からオフ状態にするとともに、同じタイミングか、または、数nsec〜数十nsec遅らせて、全てのビット線BL0〜BL7の電位をVT(スタンバイ状態)からフローティング状態にし、かつ、選択ワード線WL3の電位をVT(スタンバイ状態)からVT−Vccにする。また、非選択ワード線WL0〜WL2およびWL4〜WL7をVTに保持する。この際、ビット線BL3およびBL5の電位がVT−Vr1aになるとともに、ビット線BL0〜BL2、BL4、BL6およびBL7の電位がVT−Vr0aになる。なお、VT−Vcc(選択ワード線WL3の電位)は、本発明の「第5電圧」の一例である。
次に、図33に示すように、全てのビット線BL0〜BL7をt1の期間フローティング状態に保持した状態で、選択ワード線WL3の電位をVT+Vccにする。また、非選択ワード線WL0〜WL2およびWL4〜WL7をVTに保持する。この際、ビット線BL3およびBL5の電位が読み出し電位VT−Vr1a+Vr1になるとともに、ビット線BL0〜BL2、BL4、BL6およびBL7の電位が読み出し電位VT−Vr0a+Vr0になる。なお、VT+Vcc(選択ワード線WL3の電位)は、本発明の「第6電圧」の一例である。各ビット線に読み出し電位が発生した後、スイッチSW2をオン状態にする。
BL1、BL2、BL3、BL4、BL5、BL6、BL7 ビット線
WL1、WL2、WL3、WL4、WL5、WL6、WL7 ワード線
Claims (23)
- ビット線とワード線とメモリセルとを含むメモリセルアレイを備えたメモリであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第1データまたは第2データを保持するように構成されており、
前記メモリは、選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第1電圧の極性とは逆の極性の第2電圧を少なくとも前記非選択のメモリセルに印加するように構成されており、
前記第2電圧は、前記読み出し動作において前記第1データが読み出されたビット線に発生する電圧よりも小さく、かつ、前記読み出し動作において前記第2データが読み出されたビット線に発生する電圧よりも大きい、メモリ。 - 前記メモリは、前記読み出し動作および読み出しデータを再び書き込む再書き込み動作を通じて、少なくとも前記非選択のメモリセルに、前記第1電圧と前記第1電圧の極性とは逆の極性の前記第2電圧とを同じ回数印加するように構成されている、請求項1に記載のメモリ。
- 前記再書き込み動作は、複数の動作を含む、請求項2に記載のメモリ。
- 前記再書き込み動作は、一対の第1期間および第2期間を含み、
前記メモリは、前記再書き込み動作の前記第1期間に前記非選択のメモリセルに印加される電圧の極性とは逆の極性の電圧を、前記再書き込み動作の前記第2期間に前記非選択のメモリセルに印加するように構成されている、請求項3に記載のメモリ。 - 前記メモリは、非選択のワード線、選択されたメモリセルに接続された全てのビット線、選択されたワード線および非選択のワード線の全てのうちのいずれかを駆動することにより、前記読み出し動作において非選択のメモリセルに印加される前記第1電圧の極性とは逆の極性の前記第2電圧を前記非選択のメモリセルに印加するように構成されている、請求項1に記載のメモリ。
- 前記メモリは、前記非選択のメモリセルに前記第1電圧を印加したことにより分極量が低下した場合に、前記低下した分極量を実質的に回復することが可能な値に前記第2電圧を設定するように構成されている、請求項1に記載のメモリ。
- ビット線とワード線とメモリセルとを含むメモリセルアレイを備えたメモリであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第1データまたは第2データを保持するように構成されており、
前記メモリは、選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第1電圧の極性とは逆の極性の第2電圧を少なくとも前記非選択のメモリセルに印加するように構成されており、
前記第2電圧は、
前記読み出し動作において前記第1データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第3電圧と、
前記読み出し動作において前記第2データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第4電圧とを含む、メモリ。 - 前記メモリセルは、
前記読み出し動作において前記第1データが読み出された前記ビット線を駆動することにより、前記読み出し動作において前記第1データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第3電圧を印加する一方で、
前記読み出し動作において前記第2データが読み出された前記ビット線を駆動することにより、前記読み出し動作において前記第2データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第4電圧を印加するようにさらに構成されている、請求項7に記載のメモリ。 - 前記第3電圧は、前記読み出し動作において前記第1データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記読み出し動作において印加された電圧と実質的に同一であり、
前記第4電圧は、前記読み出し動作において前記第2データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記読み出し動作において印加された電圧と実質的に同一である、請求項7に記載のメモリ。 - 前記第1データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第3電圧を印加することによって回復される分極量は、前記第1データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第1電圧を印加することによって低下した分極量と実質的に同一であり、
前記第2データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第4電圧を印加することによって回復される分極量は、前記第2データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第1電圧を印加することによって低下した分極量と実質的に同一である、請求項9に記載のメモリ。 - 前記メモリは、前記読み出し動作に先立って、前記非選択のメモリセルに前記第2電圧を印加するように構成されている、請求項1に記載のメモリ。
- 前記メモリは、前記読み出し動作において前記非選択のメモリセルに前記第2電圧を印加した直後に、全てのビット線をフローティング状態にするとともに、前記選択されたワード線に前記第1データおよび前記第2データを読み出すための電圧を印加するようにさらに構成されている、請求項11に記載のメモリ。
- 前記メモリは、初期状態から全てのビット線をフローティング状態にするとともに、前記読み出し動作において、前記選択されたワード線に読み出しのための第5電圧を印加することによって、前記非選択のメモリセルに前記第2電圧を印加した後、全てのビット線をフローティング状態に保持して、前記選択されたワード線に読み出しのための第6電圧を印加するように構成されており、
前記メモリは、前記第6電圧を印加した後に前記ビット線に発生する電圧と、前記初期状態の前記ビット線の電圧とに基づいて、データの読み出しを行うように構成されている、請求項11に記載のメモリ。 - 前記ビット線に接続され、所定の論理しきい値電圧を有するチョッパコンパレータをさらに備え、
前記チョッパコンパレータは、前記論理しきい値電圧と、前記ビット線に発生する読み出し電圧とに基づいて、前記データの判別を行うように構成されている、請求項13に記載のメモリ。 - 前記メモリは、前記読み出し動作の後に前記非選択のメモリセルに前記第2電圧を印加するように構成されている、請求項1に記載のメモリ。
- 前記非選択のメモリセルに前記第2電圧を印加する期間は、前記非選択のメモリセルに前記第1電圧を印加する期間と実質的に同一である、請求項1に記載のメモリ。
- 前記メモリセルは、強誘電体キャパシタを含む、請求項1に記載のメモリ。
- 読み出し動作において第1電圧を非選択のメモリセルに印加することであって、前記メモリセルは、ビット線と、ワード線と、前記ビット線と前記ワード線との間に接続されたメモリセルとを有するメモリセルアレイの中にあり、前記メモリセルは、第1データまたは第2データを保持するように構成されている、ことと、
選択されたワード線に接続された全てのメモリセルに対して一括して前記読み出し動作を行うことに加えて、前記第1電圧の極性とは逆の極性の第2電圧を少なくとも前記非選択のメモリセルに印加することと
を含み、
前記第2電圧は、前記読み出し動作において前記第1データが読み出されたビット線に発生する電圧よりも小さく、かつ、前記読み出し動作において前記第2データが読み出されたビット線に発生する電圧よりも大きい、方法。 - 前記非選択のメモリセルに前記第1電圧を印加したことにより分極量が低下した場合に、前記低下した分極量を実質的に回復することが可能な値に前記第2電圧を設定することをさらに含む、請求項18に記載の方法。
- 読み出し動作において第1電圧を非選択のメモリセルに印加することであって、前記メモリセルは、ビット線と、ワード線と、前記ビット線と前記ワード線との間に接続されたメモリセルとを有するメモリセルアレイの中にあり、前記メモリセルは、第1データまたは第2データを保持するように構成されている、ことと、
選択されたワード線に接続された全てのメモリセルに対して一括して前記読み出し動作を行うことに加えて、前記第1電圧の極性とは逆の極性の第2電圧を少なくとも前記非選択のメモリセルに印加することと
を含み、
前記第2電圧は、
前記読み出し動作において前記第1データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第3電圧と、
前記読み出し動作において前記第2データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第4電圧とを含む、方法。 - ビット線とワード線とメモリセルとを含むメモリセルアレイであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第1データまたは第2データを保持するように構成されている、メモリセルアレイと、
選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第1電圧の極性とは逆の極性の第2電圧を少なくとも前記非選択のメモリセルに印加する手段と
を備え、
前記第2電圧は、前記読み出し動作において前記第1データが読み出されたビット線に発生する電圧よりも小さく、かつ、前記読み出し動作において前記第2データが読み出されたビット線に発生する電圧よりも大きい、装置。 - 前記非選択のメモリセルに前記第1電圧を印加したことにより分極量が低下した場合に、前記低下した分極量を実質的に回復することが可能な値に前記第2電圧を設定する手段をさらに備えている、請求項21に記載の装置。
- ビット線とワード線とメモリセルとを含むメモリセルアレイであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第1データまたは第2データを保持するように構成されている、メモリセルアレイと、
選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第1電圧の極性とは逆の極性の第2電圧を少なくとも前記非選択のメモリセルに印加する手段と
を備え、
前記第2電圧は、
前記読み出し動作において前記第1データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第3電圧と、
前記読み出し動作において前記第2データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第4電圧とを含む、装置。
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