KR102144536B1 - 리키지 전류를 감소시키는 상변화 메모리 소자 - Google Patents

리키지 전류를 감소시키는 상변화 메모리 소자 Download PDF

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Abstract

비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키는 상변화 메모리 소자가 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 복수의 비트라인들; 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들; 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 제어부를 포함한다.

Description

리키지 전류를 감소시키는 상변화 메모리 소자{PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT REDUCING LEAKAGE CURRNET}
아래의 실시예들은 상변화 메모리 소자에 관한 것으로, 보다 상세하게 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 기술이다.
상변화 메모리 소자는 복수의 비트라인들 및 복수의 소스라인들이 교차되는 교차점들에 데이터 저장 요소인 상변화층을 포함하는 복수의 메모리 셀들이 배치되는 구조를 갖는다.
이러한 구조의 상변화 메모리 소자는 복수의 비트라인들 중 하나의 비트라인을 선택하고 복수의 소스라인들 중 하나의 소스라인을 선택하여 선택된 비트라인 및 선택된 소스라인에 전압을 인가함으로써, 선택된 비트라인 및 선택된 소스라인의 교차점에 배치된 메모리 셀만을 선택적으로 구동시킬 수 있다.
예를 들어, 기존의 상변화 메모리 소자를 설명하기 위한 도면인 도 1을 참조하면, 기존의 상변화 메모리 소자(100)는 복수의 비트라인들(110) 중 선택된 비트라인(111)에 판독 전압과 동일한 극성이며 판독 전압 값의 절반 값인 전압(
Figure 112018115430119-pat00001
)를 인가하고 복수의 소스라인들(120) 중 선택된 소스라인(121)에 판독 전압과 반대 극성이며 판독 전압 값의 절반 값인 전압(
Figure 112018115430119-pat00002
)를 인가하여, 선택된 비트라인(111) 및 선택된 소스라인(121)의 교차점에 배치된 선택된 메모리 셀(130)에 판독 전압(
Figure 112018115430119-pat00003
)이 인가되도록 함으로써, 선택된 메모리 셀(130)만을 선택적으로 구동시켜 판독 동작을 수행할 수 있다.
이 때, 기존의 상변화 메모리 소자는 복수의 비트라인들(110) 중 선택된 비트라인(111)을 제외한 나머지 비선택된 비트라인들에 판독 전압과 반대 극성(선택된 소스라인에 인가되는 전압과 동일한 극성)이며 판독 전압 값의 1/4 값인 전압(
Figure 112018115430119-pat00004
)을 인가하고, 복수의 소스라인들(120) 중 선택된 소스라인(121)을 제외한 나머지 비선택된 소스라인들에 판독 전압과 동일한 극성(선택된 비트라인에 인가되는 전압과 동일한 극성)이며 판독 전압 값의 1/4 값인 전압(
Figure 112018115430119-pat00005
)을 인가하게 된다. 이에 따라, 비선택된 비트라인들 및 비선택된 소스라인들의 교차점들에 배치된 메모리 셀들(140)에
Figure 112018115430119-pat00006
값의 전압이 인가되기 때문에, 큰 리키지 전류가 흐르게 되는 문제가 발생될 수 있다.
이와 같이 발생되는 큰 값의 리키지 전류는 선택된 메모리 셀의 구동에 영향을 미칠 수 있기 때문에, 상기 문제를 해결하기 위한 기술이 요구되고 있는 실정이다.
일 실시예들은 복수의 비트라인들 및 복수의 소스라인들에 인가되는 전압을 조절함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안한다.
보다 상세하게, 일 실시예들은 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압을 인가함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안한다.
이 때, 일 실시예들은 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 동시에, 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들과 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키는 상변화 메모리 소자를 제안한다.
일 실시예에 따르면, 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키는 상변화 메모리 소자는, 복수의 비트라인들; 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들; 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 제어부를 포함한다.
일 측면에 따르면, 상기 제어부는, 상기 선택된 비트라인에 상기 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가할 수 있다.
다른 일 측면에 따르면, 상기 제어부는, 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하고, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 할 수 있다.
또 다른 일 측면에 따르면, 상기 제어부는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시킬 수 있다.
또 다른 일 측면에 따르면, 상기 제어부는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하고, 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 할 수 있다.
또 다른 일 측면에 따르면, 상기 상변화 메모리 소자는, 상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함할 수 있다.
일 실시예에 따르면, 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 동작 방법은, 상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계; 및 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계를 포함한다.
일 측면에 따르면, 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계는, 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 단계이고, 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 단계일 수 있다,
다른 일 측면에 따르면, 상기 0의 값인 전압이 인가되도록 하는 단계는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는 단계일 수 있다.
또 다른 일 측면에 따르면, 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계 및 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하는 단계; 및 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는 단계를 포함할 수 있다.
또 다른 일 측면에 따르면, 상기 상변화 메모리 소자는, 상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함할 수 있다.
일 실시예에 따르면, 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 제어부에 있어서, 상기 제어부는, 상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하며, 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 것을 특징으로 할 수 있다.
일 실시예들은 복수의 비트라인들 및 복수의 소스라인들에 인가되는 전압을 조절함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안할 수 있다.
보다 상세하게, 일 실시예들은 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압을 인가함으로써, 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 상변화 메모리 소자를 제안할 수 있다.
이 때, 일 실시예들은 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 동시에, 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들과 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키는 상변화 메모리 소자를 제안할 수 있다.
도 1은 기존의 상변화 메모리 소자를 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서 선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 상변화 메모리 소자에서 비선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 상변화 메모리 소자에서 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 상변화 메모리 소자에서 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 상변화 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 3은 일 실시예에 따른 상변화 메모리 소자에서 선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이며, 도 4는 일 실시예에 따른 상변화 메모리 소자에서 비선택된 메모리 셀에 인가되는 전압을 설명하기 위한 도면이고, 도 5는 일 실시예에 따른 상변화 메모리 소자에서 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이며, 도 6은 일 실시예에 따른 상변화 메모리 소자에서 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들에 인가되는 전압을 설명하기 위한 도면이다.
도 2를 참조하면, 일 실시예에 따른 상변화 메모리 소자(200)는, 복수의 비트라인들(210), 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들(220), 각각의 상변화층을 포함하도록 구성된 채 복수의 비트라인들(210) 및 복수의 소스라인들(220)의 교차점들에 각각 배치되는 복수의 메모리 셀들(230) 및 제어부(도면에는 도시되지 않음)을 포함한다. 이하, 제어부는 상변화 메모리 소자(200)에서 메모리 셀들 각각을 구동시키는 주체로서, 상변화 메모리 소자(200)에 탑재되는 프로세서로 구현될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 상변화 메모리 소자(200)가 연결되는 별도의 장치에 탑재된 프로세서로 구현될 수도 있다.
복수의 메모리 셀들(230) 각각은 메모리 셀의 데이터 저장 구성부인 상변화층을 포함할 수 있다. 상변화층은 복수의 비트라인들(210) 및 복수의 소스라인들(220) 사이에 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화층은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
또한, 복수의 메모리 셀들(230) 각각은 상변화층에 대한 스위칭 역할을 하는 구성부인 OTS(Ovonic Threshold Switch)를 더 포함할 수 있다. 이러한 OTS는 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
제어부는 복수의 비트라인들(210) 중 선택된 비트라인(211)에 판독 전압과 동일한 극성이며 판독 전압 값의 절반 값인 전압(
Figure 112018115430119-pat00007
)을 인가하고, 복수의 소스라인들(220) 중 선택된 소스라인(221)에 판독 전압과 반대 극성이며 판독 전압 값의 절반 값인 전압(
Figure 112018115430119-pat00008
)을 인가한다. 따라서, 선택된 비트라인(211) 및 선택된 소스라인(221)의 교차점에 배치된 선택된 메모리 셀(310)에는 도 3과 같이 판독 전압(
Figure 112018115430119-pat00009
)이 인가될 수 있으며, 복수의 비트라인들(210) 중 선택된 비트라인(211)을 제외한 비선택된 비트라인들 및 복수의 소스라인들(220) 중 선택된 소스라인(221)을 제외한 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들(410)에는 도 4와 같이 0의 값인 전압이 인가될 수 있다.
또한, 제어부는 복수의 비트라인들(210) 중 선택된 비트라인(211)을 제외한 비선택된 비트라인들 및 복수의 소스라인들(220) 중 선택된 소스라인(221)을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압(
Figure 112018115430119-pat00010
)을 인가한다. 즉, 일 실시예에 따른 상변화 메모리 소자(200)는 도 1을 참조하여 상술된 상변화 메모리 소자(100)와 달리, 비선택된 소스라인들에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압(
Figure 112018115430119-pat00011
)을 인가함으로써, 비선택된 비트라인들 및 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 할 수 있다. 이에, 비선택된 메모리 셀들에 흐르는 리키지 전류가 감소될 수 있다.
또한, 제어부는 전술된 바와 같이 복수의 비트라인들(210) 및 복수의 소스라인들(220) 각각에 선택 유무에 따라 전압을 달리 인가함으로써, 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 3/4 값인 전압(
Figure 112018115430119-pat00012
)이 인가되도록 하고, 선택된 소스라인(221) 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 1/4 값인 전압(
Figure 112018115430119-pat00013
)이 인가되도록 할 수 있다.
예를 들어, 도 5에 도시된 바와 같이 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(510)에는 판독 전압 값의 3/4 값인 전압(
Figure 112018115430119-pat00014
)이 인가될 수 있으며, 도 6에 도시된 바와 같이 선택된 소스라인(221) 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(610)에는 판독 전압 값의 1/4 값인 전압(
Figure 112018115430119-pat00015
)이 인가될 수 있다.
따라서, 일 실시예에 따른 상변화 메모리 소자(200)에서는 절반 선택된 메모리 셀들(510, 610) 각각에 인가된 전압으로 인한 리키지 전류가 발생될 수 있는 여지가 있다. 특히나, 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(510)의 개수가 많을 경우, 기존의 상변화 메모리 소자에서 절반 선택된 메모리 셀들로 인한 리키지 전류보다 큰 리키지 전류가 발생될 수도 있다.
이에, 일 실시예에 따른 상변화 메모리 소자(200)는 복수의 소스라인들(220)을 복수의 비트라인들(210)보다 적은 개수로 구비함으로써, 선택된 비트라인(211) 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(510)의 개수를 줄이고 선택된 소스라인(221) 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된 메모리 셀들(610)의 개수를 늘릴 수 있다. 따라서, 일 실시예에 따른 상변화 메모리 소자(200)에서 절반 선택된 메모리 셀들로 인한 리키지 전류는 기존의 상변화 메모리 소자에서 절반 선택된 메모리 셀들로 인한 리키지 전류보다 현저히 감소된 값을 갖게 될 수 있다.
이상, 도 2 내지 6을 참조하여 상술된 상변화 메모리 소자(200)는, 제어부에서 인가하는 전압의 값을 변경하고, 복수의 비트라인들(210) 및 복수의 소스라인들(220) 각각의 개수만을 조절한 채 구현되기 때문에, 별도의 구성부를 포함하지 않아 고집적의 3차원 아키텍처의 상변화 메모리에도 적용 가능하다.
도 7은 일 실시예에 따른 상변화 메모리 소자의 동작 방법을 나타낸 플로우 차트이다.
도 7을 참조하면, 일 실시예에 따른 동작 방법은, 도 2 내지 6을 참조하여 상술된 상변화 메모리 소자(200)에서 수행됨을 전제로 한다(특히, 그 주체는 상변화 메모리 소자(200)에 포함되는 제어부일 수 있다).
상변화 메모리 소자는 단계(S710)에서, 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 판독 전압 값의 절반 값인 전압을 인가하고, 복수의 소스라인들 중 선택된 소스라인에 판독 전압과 반대 극성이며 판독 전압 값의 절반 값인 전압을 인가한다.
단계(S710)로 인해, 상변화 메모리 소자는 선택된 비트라인 및 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 판독 전압이 인가되도록 할 수 있다.
그 후, 상변화 메모리 소자는 단계(S720)에서, 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 판독 전압 값의 1/4 값인 전압을 인가한다.
단계(S720)로 인해, 상변화 메모리 소자는 비선택된 비트라인들 및 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에는 0의 값인 전압이 인가되도록 할 수 있다. 이에, 상변화 메모리 소자는, 비선택된 비트라인들 및 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시킬 수 있다.
또한, 단계들(S710 내지 S720)을 통해, 상변화 메모리 소자는 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 3/4 값인 전압이 인가되도록 할 수 있고, 선택된 소스라인 및 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 판독 전압 값의 1/4 값인 전압이 인가되도록 할 수 있다.
이 때, 상변화 메모리 소자는, 절반 선택된 메모리 셀들 각각에 인가된 전압으로 인한 리키지 전류를 감소시키기 위해, 복수의 비트라인들의 개수보다 적은 개수의 복수의 소스라인들을 포함하도록 구현될 수 있다.
이처럼, 일 실시예에 따른 상변화 메모리 소자는 단계들(S710 내지 S730)를 통해 비선택된 메모리 셀에서의 리키지 전류를 감소시키는 것은 물론, , 복수의 비트라인들의 개수보다 적은 개수의 복수의 소스라인들을 포함하도록 구현됨으로써, 절반 선택된 메모리 셀들에서의 리키지 전류 역시 감소시키는 효과를 도모할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키는 상변화 메모리 소자에 있어서,
    복수의 비트라인들;
    상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들;
    각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및
    상기 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가함으로써 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하고, 상기 선택된 비트라인에 상기 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 동시에 상기 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가함으로써 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 것을 특징으로 하는 제어부
    를 포함하는 상변화 메모리 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제어부는,
    상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는, 상변화 메모리 소자.
  5. 제1항에 있어서,
    상기 제어부는,
    상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하고, 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는, 상변화 메모리 소자.
  6. 제5항에 있어서,
    상기 상변화 메모리 소자는,
    상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함하는, 상변화 메모리 소자.
  7. 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 동작 방법에 있어서,
    상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계; 및
    상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계
    를 포함하고,
    상기 판독 전압 값의 절반 값인 전압을 인가하는 단계는,
    상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 단계이고,
    상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는,
    상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 단계인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 0의 값인 전압이 인가되도록 하는 단계는,
    상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는 단계인, 상변화 메모리 소자의 동작 방법.
  10. 제7항에 있어서,
    상기 판독 전압 값의 절반 값인 전압을 인가하는 단계 및 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는,
    상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하는 단계; 및
    상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는 단계
    를 포함하는 상변화 메모리 소자의 동작 방법.
  11. 제7항에 있어서,
    상기 상변화 메모리 소자는,
    상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함하는, 상변화 메모리 소자의 동작 방법.
  12. 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 제어부에 있어서,
    상기 제어부는,
    상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가함으로써 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하며, 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가함으로써 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 것을 특징으로 하는, 제어부.
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