KR102038837B1 - 자기 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술에 의한 자기 메모리 장치는 비트라인, 다수의 소스라인, 비트라인과 다수의 소스라인 사이에 연결되며 각각 자기 저항 소자 및 상기 자기 저항 소자에 직렬 연결되며 워드라인 신호에 의해 스위칭되는 스위칭 소자를 포함하는 다수의 일반 셀, 비트라인에 연결된 더미 셀; 및 비트라인과 자기 저항 소자가 인접하는 면에 형성되는 스핀홀 효과 물질층을 포함하되, 자기 저항 소자는 더미 셀을 통해 흐르고 자기 저항 소자에 수평인 방향으로 흐르는 제 1 전류와 자기 저항 소자를 관통하여 흐르는 제 2 전류에 따라 데이터를 기록한다.

Description

자기 메모리 장치 및 그 동작 방법 {MAGNETIC MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 자기 메모리 장치 및 그 동작 방법에 관한 것으로서 보다 구체적으로는 스핀 토크 전달 및 스핀 궤도 전달 효과를 동시에 이용하는 자기 메모리 장치 및 그 동작 방법에 관한 것이다.
자기 메모리는 유력한 차세대 메모리 장치의 하나로서 스핀 전달 토크(Spin Transfer Torque, 이하 STT) 효과, 스핀 궤도 토크(Spin Orbit Torque, 이하 SOT) 효과 등을 사용한 자기 메모리 장치가 연구되고 있다.
도 1은 종래의 STT 효과를 이용한 자기 메모리 셀의 구조도이다.
STT 효과를 이용하는 자기 메모리 셀은 기판(1) 상부에 형성된 워드라인(2), 워드라인(2) 양측의 기판(1) 내에 형성된 드레인(3) 및 소스(4), 기판(1)과 워드라인(2) 사이에 형성된 게이트 절연층(5)을 포함한다.
또한 자기 메모리 셀은 드레인(3) 상부에 형성된 드레인 전극(6), 소스(4) 상부에 형성된 소스 전극(7), 소스 전극(7)의 상부에 순차적으로 형성된 금속층(8), MTJ 소자(10), 비트라인 전극(9) 및 비트라인(30)을 포함하며, 드레인 전극(6) 상부에 형성된 소스라인(20)을 포함한다.
도시된 바와 같이 도 1의 자기 메모리 셀은 6F2의 면적을 차지한다.
MTJ 소자(10)는 스핀이 고정된 고정층(11), 장벽층(12) 및 스핀이 가변적인 자유층(13)을 포함한다.
STT 효과를 이용하는 자기 메모리 장치는 MTJ 소자(10)를 관통하는 전류를 인가하여 MTJ 소자(10)의 자유층(13)의 스핀 방향을 조정함으로써 데이터를 기록하고, 자유층(13)의 스핀 방향에 따라 발생하는 저항 또는 전류 차이에 따라 데이터를 읽는다. 즉 읽기 및 쓰기 동작 시 전류가 MTJ 소자(10)를 관통하여 흐르게 된다.
이러한 STT 방식을 이용한 자기 메모리 장치는 스핀의 방향을 조절하기 위해서 사용하는 전류의 크기가 커서 소비 전력이 증가함은 물론 MTJ 소자(10)에 인가되는 스트레스로 인하여 내구성이 악화되는 문제가 있다.
도 2는 종래의 SOT 효과를 이용한 자기 메모리 셀 구조도이다.
SOT 방식의 자기 메모리 셀은 기판(1) 상부에 형성된 워드라인(2), 워드라인(2) 양측의 기판(1) 내에 형성된 드레인(3) 및 소스(4), 기판(1)과 워드라인(2) 사이에 형성된 게이트 절연층(5)을 포함한다.
또한 자기 메모리 셀은 드레인(3) 상부에 형성된 드레인 전극(6), 소스(4) 상부에 형성된 소스 전극(7)을 포함하고, 드레인 전극(6)의 상부에 순차적으로 형성된 쓰기 라인(40), MTJ 소자(10), 비트라인 전극(9) 및 비트라인(30)을 포함하며 소스 전극(7) 상부에 형성된 소스라인(20)을 포함한다.
MTJ 소자(10)의 자유층(13)과 인접하는 쓰기 라인(40) 상부에는 스핀홀 효과 물질층(50)이 형성된다.
SOT 방식의 자기 메모리 장치에서는 데이터 쓰기 동작 시 쓰기 라인(40)과 드레인(3) 사이에 전류가 흐른다.
즉, 쓰기 라인(40)을 통해 MTJ 소자(10)에 수평으로 흐르는 전류에 의해 스핀홀 효과 물질층(50)에서 스핀홀 효과가 발생하고 이에 의해 자유층(13)의 스핀이 스위칭되어 쓰기 동작이 수행된다.
읽기 동작 시에는 비트라인(30)을 관통하여 MTJ 소자(10) 및 드레인(3)을 통해 전류가 흐른다. 읽기 동작시 자유층(13)의 스핀 방향에 따라 발생하는 저항 또는 전류 차이에 따라 데이터를 식별한다.
SOT 방식의 자기 메모리 장치는 쓰기 동작시 MTJ 소자(10)에 전류가 직접적으로 인가되지는 않지만 쓰기 라인(40)을 추가로 구비하여야 하므로 셀의 구조가 복잡해지고 단위 셀의 크기가 커지는 문제가 있다. 도시된 바와 같이 SOT 방식의 자기 메모리 셀은 9F2의 면적을 차지한다.
이로 인하여 STT 효과 또는 SOT 효과 중 어느 하나를 사용하여 쓰기 동작을 수행하는 종래의 자기 메모리 장치는 소비 전력 문제나 셀의 크기가 증가하는 문제가 있다.
KR 10-2014-0113174 A US 2014-0145279 A1
본 발명은 STT 효과 및 SOT 효과를 동시에 이용하여 쓰기 동작을 수행하는 자기 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 자기 메모리 장치는 비트라인, 다수의 소스라인, 비트라인과 다수의 소스라인 사이에 연결되며 각각 자기 저항 소자 및 상기 자기 저항 소자에 직렬 연결되며 워드라인 신호에 의해 스위칭되는 스위칭 소자를 포함하는 다수의 일반 셀, 비트라인에 연결된 더미 셀; 및 비트라인과 자기 저항 소자가 인접하는 면에 형성되는 스핀홀 효과 물질층을 포함하되, 자기 저항 소자는 더미 셀을 통해 흐르고 자기 저항 소자에 수평인 방향으로 흐르는 제 1 전류와 자기 저항 소자를 관통하여 흐르는 제 2 전류에 따라 데이터를 기록한다.
본 발명의 일 실시예에 의한 자기 메모리 장치는 비트라인; 다수의 소스라인, 비트라인과 다수의 소스라인 사이에 연결되며 각각 자기 저항 소자 및 자기 저항 소자에 직렬 연결되며 워드라인 신호에 의해 스위칭되는 스위칭 소자를 포함하는 다수의 자기 메모리 셀; 비트라인과 자기 저항 소자가 인접하는 면에 형성되는 스핀홀 효과 물질층; 비트라인의 제 1 단에 연결되어 비트라인에 전류를 공급하거나 비트라인에서 전류를 싱크하는 제 1 구동부; 및 비트라인의 제 2 단에 연결되어 비트라인에 전류를 공급하거나 비트라인에서 전류를 싱크하는 제 4 구동부를 포함하되, 자기 저항 소자는 자기 저항 소자에 수평인 방향으로 흐르는 제 1 전류와 자기 저항 소자를 관통하여 흐르는 제 2 전류에 따라 데이터를 기록한다.
본 발명의 일 실시예에 의한 자기 메모리 장치의 동작 방법은 비트라인을 공유하는 다수의 자기 저항 소자들에 대하여 쓰기 요청된 데이터 중 더 많은 비트 수를 가지는 제 1 데이터를 찾는 제 1 단계; 제 1 데이터를 다수의 자기 저항 소자들 전체에 기록하는 제 2 단계; 및 제 1 데이터가 아닌 제 2 데이터를 다수의 자기 저항 소자들 중 일부에 기록하는 제 3 단계를 포함한다.
본 발명에 의한 자기 메모리 장치는 셀의 크기를 증가시키지 않으면서 STT 효과와 SOT 효과를 동시에 이용하여 쓰기 동작을 수행할 수 있어 메모리 장치의 크기를 줄이는데 우수한 효과가 있다.
본 발명에 의한 자기 메모리 장치는 STT 효과만을 이용하는 경우에 비하여 MTJ 소자에 가해지는 스트레스를 줄임으로써 장치의 수명을 향상시킬 수 있다.
본 발명에 의한 자기 메모리 장치는 쓰기 동작 시 SOT 효과를 통해 전체 쓰기를 수행하고 개별 셀에 대하여 SOT 효과 및 STT 효과를 동시에 이용하여 쓰기를 수행함으로써 쓰기 성능을 향상시킬 수 있다.
도 1은 STT 효과를 이용하는 종래의 자기 메모리 장치의 셀 구조도.
도 2는 SOT 효과를 이용하는 종래의 자기 메모리 장치의 셀 구조도.
도 3은 본 발명의 일 실시예에 의한 자기 메모리 장치의 셀 구조도.
도 4는 본 발명의 일 실시예에 의한 자기 메모리 장치의 회로도.
도 5는 본 발명의 일 실시예에 의한 자기 메모리 장치의 쓰기 동작을 나타낸 순서도.
도 6 내지 9는 도 5의 동작을 설명하는 설명도.
도 10은 본 발명의 다른 실시예에 의한 자기 메모리 장치의 회로도.
도 11, 12는 도 10의 동작을 설명하는 설명도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 3은 본 발명의 일 실시예에 의한 자기 메모리 장치의 셀 구조를 나타낸 도면이다.
본 실시예에 의한 자기 메모리 셀은 기판(1) 상부에 형성된 워드라인(2), 워드라인(2) 양측의 기판(1) 내에 형성된 드레인(3) 및 소스(4), 기판(1)과 워드라인(2) 사이에 형성된 게이트 절연층(5)을 포함한다.
본 실시예에 의한 자기 메모리 셀은 소스(4) 상부에 형성된 소스 전극(7)과 드레인(3) 상부에 형성된 드레인 전극(6)을 포함한다.
본 실시예에 의한 자기 메모리 셀은 드레인 전극(6) 상부에 순차적으로 형성된 금속층(8), MTJ 소자(10), 비트라인 전극(9) 및 비트라인(30)을 포함하고 소스 전극(7) 상부에 형성된 소스라인(20)을 포함한다.
본 실시예에 의한 자기 메모리 셀은 비트라인(30) 하부에 형성된 스핀 홀 효과 물질층(60)을 포함한다.
MTJ 소자(10)에서 자유층(13)은 스핀 홀 효과 물질층(60)과 인접하도록 형성되고, 고정층(11)은 금속층(8)과 인접하도록 형성된다.
본 실시예에 의한 자기 메모리 셀은 쓰기 라인을 포함하지 않으므로 단위 셀의 면적을 6F2로 줄일 수 있다.
본 실시예에 의한 자기 메모리 셀은 STT 방식으로 쓰기 동작을 시키는 경우 비트라인(30)에 연결된 다수의 셀이 스핀홀 효과로 인하여 동시에 영향을 받아 랜덤 액세스 동작이 불가능하다.
이에 따라 본 실시예에 의한 자기 메모리 셀에서 쓰기 동작은 SOT 효과와 STT 효과를 동시에 이용하여 수행된다.
본 실시예에서 비트라인(30)에 흐르는 전류는 자유층(13)에 평행한 성분의 제 1 전류와 자유층(13)에 수직인 즉 MTJ 소자(10)를 관통하는 제 2 전류로 구성된다.
제 1 전류를 Isot, 제 2 전류를 Istt, 비트라인(30)에 흐르는 쓰기 전류를 Ib로 표시하면 이들 사이의 관계는 다음 수학식 1과 같이 같다.
Figure 112016011312762-pat00001
도 4는 본 발명의 일 실시예에 의한 자기 메모리 장치를 나타낸다.
도 4는 자기 메모리 장치에 포함된 다수의 비트라인 중 하나의 비트라인에 공통 연결된 셀들과 그 주변 요소들을 개시한 것이다.
자기 메모리 장치에 다수의 비트라인이 포함되는 것은 주지의 사실이며 도 4의 도시에서 다수의 비트라인을 포함하는 실시예를 도출하는 것은 통상의 기술자에게 자명하다.
본 실시예에 의한 자기 메모리 장치는 소스라인(20), 비트라인(30), 비트라인(30)과 소스라인(20) 사이에 연결된 다수의 일반 셀(110), 비트라인(30)에 연결된 더미 셀(120), 비트라인(30)에 전류를 제공하거나 비트라인(30)으로부터의 전류를 싱크하는 제 1 구동부(210)를 포함한다.
제 1 구동부(210)는 비트라인 선택 신호(SW0)에 따라 제어되는 비트라인 선택 스위치(211)를 통해 비트라인(30)에 연결될 수 있다.
본 실시예에 의한 자기 메모리 장치는 소스라인(20)에 전류를 제공하거나 소스라인(20)으로부터 전류를 싱크하는 제 2 구동부(220)를 더 포함할 수 있다.
제 2 구동부(220)는 소스라인 선택 신호(Sk, k = 0, 1, .., n-1, n>1인 자연수)에 따라 제어되는 소스라인 선택 스위치(221)를 통해 어느 한 소스라인(20)에 연결될 수 있다.
본 실시예에 의한 자기 메모리 장치는 더미 소스라인(21)에 전류를 제공하거나 더미 소스라인(21)으로부터의 전류를 싱크하는 제 3 구동부(230)를 더 포함할 수 있다.
다수의 일반 셀(110) 각각은 MTJ 소자(10)와 MTJ 소자(10)에 연결된 트랜지스터(112)를 포함한다.
트랜지스터(112)의 게이트는 대응하는 워드라인에 연결되며 소스와 드레인은 각각 MTJ 소자(10)와 소스라인(20)에 전기적으로 연결된다.
더미 셀(120)은 저항(121)과 저항(121)에 연결된 더미 트랜지스터(122)를 포함한다.
더미 셀(120)의 저항(121)은 저항값이 고정 또는 가변되는 수동 소자 또는 능동 소자로 구현될 수 있다.
더미 트랜지스터(122)의 게이트는 더미 워드라인(WD)에 연결되며 소스와 드레인은 각각 저항(121)과 더미 소스라인(21)에 연결된다.
본 실시예에서는 더미 트랜지스터(122)와 제 3 구동부(230) 사이에 더미 소스라인이 존재하는 것으로 개시하였으나 다른 실시예에서는 더미 소스라인(21)이 포함되지 않을 수도 있다.
이 경우 제 3 구동부(230)는 더미 소스라인(21)을 매개하지 않고 더미 트랜지스터(122)에 직접 연결될 수 있다.
도 4는 k번 워드라인 및 0번 비트라인에 대응하는 일반 셀에 대하여 수행되는 쓰기 동작을 설명한다.
제 1 구동부(210)는 비트라인 전류(Ib)를 비트라인(30)에 제공한다.
비트라인 전류(Ib)는 MTJ 소자(111)의 자유층에 평행한 성분의 제 1 전류(Isot)와 MTJ 소자(111)를 관통하는 제 2 전류(Istt)로 구성된다.
이에 따라 k번 MTJ 소자는 제 1 전류(Isot)에 의한 SOT 효과와 제 2 전류(Istt)에 의한 STT 효과를 동시에 이용하여 쓰기 동작을 수행한다.
이들 전류의 크기는 제 1 구동부(210), 제 2 구동부(220), 제 3 구동부(230) 중 하나 또는 둘 이상의 구동 특성을 조절하여 제어할 수 있다.
또한 제 1 전류(Isot)의 크기는 더미 셀(120)의 저항(121)의 저항값(Rd)을 조절하여 제어할 수도 있다.
이때 0번 ~ k-1번 MTJ 소자에는 제 1 전류(Isot)와 제 2 전류(Istt)의 합 즉 비트라인 전류(Ib) 전체에 의한 SOT 효과가 작용하고, k+1번 ~ n번 MTJ 소자에는 제 1 전류(Isot)에 의한 SOT 효과가 작용한다.
그러나 k번 MTJ 소자를 제외한 나머지 MTJ 소자들에 대해서는 쓰기 동작이 수행되지 말아야 한다.
따라서 이들 제 1 전류(Isot)와 제 2 전류(Istt)의 합 즉 비트라인 전류(Ib)로 인한 SOT 효과에 의해 MTJ 소자의 자유층의 스핀이 변하지 않도록 셀의 구조 또는 동작 조건이 설정되는 것이 바람직하다.
MTJ 소자의 자유층의 스핀을 바꾸기 위한 스위칭 토크의 최소 크기를 Tm이라 하면 쓰기 동작을 수행하기 위한 k번 MTJ 소자에 대해서는 다음 수학식 2를 만족시켜야 한다.
이하에서 a는 MTJ 소자에 수평인 전류(Isot)와 SOT 효과에 의해 발생하는 토크의 관계를 결정하는 비례 상수이고, b는 MTJ 소자에 수직인 전류(Istt)에 따라 STT 효과에 의한 토크의 관계를 결정하는 비례 상수이다.
비례 상수 a는 스핀홀 효과 물질층의 조성, 물리적인 크기 등에 따라 결정되고, 비례상수 b는 MTJ 소자의 조성, 물리적인 크기에 따라 결정될 수 있다.
Figure 112016011312762-pat00002
전술한 바와 같이 k번 MTJ 소자를 제외한 나머지 MTJ 소자에 대해서는 스핀의 변화가 발생하지 말아야 하므로 다음 수학식 3과 4를 동시에 만족시켜야 한다.
Figure 112016011312762-pat00003
Figure 112016011312762-pat00004
수학식 2, 3, 4에서 다음 수학식 4와 같은 관계를 얻을 수 있다.
Figure 112016011312762-pat00005
k 번 메모리 셀에 대하여 데이터를 읽는 경우 더미 셀(120)의 트랜지스터(122)는 차단된다.
이에 따라 제 1 구동부(210)에서 제공되는 읽기 전류는 k번 MTJ 소자에 제공되어 읽기 동작을 수행할 수 있다.
이때 읽기 전류는 SOT 전달에 의한 쓰기 효과가 발생하지 않도록 설정되어야 한다.
도 5는 본 발명의 일 실시예에 의한 자기 메모리 장치의 쓰기 동작을 나타낸 순서도이고 도 6 내지 9는 도 5의 동작을 설명하는 설명도이다.
도 5는 비트라인을 공유하는 셀들 단위로 데이터를 기록하는 것을 가정한다.
먼저 함께 기록할 데이터 중에서 0에 해당하는 비트의 개수와 1에 해당하는 비트의 개수를 비교한다(S100).
0의 개수가 1의 개수보다 더 많으면 전체 셀에 0을 기록한다(S210).
전체 셀에 0을 기록하는 동작은 도 6에 개시되어 있다.
전체 셀에 0을 기록하는 동작은 SOT 효과를 이용할 수 있다.
이를 위하여 제 1 구동부(210)는 일반 셀(110)에 포함된 트랜지스터(112)가 모두 턴오프되고, 더미 셀(120)에 포함된 트랜지스터(122)가 턴온된 상태에서 비트라인 전류(Ib ,0 = Isot , 0)를 제공한다. 이때 제 3 구동부(230)는 비트라인 전류(Ib ,0)를 싱크할 수 있다. 이때 비트라인 전류(Ib,0)는 수학식 6을 만족시켜야 한다.
Figure 112016011312762-pat00006
다음 단계에서 1을 기록할 셀에 1을 기록한다(S220).
이때 1을 기록할 셀이 없으면 그대로 종료하는 것은 자명하다.
하나의 셀에 1을 기록하는 동작은 도 7에 개시되어 있으며 이러한 동작은 1을 기록할 셀들에 대하여 순차적으로 실행될 수 있다.
셀 별로 1을 기록하는 동작은 전술한 바와 같이 SOT 효과 및 STT 효과를 동시에 이용한다.
도 7에서 k번째 일반 셀에 1을 기록하는 동작을 예시한다. 1을 기록하는 동작은 전류의 방향을 도 6과 반대로 하여 수행될 수 있다.
이를 위하여 제 3 구동부(230)는 더미 셀(120)에 제 1 전류(Isot, 1)를 제공하고, 제 2 구동부(220)는 k번째 소스라인(20)을 통해 제 2 전류(Istt,1)를 제공한다. 이때 제 1 구동부(210)는 비트라인 전류(Ib,1 = Isot,1 + Istt,1)를 싱크할 수 있다.
이 경우 데이터가 기록되는 셀을 제외한 나머지 셀이 영향을 받지 않기 위하여 수학식 5의 관계를 만족시켜야 한다.
0의 개수가 1의 개수보다 많지 않으면 전체 셀에 1을 기록한다(S310).
전체 셀에 1을 기록하는 동작은 도 8에 개시되어 있다.
전체 셀에 1을 기록하는 동작은 SOT 효과를 이용할 수 있다.
이를 위하여 제 3 구동부(230)는 일반 셀(110)에 포함된 트랜지스터(112)가 모두 턴오프되고, 더미 셀(120)에 포함된 트랜지스터(122)가 턴온된 상태에서 비트라인 전류(Ib ,1 = Isot ,1)를 제공한다. 이때 제 1 구동부(210)는 비트라인 전류(Ib ,1)를 싱크할 수 있다. 이때 비트라인 전류(Ib,1)는 수학식 7을 만족시켜야 한다.
Figure 112016011312762-pat00007
다음 단계에서 0을 기록할 셀에 0을 기록한다(S320).
이때 0을 기록할 셀이 없는 경우 그대로 종료하는 것은 자명하다.
하나의 셀에 0을 기록하는 동작은 도 9에 개시되어 있으며 이러한 동작은 0을 기록할 셀들에 대하여 순차적으로 실행될 수 있다.
셀 별로 0을 기록하는 동작은 전술한 바와 같이 SOT 효과 및 STT 효과를 동시에 이용한다.
도 9에서는 k번째 메모리 셀에 0을 기록하는 동작을 예시한다. 0을 기록하는 동작은 전류의 방향을 도 8과 반대로 하여 수행될 수 있다.
이를 위하여 제 1 구동부(230)는 비트라인 전류(Ib,0 = Isot,0 + Istt,0)를 제공할 수 있다. 이때 제 1 전류(Isot ,0)는 더미 셀(120)을 통과하여 제 3 구동부(230)를 통해 싱크될 수 있고 제 2 전류(Istt ,0)는 k번째 일반 셀과 소스라인(20)을 통과하여 제 2 구동부(220)에 싱크될 수 있다.
이 경우 데이터가 기록되는 셀을 제외한 나머지 셀이 영향을 받지 않기 위하여 수학식 5의 관계를 만족해야 한다.
도 5 내지 도 9를 참조하여 설명한 방식으로 쓰기 동작을 수행하는 경우 데이터 쓰기 회수를 줄일 수 있으며 이를 통해 본 발명에 의한 자기 메모리 장치의 동작 성능이 향상된다.
도 10은 본 발명의 일 실시예에 의한 자기 메모리 장치를 나타낸다.
도 10의 실시예는 다음을 제외하고 도 4의 실시예와 실질적으로 동일하다.
도 10의 실시예는 더미 셀(120), 제 3 구동부(230), 더미 소스라인(21)을 포함하지 않는 대신 비트라인 선택 스위치(241) 및 제 4 구동부(240)를 더 포함한다.
제 1 구동부(210) 및 제 4 구동부(240)는 비트라인 선택 신호(SW0)에 따라 제어되는 비트라인 선택 스위치(211, 241)를 통해 비트라인(30)에 연결될 수 있다.
제 1 구동부(210)와 제 4 구동부(240)는 서로 독립적으로 설정되어 비트라인(30)에 흐르는 전류의 크기 및 방향을 조절할 수 있다.
제 1 구동부(210)가 전류를 제공하는 경우 제 4 구동부(240)는 전류를 싱크할 수 있으며 그 반대도 가능하다.
제 1 구동부(210)가 제공하는 전류의 크기와 제 4 구동부(240)가 싱크하는 전류의 크기는 동일할 수도 있고 상이할 수도 있다. 반대로 제 4 구동부(240)가 제공하는 전류의 크기와 제 1 구동부(210)가 싱크하는 전류의 크기는 동일할 수도 있고 상이할 수 있다.
도 11 및 도 12는 도 10의 동작을 설명하는 설명도이다.
도 11은 도 6에 대응하고 도 12는 도 7에 대응하며 기본적인 동작은 전술한 바와 같다.
도 11은 SOT 효과를 이용하여 전체 셀에 0을 기록하는 동작을 설명한다.
이를 위하여 제 1 구동부(210)는 비트라인 전류(Ib ,0)를 소싱하고 제 4 구동부(240)는 동일한 크기의 비트라인 전류(Ib ,0)을 싱크한다.
도 12는 k번째 MTJ 소자(MTJk)에 1을 쓰는 동작을 설명한다.
이를 위하여 제 4 구동부(240)는 비트라인(30)에 전류(Isot ,1)를 제공하고 제 2 구동부는 k번째 MTJ 소자(MTJk)에 전류(Istt ,1)를 제공하고, 제 1 구동부(210)는 비트라인 전류(Ib ,1 = Istt ,1 + Isot ,1)를 싱크한다.
이와 같이 제 4 구동부(240)는 더미 셀(120)과 제 3 구동부(230)의 역할을 대신한다.
이상에서는 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 발명의 설명을 위한 것이며 권리범위를 한정하기 위한 것은 아니다. 본 발명의 권리범위는 이하의 특허청구범위와 그 균등범위에 의해 정해진다.
1: 기판
2: 워드라인
3: 드레인
4: 소스
5: 게이트 절연층
6: 드레인 전극
7: 소스 전극
8: 금속층
9: 비트라인 전극
10, 111: MTJ 소자
11: 고정층
12: 장벽층
13: 자유층
20: 소스라인
30: 비트라인
40: 쓰기 라인
50, 60: 스핀홀 효과 물질층
110: 일반 셀
120: 더미 셀
121: 더미 저항
112, 112: 트랜지스터
210: 제 1 구동부
211, 241: 비트라인 선택 스위치
220: 제 2 구동부
221: 소스라인 선택 스위치
230: 제 3 구동부
240: 제 4 구동부

Claims (20)

  1. 비트라인;
    다수의 소스라인
    상기 비트라인과 상기 다수의 소스라인 사이에 연결되며 각각 자기 저항 소자 및 상기 자기 저항 소자에 직렬 연결되며 워드라인 신호에 의해 스위칭되는 스위칭 소자를 포함하는 다수의 일반 셀;
    상기 비트라인에 연결된 더미 셀; 및
    상기 비트라인과 상기 자기 저항 소자에 인접하는 면에 형성되는 스핀홀 효과 물질층
    을 포함하되, 상기 자기 저항 소자는 상기 더미 셀을 통해 흐르고 상기 자기 저항 소자에 수평인 방향으로 흐르는 제 1 전류와 상기 자기 저항 소자를 관통하여 흐르는 제 2 전류에 따라 데이터를 기록하는 자기 메모리 장치.
  2. 청구항 1에 있어서, 상기 더미 셀은 상기 비트라인에 연결된 더미 저항 소자 및 상기 저항에 연결된 더미 스위칭 소자를 포함하는 자기 메모리 장치.
  3. 청구항 2에 있어서, 상기 제 1 전류는 상기 더미 저항 소자의 저항값에 따라 가변되는 자기 메모리 장치.
  4. 청구항 1에 있어서, 상기 비트라인에 전류를 공급하거나 상기 비트라인에서 전류를 싱크하는 제 1 구동부를 더 포함하는 자기 메모리 장치.
  5. 청구항 1에 있어서, 상기 다수의 소스라인 중 어느 하나에 전류를 공급하거나 상기 다수의 소스라인 중 어느 하나로부터의 전류를 싱크하는 제 2 구동부를 더 포함하는 자기 메모리 장치.
  6. 청구항 1에 있어서, 상기 더미 셀에 전류를 공급하거나 상기 더미 셀로부터의 전류를 싱크하는 제 3 구동부를 더 포함하는 자기 메모리 장치.
  7. 청구항 1에 있어서, 상기 제 1 전류 및 상기 제 2 전류의 방향은 상기 자기 저항 소자에 기록할 데이터에 따라 제어되는 자기 메모리 장치.
  8. 청구항 1에 있어서, 상기 자기 저항 소자는 상기 비트라인에 인접한 위치에 형성되는 자유층을 포함하는 MTJ 소자인 자기 메모리 장치.
  9. 청구항 1에 있어서, 상기 자기 메모리 장치는 상기 비트라인을 공유하는 상기 다수의 일반 셀들 단위로 쓰기 동작을 수행하되 상기 쓰기 동작은 상기 다수의 일반 셀들 전체에 제 1 데이터를 기록하는 제 1 동작과 상기 다수의 일반 셀들 중 일부 셀에 제 2 데이터를 기록하는 제 2 동작을 포함하는 자기 메모리 장치.
  10. 청구항 9에 있어서, 상기 제 1 데이터는 쓰기 요청된 데이터 중 비트의 개수가 더 많은 데이터인 자기 메모리 장치.
  11. 청구항 9에 있어서, 상기 제 1 동작시 상기 다수의 일반 셀들에 포함된 상기 스위칭 소자는 턴오프 상태인 자기 메모리 장치.
  12. 청구항 9에 있어서, 상기 제 2 동작시 상기 다수의 일반 셀들 중 어느 하나에 포함된 상기 스위칭 소자는 턴온 상태인 자기 메모리 장치.
  13. 비트라인;
    다수의 소스라인
    상기 비트라인과 상기 다수의 소스라인 사이에 연결되며 각각 자기 저항 소자 및 상기 자기 저항 소자에 직렬 연결되며 워드라인 신호에 의해 스위칭되는 스위칭 소자를 포함하는 다수의 자기 메모리 셀;
    상기 비트라인과 상기 자기 저항 소자가 인접하는 면에 형성되는 스핀홀 효과 물질층;
    상기 비트라인의 제 1 단에 연결되어 상기 비트라인에 전류를 공급하거나 상기 비트라인에서 전류를 싱크하는 제 1 구동부; 및
    상기 비트라인의 제 2 단에 연결되어 상기 비트라인에 전류를 공급하거나 상기 비트라인에서 전류를 싱크하는 제 4 구동부
    를 포함하되, 상기 자기 저항 소자는 상기 자기 저항 소자에 수평인 방향으로 흐르는 제 1 전류와 상기 자기 저항 소자를 관통하여 흐르는 제 2 전류에 따라 데이터를 기록하는 자기 메모리 장치.
  14. 청구항 13에 있어서, 상기 다수의 소스라인 중 어느 하나에 전류를 공급하거나 상기 다수의 소스라인 중 어느 하나로부터의 전류를 싱크하는 제 2 구동부를 더 포함하는 자기 메모리 장치.
  15. 청구항 13에 있어서, 상기 제 1 전류 및 상기 제 2 전류의 방향은 상기 자기 저항 소자에 기록할 데이터에 따라 제어되는 자기 메모리 장치.
  16. 청구항 13에 있어서, 상기 자기 저항 소자는 상기 비트라인에 인접한 위치에 형성되는 자유층을 포함하는 MTJ 소자인 자기 메모리 장치.
  17. 청구항 13에 있어서, 상기 자기 메모리 장치는 상기 비트라인을 공유하는 상기 다수의 자기 메모리 셀들 단위로 쓰기 동작을 수행하되 상기 쓰기 동작은 상기 다수의 자기 메모리 셀들 전체에 제 1 데이터를 기록하는 제 1 동작과 상기 다수의 자기 메모리 셀들 중 일부에 제 2 데이터를 기록하는 제 2 동작을 포함하는 자기 메모리 장치.
  18. 공통의 비트라인과 다수의 소스라인 사이에 연결되며 각각 자기 저항 소자 및 상기 자기 저항 소자에 직렬 연결되며 워드라인 신호에 의해 스위칭되는 스위칭 소자를 포함하는 다수의 자기 메모리 셀을 포함하는 자기 메모리 장치의 동작 방법으로서,
    상기 공통의 비트라인에 연결된 상기 다수의 자기 메모리 셀들에 대하여 쓰기 요청된 데이터 중 비트의 개수가 더 많은 제 1 데이터를 찾는 제 1 단계;
    상기 제 1 데이터를 상기 다수의 자기 메모리 셀들 전체에 기록하는 제 2 단계; 및
    상기 제 1 데이터가 아닌 제 2 데이터를 상기 다수의 자기 메모리 셀들 중 일부에 기록하는 제 3 단계를 포함하되,
    상기 다수의 자기 메모리 셀들은 각각 내부의 자기 저항 소자에 수평인 방향으로 흐르는 전류와 상기 내부의 자기 저항 소자를 관통하여 흐르는 전류 중 적어도 하나에 따라 데이터를 기록하는 자기 메모리 장치의 동작 방법.
  19. 청구항 18에 있어서, 상기 제 2 단계는
    상기 다수의 자기 메모리 셀들에 포함된 자기 저항 소자들을 관통하는 전류 경로를 차단하는 단계 및
    상기 공통의 비트라인을 통해 상기 다수의 자기 메모리 셀들에 포함된 자기 저항 소자들에 평행한 방향의 전류를 인가하는 단계
    를 포함하는 자기 메모리 장치의 동작 방법.
  20. 청구항 18에 있어서, 상기 제 3 단계는
    상기 일부 중 어느 하나의 자기 메모리 셀에 포함된 자기 저항 소자를 관통하는 전류 경로를 형성하는 단계 및
    상기 어느 하나의 자기 메모리 셀에 포함된 자기 저항 소자를 관통하는 전류 및 상기 어느 하나의 자기 메모리 셀에 포함된 자기 저항 소자에 평행한 방향의 전류를 인가하는 단계
    를 포함하는 자기 메모리 장치의 동작 방법.
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