JP2024000873A - 磁気記憶装置 - Google Patents

Abstract

【課題】 メモリセルに過度の電圧が印加されることを抑制することが可能な磁気記憶装置を提供する。【解決手段】 実施形態に係る磁気記憶装置は、それぞれが第１の方向に延伸する複数の第１の配線１０と、それぞれが第２の方向に延伸する複数の第２の配線２０と、複数の第１の配線と複数の第２の配線との間に接続され、それぞれが、第１の磁気抵抗効果素子４０と、第１の磁気抵抗効果素子に対して直列に接続された第１のスイッチング素子５０とを含む複数のメモリセル３０と、それぞれが、対応する第１の配線に接続された第１の端子４３１及び第１の電圧が与えられる第２の端子４３２を含む複数のスイッチング部４３０とを備え、複数のスイッチング部のそれぞれは、第１の端子と第２の端子との間に所定電圧以上の電圧が印加されるとオン状態になり、第１の端子と第２の端子との間にオン電流が流れる。【選択図】図６

Description

本発明の実施形態は、磁気記憶装置に関する。

半導体基板上に磁気抵抗効果素子及びセレクタ（スイッチング素子）を含むメモリセルが集積化された磁気記憶装置が提案されている。

米国特許第６１６９６８８号明細書

メモリセルに過度の電圧が印加されることを抑制することが可能な磁気記憶装置を提供する。

実施形態に係る磁気記憶装置は、それぞれが第１の方向に延伸する複数の第１の配線と、それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、高抵抗状態及び前記高抵抗状態の抵抗よりも抵抗が低い低抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に対して直列に接続された第１のスイッチング素子とを含む複数のメモリセルと、それぞれが、対応する前記第１の配線に接続された第１の端子及び第１の電圧が与えられる第２の端子を含む複数のスイッチング部と、を備える磁気記憶装置であって、前記複数のスイッチング部のそれぞれは、前記第１の端子と前記第２の端子との間に所定電圧以上の電圧が印加されるとオン状態になり、前記第１の端子と前記第２の端子との間にオン電流が流れる。

実施形態に係る磁気記憶装置の全体的な構成を示したブロック図である。 実施形態に係る磁気記憶装置のメモリセルアレイ部の構成を模式的に示した斜視図である。 実施形態に係る磁気記憶装置の磁気抵抗効果素子の構成を模式的に示した断面図である。 実施形態に係る磁気記憶装置のセレクタの構成を模式的に示した断面図である。 実施形態に係る磁気記憶装置のメモリセルの電流－電圧特性を模式的に示した図である。 実施形態に係る磁気記憶装置のメモリセルアレイ部及びスイッチングブロック部の構成を示した電気回路図である。 実施形態に係る磁気記憶装置の基本的な動作を説明するための図である。 実施形態に係る磁気記憶装置において、選択メモリセルに含まれる磁気抵抗効果素子が低抵抗状態から高抵抗状態に移行する場合の、選択メモリセルに印加される電圧と選択メモリセルに流れる電流との関係を模式的に示した図である。 実施形態に係る磁気記憶装置において、磁気抵抗効果素子が低抵抗状態から高抵抗状態に移行する場合の、磁気抵抗効果素子に印加される電圧と磁気抵抗効果素子に流れる電流との関係を模式的に示した図である。 実施形態に係る磁気記憶装置の電圧生成部の一例を示した図である。 実施形態に係る磁気記憶装置の電圧生成部の他の例を示した図である。 実施形態の第１の変形例に係る磁気記憶装置の基本的な動作を説明するための図である。 実施形態の第１の変形例において、選択メモリセルに含まれる磁気抵抗効果素子が低抵抗状態から高抵抗状態に移行する場合の、選択メモリセルに印加される電圧と選択メモリセルに流れる電流との関係を模式的に示した図である。 実施形態の第２の変形例に係る磁気記憶装置の構成を模式的に示した図である。

以下、図面を参照して実施形態を説明する。

図１は、実施形態に係る磁気記憶装置の全体的な構成を示したブロック図である。

図１に示した磁気記憶装置は、メモリセルアレイ部１００、読み出し／書き込み回路２００、読み出し／書き込み回路３００、スイッチングブロック４００及び制御回路５００を含んでいる。

図２は、メモリセルアレイ部１００の構成を模式的に示した斜視図である。

図２に示すように、メモリセルアレイ部１００は、複数の第１の配線１０と、複数の第２の配線２０と、複数の第１の配線１０と複数の第２の配線２０との間に接続された複数のメモリセル３０とを含んでいる。

第１の配線１０のそれぞれはＸ方向に延伸し、第２の配線２０のそれぞれはＹ方向に延伸している。第１の配線１０及び第２の配線２０の一方はワード線に対応し、第１の配線１０及び第２の配線２０の他方はビット線に対応している。

なお、図に示したＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。

メモリセル３０のそれぞれは、磁気抵抗効果素子４０と、磁気抵抗効果素子４０に対して直列に接続されたセレクタ（スイッチング素子）５０とを含んでいる。

なお、図２に示した例では、上層側に磁気抵抗効果素子４０が設けられ、下層側にセレクタ５０が設けられているが、下層側に磁気抵抗効果素子４０が設けられ、上層側にセレクタ５０が設けられていてもよい。本実施形態では、図２に示したように、上層側に磁気抵抗効果素子４０が設けられ、下層側にセレクタ５０が設けられている。

図３は、磁気抵抗効果素子４０の構成を模式的に示した断面図である。

図３に示すように、磁気抵抗効果素子４０は、ＭＴＪ（magnetic tunnel junction）素子であり、記憶層（第１の磁性層）４１と、参照層（第２の磁性層）４２と、トンネルバリア層（非磁性層）４３とを含んでいる。

記憶層４１は、可変の磁化方向を有する強磁性層である。参照層４２は、固定された磁化方向を有する強磁性層である。トンネルバリア層４３は、記憶層４１と参照層４２との間に設けられた絶縁層である。

本実施形態では、図３に示すように、トンネルバリア層４３の上層側に記憶層４１が設けられ、下層側に参照層４２が設けられている。すなわち、第１の配線１０側に参照層４２が設けられ、第２の配線２０側に記憶層４１が設けられている。

記憶層４１の磁化方向が参照層４２の磁化方向に対して反平行である場合には、磁気抵抗効果素子４０は高抵抗状態を呈する。記憶層４１の磁化方向が参照層４２の磁化方向に対して平行である場合には、磁気抵抗効果素子４０は高抵抗状態の抵抗よりも低い抵抗を有する低抵抗状態を呈する。

したがって、磁気抵抗効果素子４０は、その抵抗状態（高抵抗状態、低抵抗状態）に応じて２値データを記憶することが可能である。また、磁気抵抗効果素子４０には、磁気抵抗効果素子４０に流れる電流の方向に応じて高抵抗状態及び低抵抗状態の一方を設定することが可能である。

磁気抵抗効果素子４０は、ＳＴＴ（spin transfer torque）型の磁気抵抗効果素子であり、垂直磁化を有している。すなわち、記憶層４１の磁化方向はその主面に対して垂直であり、参照層４２の磁化方向はその主面に対して垂直である。

図４は、セレクタ５０の構成を模式的に示した断面図である。

セレクタ５０は、下部電極５１と、上部電極５２と、下部電極５１と上部電極５２との間に設けられたセレクタ材料層（スイッチング材料層）５３とを含んでいる。セレクタ５０は、非線形な電流－電圧特性を有する２端子型のスイッチング素子であり、下部電極５１と上部電極５２との間に印加される電圧が閾値電圧以上になるとオフ状態からオン状態に移行する。

図５は、メモリセル３０の電流－電圧特性を模式的に示した図である。

図５に示すように、メモリセル３０に印加される電圧が閾値電圧Ｖｔｈに達すると、セレクタ５０がオフ状態からオン状態に移行し、磁気抵抗効果素子４０及びセレクタ５０の直列接続に電流が流れる。したがって、メモリセル３０に閾値電圧Ｖｔｈ以上の電圧を印加して磁気抵抗効果素子４０に電流を流すことで、磁気抵抗効果素子４０に高抵抗状態又は低抵抗状態を設定することが可能である。

図１の説明に戻ると、読み出し／書き込み回路２００及び３００は、選択されたメモリセル３０に対して読み出し及び書き込みを行うものである。読み出し／書き込み回路２００には第１の配線１０が接続され、読み出し／書き込み回路３００には第２の配線２０が接続されている。

読み出し／書き込み回路２００及び３００は、選択されたメモリセル３０に対して第１の書き込み動作及び第２の書き込み動作から選択された書き込み動作を行う機能を有している。第１の書き込み動作は、選択されたメモリセル３０に含まれる磁気抵抗効果素子４０を高抵抗状態に設定することで、選択されたメモリセル３０に第１のデータを書き込む動作を含む。第２の書き込み動作は、選択されたメモリセル３０に含まれる磁気抵抗効果素子４０を低抵抗状態に設定することで、選択されたメモリセル３０に第２のデータを書き込む動作を含む。

スイッチングブロック４００には、複数のスイッチング部が設けられている。後述するように、各スイッチング部は磁気抵抗効果素子及びセレクタ（スイッチング素子）の直列接続で構成されている。

制御回路５００は、読み出し／書き込み回路２００、読み出し／書き込み回路３００及びスイッチングブロック４００等の動作を制御するものである。

図６は、メモリセルアレイ部１００及びスイッチングブロック部４００の構成を示した電気回路図である。

図６に示すように、スイッチングブロック部４００に含まれる複数のスイッチング部４３０のそれぞれは、対応する第１の配線１０に接続されている。具体的には、スイッチング部４３０の第１の端子４３１は第１の配線１０に接続され、スイッチング部４３０の第２の端子４３２には電圧（第１の電圧）Ｖ１が与えられている。

各スイッチング部４３０は、メモリセル３０と実質的に同じ構造を有している。すなわち、スイッチング部４３０は、磁気抵抗効果素子４４０及び磁気抵抗効果素子４４０に対して直列に接続されたセレクタ（スイッチング素子）４５０を含んでいる。磁気抵抗効果素子４４０の構成及び機能は、図３に示した磁気抵抗効果素子４０の構成及び機能と同様であり、セレクタ４５０の構成及び機能は、図４に示したセレクタ５０の構成及び機能と同様である。

スイッチング部４３０は、第１の端子４３１と第２の端子４３２との間に所定電圧（オン電圧）以上の電圧が印加されるとオン状態になり、第１の端子４３１と第２の端子４３２との間にオン電流が流れる。

次に、本実施形態の動作を説明する。なお、以下では、読み出し／書き込み回路２００及び３００によって上述した第１の書き込み動作が行われる場合について説明する。すなわち、選択されたメモリセル３０に含まれる磁気抵抗効果素子４０を高抵抗状態に設定する動作について説明する。

図７は、本実施形態に係る磁気記憶装置の基本的な動作を説明するための図である。

図７では、複数のメモリセル３０の中の選択されたメモリセル３０が選択メモリセルＣＥＬＬ１として選択され、選択メモリセルＣＥＬＬ１に対して第１の書き込み動作が行われる状態が示されている。すなわち、図７では、読み出し／書き込み回路２００及び３００によって、選択メモリセルＣＥＬＬ１に対して第１のデータを書き込む動作（選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０に高抵抗状態を設定する動作）が示されている。

読み出し／書き込み回路２００及び３００は、選択メモリセルＣＥＬＬ１に第１のデータを書き込む際に、選択メモリセルＣＥＬＬ１に書き込み電圧を印加して選択メモリセルＣＥＬＬ１に含まれるセレクタ５０をオン状態にして、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０に書き込み電流を供給する。具体的な動作は、以下の通りである。

図７に示すように、選択メモリセルＣＥＬＬ１に接続された第１の配線１０には電圧Ｖｗが印加され、選択メモリセルＣＥＬＬ１に接続された第２の配線２０には電圧ゼロ（グラウンド電圧）が印加される。また、選択メモリセルＣＥＬＬ１以外の非選択メモリセルに接続された第１の配線１０（図示せず）には電圧Ｖｗ／２が印加され、非選択メモリセルに接続された第２の配線２０には電圧Ｖｗ／２が印加される。

上述した電圧を印加することにより、選択メモリセルＣＥＬＬ１には電圧Ｖｗが印加され、非選択メモリセルには電圧Ｖｗ／２又は電圧ゼロが印加される。セレクタ５０の閾値電圧Ｖｔｈ（図５参照）を電圧Ｖｗと電圧Ｖｗ／２との間に設定することで、選択メモリセルＣＥＬＬ１のみをオン状態に設定することができる。

第１の配線１０には、定電流回路２１０が接続されている。定電流回路２１０は、電流供給回路として機能し、読み出し／書き込み回路２００に含まれている。選択メモリセルＣＥＬＬ１をオン状態に設定することで、定電流回路２１０から第１の配線１０を介して選択メモリセルＣＥＬＬ１に書き込み電流が供給され、選択メモリセルＣＥＬＬ１に対して書き込みが行われる。

選択メモリセルＣＥＬＬ１に書き込み電流が供給され、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０が高抵抗状態に設定されると、選択メモリセルＣＥＬＬ１には高い電圧が印加されることになる。すなわち、選択メモリセルＣＥＬＬ１に供給される書き込み電流をＩｗとし、磁気抵抗効果素子４０の高抵抗状態での抵抗をＲｈとすると、選択メモリセルＣＥＬＬ１内の磁気抵抗効果素子４０には電圧（Ｉｗ×Ｒｈ）が印加される。

同一チップ内に含まれる複数のメモリセル３０は、理想的には同一サイズ（同一面積）を有していることが好ましい。しかしながら、リソグラフィ等のばらつきに起因して、サイズ（面積）の小さなメモリセル３０が形成される場合がある。このようなサイズの小さなメモリセル３０に含まれる磁気抵抗効果素子４０は、相対的に高い抵抗を有している。そのため、サイズの小さなメモリセル３０が選択メモリセルＣＥＬＬ１として選択された場合には、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０に高抵抗状態が設定されたときに、選択メモリセルＣＥＬＬ１には許容される電圧よりも大きな過度の電圧が印加されるおそれがある。その結果、磁気抵抗効果素子４０の耐久性（endurance）を悪化させるおそれがある。

本実施形態では、選択メモリセルＣＥＬＬ１に対して実質的に並列にスイッチング部４３０が接続されている。そのため、選択メモリセルＣＥＬＬ１に高い電圧が印加されると、スイッチング部４３０がオン状態になる。具体的には、選択メモリセルＣＥＬＬ１に書き込み電流を供給したときに、選択メモリセルＣＥＬＬ１が接続された第１の配線１０に接続されたスイッチング部４３０に所定電圧Ｖｔｈ０以上の電圧が印加される場合、つまり第１の配線１０に（Ｖｔｈ０＋Ｖ１）の電圧が印加されると、スイッチング部４３０がオン状態になる。所定電圧Ｖｔｈ０は、スイッチング部４３０の閾値電圧に対応し、図５に示したメモリセル３０の閾値電圧Ｖｔｈと基本的にはほぼ同じ値である。

スイッチング部４３０がオン状態になると、定電流回路２１０から供給される電流の一部はスイッチング部４３０に流れる。そのため、選択メモリセルＣＥＬＬ１に流れる電流が減少し、選択メモリセルＣＥＬＬ１に印加される電圧も減少する。その結果、選択メモリセルＣＥＬＬ１に過度の電圧が印加されることを抑制することが可能となる。

図８は、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０が低抵抗状態から高抵抗状態に移行する場合の、選択メモリセルＣＥＬＬ１に印加される電圧と選択メモリセルＣＥＬＬ１に流れる電流との関係を模式的に示した図である。

図９は、磁気抵抗効果素子４０が低抵抗状態から高抵抗状態に移行する場合の、磁気抵抗効果素子４０に印加される電圧と磁気抵抗効果素子４０に流れる電流との関係を模式的に示した図である。

磁気抵抗効果素子４０に書き込み電流が流れて磁気抵抗効果素子４０が低抵抗状態から高抵抗状態に移行すると、図９の特性Ｐから特性ＡＰへと磁気抵抗効果素子４０の電流－電圧特性が移行する。そのため、磁気抵抗効果素子４０が低抵抗状態から高抵抗状態に移行すると、図８の矢印ａ１に示すように、選択メモリセルＣＥＬＬ１に印加される電圧が増加する。図８の矢印ａ２に示すように、さらに電圧を増加させて選択メモリセルＣＥＬＬ１に印加される電圧がＶｍａｘになると、選択メモリセルＣＥＬＬ１に対して実質的に並列に接続されたスイッチング部４３０がオン状態に移行する（図８の点ｂ１に対応）。Ｖｍａｘの値は、電圧Ｖ１とスイッチング部４３０の閾値電圧（所定電圧Ｖｔｈ０）との和である（Ｖｍａｘ＝Ｖ１＋Ｖｔｈ０）。すなわち、スイッチング部４３０に所定電圧Ｖｔｈ０以上の電圧が印加されると、スイッチング部４３０がオン状態に移行する。これにより、定電流回路２１０から供給される定電流Ｉｃの一部がスイッチング部４３０に流れる。その結果、図８の矢印ａ３に示すように、選択メモリセルＣＥＬＬ１に流れる電流が減少し、選択メモリセルＣＥＬＬ１に印加される電圧も減少する。

以上のように、本実施形態では、スイッチング部４３０を設けることで、選択メモリセルＣＥＬＬ１に過度の電圧が印加されることを抑制することが可能である。特に、選択メモリセルＣＥＬＬ１を高抵抗状態に設定する場合に、選択メモリセルＣＥＬＬ１に過度の電圧が印加されることを効果的に抑制することが可能である。その結果、本実施形態では、磁気抵抗効果素子４０の耐久性（endurance）を向上させることが可能となる。

また、本実施形態では、スイッチング部４３０がメモリセル３０と実質的に同じ構造を有しているため、スイッチング部４３０をメモリセル３０と共通の工程で形成することが可能である。そのため、スイッチング部４３０の形成に伴う製造工程の増加を抑制することが可能である。

なお、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０が高抵抗状態に設定される前にスイッチング部４３０がオン状態になると、磁気抵抗効果素子４０を高抵抗状態に設定するために必要な電流を磁気抵抗効果素子４０に供給することができなくなるおそれがある。

したがって、上述した動作を的確に行うためには、選択メモリセルＣＥＬＬ１に書き込み電流を流して選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０が高抵抗状態に設定された後に、スイッチング部４３０に所定電圧Ｖｔｈ０以上の電圧が印加されることで、スイッチング部４３０がオン状態になることが好ましい。本実施形態では、以下に述べるように、このような動作を的確に行うことが可能である。

スイッチング部４３０の第２の端子４３２には、電圧Ｖ１（Ｖ１＞０）が印加されている。また、選択メモリセルＣＥＬＬ１に接続された第２の配線２０には、電圧ゼロ（グラウンド電圧）が印加される。したがって、選択メモリセルＣＥＬＬ１にデータを書き込む際に、選択メモリセルＣＥＬＬ１が接続された第１の配線１０に接続されたスイッチング部４３０に印加される電圧は、選択メモリセルＣＥＬＬ１に印加される電圧よりも小さい。そのため、電圧Ｖ１を的確な値に設定することにより、選択メモリセルＣＥＬＬ１がオン状態となった時点でスイッチング部４３０がオン状態にならないようにすることが可能である。

上述したことから、本実施形態では、磁気抵抗効果素子４０が高抵抗状態に設定された後にスイッチング部４３０をオン状態に的確に移行させることが可能である。

なお、トンネルバリア層４３の上層側に参照層４２が設けられ、下層側に記憶層４１が設けられていてもよい。その場合、スイッチングブロック部４００に含まれる複数のスイッチング部４３０のそれぞれは、対応する第２の配線２０に接続され、定電流回路２１０は読み出し／書き込み回路３００に含まれる。

本実施形態では定電流回路２１０を読み出し／書き込み回路２００内に設置したが、読み出し／書き込み回路３００内に定電流回路２１０を設置しても構わない。

本実施形態では、スイッチング部４３０の第２の端子４３２に適切な電圧Ｖ１を印加するようにしたが、電圧降下を発生させる回路もしくは素子を用いて、スイッチング部４３０の第２の端子４３２に電圧Ｖ１を印加するようにしてもよい。

図１０は、スイッチング部４３０の第２の端子４３２に電圧Ｖ１を印加するための電圧生成部の一例を示した図である。図１０に示すように、スイッチング部４３０の第２の端子４３２に電圧生成部としてダイオード６１０が接続されており、ダイオード６１０で発生する電圧降下に基づいて第２の端子４３２に電圧Ｖ１が印加される。すなわち、ダイオード６１０の順方向電圧に基づいて第２の端子４３２に電圧Ｖ１が印加される。

図１１は、スイッチング部４３０の第２の端子４３２に電圧Ｖ１を印加するための電圧生成部の他の例を示した図である。図１１に示すように、スイッチング部４３０の第２の端子４３２に電圧生成部としてダイオード接続を有するトランジスタ（ＮＭＯＳトランジスタ）６２０が接続されており、トランジスタ６２０で発生する電圧降下に基づいて第２の端子４３２に電圧Ｖ１が印加される。すなわち、ダイオード接続を有するトランジスタ６２０の閾値電圧に基づいて第２の端子４３２に電圧Ｖ１が印加される。

なお、適切な電圧Ｖ１を設定することができれば、図１０及び図１１に示した電圧生成部以外の構成を用いることも可能である。

次に、本実施形態の第１の変形例について説明する。

図１２は、本実施形態の第１の変形例に係る磁気記憶装置の基本的な動作を説明するための図である。

第１の変形例では、図７で示した構成に加えてさらに、イネーブルトランジスタ（ＰＭＯＳトランジスタ）７１０、イネーブルトランジスタ（ＮＭＯＳトランジスタ）７２０、イネーブルトランジスタ（ＮＭＯＳトランジスタ）７３０、ダイオード接続トランジスタ（ＮＭＯＳトランジスタ）７４０及び遅延回路７５０が含まれている。

イネーブルトランジスタ７１０は読み出し／書き込み回路２００に含まれており、イネーブルトランジスタ７２０、イネーブルトランジスタ７３０及びダイオード接続トランジスタ７４０は読み出し／書き込み回路３００に含まれている。

イネーブルトランジスタ７１０は第１の配線１０に接続されており、反転書き込みイネーブル信号／ＷＥによってイネーブルトランジスタ７１０がオン状態になると、第１の配線１０がアクティブ状態になる。また、イネーブルトランジスタ７２０は第２の配線２０に接続されており、書き込みイネーブル信号ＷＥによってイネーブルトランジスタ７２０がオン状態になると、第２の配線２０がアクティブ状態になる。

選択メモリセルＣＥＬＬ１に接続されたイネーブルトランジスタ７１０がオン状態に設定されると、選択メモリセルＣＥＬＬ１の一方の端子に電圧Ｖｗが印加される。また、選択メモリセルＣＥＬＬ１に接続されたイネーブルトランジスタ７２０がオン状態に設定されると、選択メモリセルＣＥＬＬ１の他方の端子に電圧ゼロ（グラウンド電圧）が印加される。その結果、選択メモリセルＣＥＬＬ１にデータを書き込むことが可能となる。

また、書き込みイネーブル信号ＷＥは遅延回路７５０によって遅延され、遅延された書き込みイネーブル信号ＷＥｄがイネーブルトランジスタ７３０に入力している。遅延された書き込みイネーブル信号ＷＥｄによってイネーブルトランジスタ７３０がオン状態になると、スイッチング部４３０に接続された配線４６０がアクティブ状態になる。

スイッチング部４３０に接続されたイネーブルトランジスタ７３０がオン状態に設定されると、スイッチング部４３０の第２の端子４３２には電圧Ｖ１が印加される。これにより、スイッチング部４３０がオン状態に移行することが可能となる。

上述したことからわかるように、イネーブルトランジスタ７１０及び７２０は、選択メモリセルＣＥＬＬ１にデータを書き込むことを可能とする状態（第１のイネーブル状態）を生成する機能を有している。イネーブルトランジスタ７３０は、スイッチング部４３０をオン状態にすることを可能とする状態（第２のイネーブル状態）を生成する機能を有している。また、遅延回路７５０は、第１のイネーブル状態が生成されてから第２のイネーブル状態が生成されるまでの遅延時間τを生成する機能を有している。

上述したことからわかるように、本変形例では、遅延回路７５０を設けることにより、イネーブルトランジスタ７２０がオン状態になってから所定時間（遅延時間τ）が経過した後にイネーブルトランジスタ７３０がオン状態になる。そのため、選択メモリセルＣＥＬＬ１にデータを確実に書き込んだ後に、スイッチング部４３０をオン状態にすることが可能である。

すでに述べたように、選択メモリセルＣＥＬＬ１に第１のデータ（磁気抵抗効果素子４０が高抵抗状態に設定されるデータ）を確実に書き込むためには、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０が高抵抗状態に設定された後に、スイッチング部４３０に所定電圧Ｖｔｈ０以上の電圧が印加されることで、スイッチング部４３０がオン状態になることが好ましい。

本変形例では、遅延回路７５０を設けることにより、選択メモリセルＣＥＬＬ１にデータを確実に書き込んだ後に、スイッチング部４３０をオン状態にすることが可能となる。

図１３は、本変形例において、選択メモリセルＣＥＬＬ１に含まれる磁気抵抗効果素子４０が低抵抗状態から高抵抗状態に移行する場合の、選択メモリセルＣＥＬＬ１に印加される電圧と選択メモリセルＣＥＬＬ１に流れる電流との関係を模式的に示した図である。

相対的に高い抵抗を有するサイズの小さなメモリセル３０が、選択メモリセルＣＥＬＬ１として選択された場合、図１３の矢印ａ４に示すように、選択メモリセルＣＥＬＬ１に印加される電圧がＶｍａｘ以上になってもスイッチング部４３０はオン状態にはならず、Ｖｍａｘよりも高い電圧に移行する（点ｂ２に対応）。そのため、選択メモリセルＣＥＬＬ１にＶｍａｘよりも高い電圧が印加されるおそれがある。

本変形例では、遅延回路７５０で生成される遅延時間τを適切に設定することで、選択メモリセルＣＥＬＬ１のセレクタ５０がオン状態になった後、スイッチング部４３０がオン状態に移行することが可能となる。スイッチング部４３０がオン状態になった場合、図１３の矢印ａ５に示すように、選択メモリセルＣＥＬＬ１に印加される電圧が低くなる。このように、遅延回路７５０で生成される遅延時間τを適切に設定することで、選択メモリセルＣＥＬＬ１にＶｍａｘよりも高い電圧が印加される時間を短くすることができ、選択メモリセルＣＥＬＬ１に長い時間高い電圧が印加されることを防止することが可能である。したがって、本変形例でも、磁気抵抗効果素子４０の耐久性（endurance）を向上させることが可能となる。

次に、本実施形態の第２の変形例について説明する。

図１４は、本実施形態の第２の変形例に係る磁気記憶装置の構成を模式的に示した図である。

図１４に示すように、本変形例では、スイッチング部４３０に可変電圧回路８００が接続されている。すなわち、本変形例では、以下に述べるように、スイッチング部４３０の第２の端子４３２に印加される電圧Ｖ１が可変である。

図１４に示すように、スイッチング部４３０は、メモリセル３０と定電流回路２１０との間に設けられている。すなわち、スイッチング部４３０と第１の配線１０との第１の接続点Ｃ１は、選択メモリセルＣＥＬＬ１と第１の配線１０との第２の接続点Ｃ２と定電流回路２１０との間に位置している。

第１の配線１０の抵抗値は理想的にはゼロであることが好ましいが、実際には第１の配線１０の抵抗値はゼロではない。そのため、定電流回路２１０から第１の配線１０に電流が供給されると、第１の配線１０によって電圧降下が生じる。電圧降下量は、定電流回路２１０から遠くなるにしたがって増加する。そのため、選択メモリセルＣＥＬＬ１に書き込み電流を流したときに、電圧Ｖ１が一定であるとすると、選択メモリセルＣＥＬＬ１の位置が定電流回路２１０から遠くなるにしたがって、スイッチング部４３０に印加される電圧は大きくなる。

そこで、本変形例では、可変電圧回路８００を設け、電圧Ｖ１が選択メモリセルＣＥＬＬ１の位置に応じて（すなわち、第２の接続点Ｃ２の位置に応じて）可変となるようにしている。具体的には、可変電圧回路８００によって、選択メモリセルＣＥＬＬ１の位置が定電流回路２１０から遠くなるにしたがって電圧Ｖ１が増加するように調整されている。

上述したように、本変形例では、選択メモリセルＣＥＬＬ１の位置に応じて電圧Ｖ１が可変である。そのため、選択メモリセルＣＥＬＬ１の位置にかかわらず、スイッチング部４３０に印加される電圧を一定値に設定することが可能である。したがって、上述した実施形態の動作をより的確に行うことが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１の配線 ２０…第２の配線 ３０…メモリセル
４０…磁気抵抗効果素子 ４１…記憶層（第１の磁性層）
４２…参照層（第２の磁性層） ４３…トンネルバリア層（非磁性層）
５０…セレクタ（スイッチング素子）
５１…下部電極 ５２…上部電極 ５３…セレクタ材料層（スイッチング材料層）
１００…メモリセルアレイ部
２００…読み出し／書き込み回路 ２１０…定電流回路（電流供給回路）
３００…読み出し／書き込み回路
４００…スイッチングブロック
４３０…スイッチング部 ４３１…第１の端子 ４３２…第２の端子
４４０…磁気抵抗効果素子 ４５０…セレクタ（スイッチング素子）
４６０…配線
５００…制御回路
６１０…ダイオード ６２０…ダイオード接続トランジスタ
７１０、７２０、７３０…イネーブルトランジスタ
７４０…ダイオード接続トランジスタ ７５０…遅延回路
８００…可変電圧回路 ＣＥＬＬ１…選択メモリセル

Claims (14)

1. それぞれが第１の方向に延伸する複数の第１の配線と、
   それぞれが前記第１の方向と交差する第２の方向に延伸する複数の第２の配線と、
   前記複数の第１の配線と前記複数の第２の配線との間に接続された複数のメモリセルであって、それぞれが、高抵抗状態及び前記高抵抗状態の抵抗よりも抵抗が低い低抵抗状態を有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に対して直列に接続された第１のスイッチング素子とを含む複数のメモリセルと、
   それぞれが、対応する前記第１の配線に接続された第１の端子及び第１の電圧が与えられる第２の端子を含む複数のスイッチング部と、
   を備える磁気記憶装置であって、
   前記複数のスイッチング部のそれぞれは、前記第１の端子と前記第２の端子との間に所定電圧以上の電圧が印加されるとオン状態になり、前記第１の端子と前記第２の端子との間にオン電流が流れる
   ことを特徴とする磁気記憶装置。
2. 選択された前記メモリセルに対して第１の書き込み動作及び第２の書き込み動作から選択された書き込み動作を行う書き込み回路をさらに備え、
   前記第１の書き込み動作は、前記選択されたメモリセルに含まれる前記第１の磁気抵抗効果素子を前記高抵抗状態に設定することで前記選択されたメモリセルに第１のデータを書き込む動作を含み、
   前記第２の書き込み動作は、前記選択されたメモリセルに含まれる前記第１の磁気抵抗効果素子を前記低抵抗状態に設定することで前記選択されたメモリセルに第２のデータを書き込む動作を含む
   ことを特徴とする請求項１に記載の磁気記憶装置。
3. 前記書き込み回路は、前記選択されたメモリセルに前記第１のデータを書き込む際に、前記選択されたメモリセルに書き込み電圧を印加して前記選択されたメモリセルに含まれる前記第１のスイッチング素子をオン状態にして、前記選択されたメモリセルに含まれる前記第１の磁気抵抗効果素子に書き込み電流を供給する
   ことを特徴とする請求項２に記載の磁気記憶装置。
4. 前記選択されたメモリセルに前記第１のデータを書き込む際に、前記選択されたメモリセルが接続された前記第１の配線に接続された前記スイッチング部に印加される電圧は、前記選択されたメモリセルに印加される電圧よりも小さい
   ことを特徴とする請求項３に記載の磁気記憶装置。
5. 前記書き込み回路が前記選択されたメモリセルに前記書き込み電流を供給したときに、前記選択されたメモリセルが接続された前記第１の配線に接続された前記スイッチング部に前記所定電圧以上の電圧が印加されると、前記所定電圧以上の電圧が印加された前記スイッチング部がオン状態になる
   ことを特徴とする請求項３に記載の磁気記憶装置。
6. 前記書き込み回路は、前記選択されたメモリセルが接続された選択された前記第１の配線を介して前記選択されたメモリセルに書き込み電流を供給する電流供給回路を含み、
   前記選択された第１の配線に接続された前記スイッチング部と前記選択された第１の配線との第１の接続点は、前記選択されたメモリセルと前記選択された第１の配線との第２の接続点と前記電流供給回路との間に位置する
   ことを特徴とする請求項２に記載の磁気記憶装置。
7. 前記第１の電圧は、前記第２の接続点の位置に応じて可変である
   ことを特徴とする請求項６に記載の磁気記憶装置。
8. 前記書き込み回路は、
   前記選択されたメモリセルにデータを書き込むことを可能とする第１のイネーブル状態を生成する第１のイネーブル状態生成回路と、
   前記選択されたメモリセルが接続された前記第１の配線に接続された前記スイッチング部をオン状態にすることを可能とする第２のイネーブル状態を生成する第２のイネーブル状態生成回路と、
   前記第１のイネーブル状態生成回路によって前記第１のイネーブル状態が生成されてから前記第２のイネーブル状態生成回路によって前記第２のイネーブル状態が生成されるまでの遅延時間を生成する遅延回路と、
   を含む
   ことを特徴とする請求項２に記載の磁気記憶装置。
9. 選択された前記メモリセルに書き込み電流を流して前記選択されたメモリセルに含まれる前記第１の磁気抵抗効果素子が前記高抵抗状態に設定された後に、前記選択されたメモリセルが接続された前記第１の配線に接続された前記スイッチング部に前記所定電圧以上の電圧が印加されることで、前記所定電圧以上の電圧が印加された前記スイッチング部がオン状態になる
   ことを特徴とする請求項１に記載の磁気記憶装置。
10. 前記複数のスイッチング部のそれぞれは、第２の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に対して直列に接続された第２のスイッチング素子を含む
    ことを特徴とする請求項１に記載の磁気記憶装置。
11. 前記複数のスイッチング部のそれぞれは、前記複数のメモリセルのそれぞれと実質的に同じ構造を有している
    ことを特徴とする請求項１に記載の磁気記憶装置。
12. 前記第２の端子に接続されたダイオードをさらに備え、前記ダイオードで発生する電圧降下に基づいて前記第２の端子に前記第１の電圧が与えられる
    ことを特徴とする請求項１に記載の磁気記憶装置。
13. 前記第２の端子に接続され且つダイオード接続を有するトランジスタをさらに備え、前記ダイオード接続を有するトランジスタで発生する電圧降下に基づいて前記第２の端子に前記第１の電圧が与えられる
    ことを特徴とする請求項１に記載の磁気記憶装置。
14. 前記第１の磁気抵抗効果素子は、可変の磁化方向を有する第１の磁性層と、固定された磁化方向を有する第２の磁性層と、前記第１の磁性層と前記第２の磁性層との間に設けられた非磁性層とを含む
    ことを特徴とする請求項１に記載の磁気記憶装置。

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