JP2008306069A - 磁気半導体メモリ - Google Patents

Abstract

【課題】高速動作が可能で、データ保持の信頼性が高い磁気半導体メモリを提供する。
【解決手段】本発明の磁気半導体メモリは、ＭＴＪ素子２を含むメモリセル１と、Ｙ軸方向に延設された配線１１、１２とを具備する。配線１１の中心線１１ａは、ＭＴＪ素子２から＋Ｘ方向にずれており、且つ、配線１２の中心線１２ａは、ＭＴＪ素子２から前記−Ｘ方向にずれている。
【選択図】図８Ａ

Description

本発明は、磁気半導体メモリに関し、特に、ＭＴＪ（magnetic tunnel junction）素子のような磁気抵抗素子を記憶素子としてメモリセルに組み込んだ磁気半導体メモリに関する。

ＭＴＪ素子のような磁気抵抗素子を記憶素子としてメモリセルに組み込んだ磁気半導体メモリ（典型的には「ＭＲＡＭ（magnetic random access memory）」と呼ばれる。）は、原理的に高速動作が可能であることから、注目されている不揮発性メモリの一つである。図１Ａ、図１ＢはＭＲＡＭ１００の典型的な構成を示している。図１Ａに示されているように、ＭＲＡＭ１００のメモリセル１０１は、ＭＴＪ素子１０２を記憶素子として備えている。ＭＴＪ素子１０２の近傍には、読み出し電流及び書き込み電流が流されるビット線１０３が設けられている。図１Ｂに示されているように、ＭＴＪ素子１０２は、磁化が所定の方向に固定された固定磁性層１０５と、外部磁場によって磁化の方向が反転可能な自由磁性層１０７とを備えており、固定磁性層１０５と自由磁性層１０７との間に、トンネルバリアとして機能するバリア層１０６が挿入されている。ＭＴＪ素子１０２は、下部電極１０４の上に形成される。ＭＴＪ素子１０２とビット線１０３とは、コンタクト１０８を介して接続される。

ＭＲＡＭ１００においては、１ビットのデータが、固定磁性層１０５と自由磁性層１０７の磁化の相対方向として記憶される。例えば、固定磁性層１０５と自由磁性層１０７の磁化が同じ方向である状態、即ち、平行状態が、データ「０」として定義され、磁化の向きが１８０度異なる状態、即ち、反平行状態が、データ「１」として定義される。

データの読み出しは、ＭＴＪ素子１０２の抵抗値が、固定磁性層１０５と自由磁性層１０７の磁化の相対方向によって異なることを利用して行われる。高速動作の観点から、ＭＲＡＭの読み出しは、一般的に、選択メモリセルに接続されたビット線に所定の一定電圧を印加し、選択メモリセルを流れる電流を検出する電流センス方式が採用されることが多い。

最も典型的なＭＲＡＭの書き込み方法は、ＭＴＪ素子に近接する配線に書き込み電流を流し、書き込み電流によって発生した磁場で自由磁性層の磁化を反転させる方法である。図２Ａ、図２Ｂは、このような書き込み方法を説明する原理図である。自由磁性層１０７の磁化容易軸（図２Ａ、図２Ｂでは、Ｘ軸方向）に対して垂直な方向（図２Ａ、図２Ｂでは、Ｙ軸方向）に延設されたビット線１０３に書き込み電流Ｉｗが流されるとその書き込み電流Ｉｗが発生する磁場Ｈｗによって自由磁性層１０７の磁化を反転され、データの書き込みが行われる。例えば、＋Ｘ方向に固定磁性層１０５の磁化が固定されている場合、図２Ａに示されているように、＋Ｘ方向に磁場Ｈｗを発生させる向きに書き込み電流Ｉｗを供給すれば、１ビットのデータ「０」がメモリセル１０１に書き込まれる。一方、図２Ｂに示されているように、−Ｘ方向に磁場Ｈｗを発生させる向きに書き込み電流Ｉｗを供給すれば、１ビットのデータ「１」がメモリセル１０１に書き込まれる。実際には、自由磁性層１０７の磁化容易軸の方向と平行な方向（Ｘ軸方向）に配線を延設し、その配線に流される電流が生成するＹ軸方向の磁場とＸ軸方向の磁場による合成磁場によって、所望のメモリセル１０１への選択的なデータ書き込みを行う場合が多い。

近年では、「スピン注入方式」と呼ばれる別の書き込み方法も提案されている。図３Ａ、図３Ｂは、スピン注入方式による書き込み動作を説明する概念図である。スピン注入方式によるデータ書き込みは、ＭＴＪ素子１０２の各層の面に垂直な方向（Ｚ軸方向）に書き込み電流を供給することによって行われる（例えば、International Electron Devices Meeting, Technical Digest, p.473, 2005（非特許文献１）参照）。書き込み電流の向きにより、データ「０」「１」のいずれが書き込まれるかが決まる。例えば、図３Ａに示されているように、書き込み電流が自由磁性層１０７から固定磁性層１０５に流れる、即ち、電子が固定磁性層１０５から自由磁性層１０７に注入される場合を考える。固定磁性層１０５を通過する電子は、固定磁性層１０５の磁化との相互作用により、固定磁性層１０５の磁化と同じ方向にスピンを持つようになる。このスピン偏極された伝導電子は、自由磁性層１０７の磁化と相互作用し、自由磁性層１０７の磁化にトルクを作用させる。このトルクが充分に大きいと自由磁性層１０７の磁化が反転し、反平行状態から平行状態への磁化の遷移が起こり、１ビットのデータ「０」が書き込まれる。一方、図３Ｂは、書き込み電流が固定磁性層１０５から自由磁性層１０７に、即ち、電子が自由磁性層１０７から固定磁性層１０５に流れる場合の電子の振る舞いを示す図である。この場合、固定磁性層１０５の磁化と反対方向のスピンを持つ電子が固定磁性層１０５によって反射されるので、自由磁性層１０７の磁化にトルクが作用する。このため、自由磁性層１０７の磁化は、平行状態から反平行状態に遷移し、１ビットのデータ「１」が書き込まれる。

初期のＭＲＡＭでは、書き込み電流の大きさは数ｍＡであり、読み出し電流の大きさ（典型的には数１０μＡ）と比較して桁違いで大きかった。書き込み電流が大きいことは、書き込みに使用されるドライバ回路の大面積化を招き、大容量のＭＲＡＭの実現の妨げになっていた。

しかしながら、近年の技術開発の進展によって、ＭＲＡＭの書き込み電流の大きさを、１ｍＡ以下に削減することが可能となってきている。例えば、上記の非特許文献１は、ＭＴＪ素子の構造の工夫により、書き込み電流を１ｍＡ以下にできることを開示している。また、International Solid State Circuit Conference, Technical Digest, p. 480, 2007（非特許文献２）は、スピン注入方式の採用により書き込み電流を１ｍＡ以下にできることを開示している。

書き込み電流を１ｍＡ以下に削減することは、大容量のＭＲＡＭを実現する上で大変有利である。しかしながら、発明者は、書き込み電流の低減は、これまでに問題にならなかった周辺配線に流れる充放電電流による誤書き込みの問題を引き起こすことを発見した。

一つの問題は、読み出し電流による誤書き込みである。典型的なＭＲＡＭでは、読み出し電流が流れる配線はＭＴＪ素子と電気的に接続される必要があるため、ＭＴＪ素子の直上に配置される。即ち、ＭＴＪ素子と近接する配線に読み出し電流が流される。この読み出し電流が生成する磁場は、その配線に対応する非選択メモリセル、或いは選択メモリセルのＭＴＪ素子の自由磁性層の磁化を不安定にしたり、又は反転させたりし得る。例えば、図４Ａに示されているように、ビット線１０３に−Ｙ方向に読み出し電流Ｉ_Ｒが流されると、図４Ｂに示されているように、読み出し電流によって発生した＋Ｘ方向の磁場Ｈ_Ｒが自由磁性層１０７に印加される。これは、データの誤書き込みの原因になり得る。

読み出しの際に配線に印加される電圧は０．３〜０．５Ｖであり、ＭＴＪ素子の抵抗値は数ｋΩ〜数１０ｋΩであるから、読み出し電流の大きさは、定常状態ではせいぜい数１０μＡであり、このような大きさの読み出し電流は問題にならないと考えられるかもしれない。しかしながら、過渡的に流れる読み出し電流が問題である。高速な読み出し動作を実現するためには、過渡的に読み出し電流を増加させ、配線の寄生容量を急速に充電する書き込み方式を用いることが望ましい。図５は、このような書き込み方式を示すグラフである。センス・イネーブル信号がプルアップされ、読み出し動作が開始されると、読み出し電流が一時的に増加され、その後、ビット線の電位が所望値に到達すると読み出し電流が一定の値に維持される。読み出し電流のピーク値は、数１００μＡにも達し得る。読み出し電流が一時的に増加されると、そのときに発生する磁場により、誤書き込みが発生する可能性がある。

もう一つの問題は、ワード線の駆動の際にワード線を充電するために流れる電流である。ＭＲＡＭは、ＳＲＡＭと同等の速度（典型的には数ｎｓ）でアクセスすることが求められているため、ワード線の電位の遷移時間を短くすることが必要である。図６に示されているように、ワード線１１１の電位の遷移時間を短くする一つの方法は、ポリシリコンで形成されるワード線１１１を、シート抵抗が低い金属配線で裏打ちすることである（このような金属配線を、以下、「裏打ち線１１２」という）。この場合、ワードドライバ１１３から供給される充放電電流は、抵抗が低い裏打ち線１１２に流れる。図７に示されているように、充放電電流のピーク値は、ワードドライバ１１３に近いメモリセル１０１の近傍では数ｍＡ程度にも達することがある。ワード線１１１の裏打ち線１１２に大きな充放電電流が流れると、充放電電流によって発生する磁場により誤書き込みが発生する可能性がある。

過渡的な読み出し電流のピーク値及びワード線の充放電電流のピーク値は、シミュレーションにより見積もり可能であり、従って、回路設計の段階で、ある程度調整が可能である。しかしながら、ピーク値の低減と動作速度の向上はトレードオフの関係にあり、読み出し電流や充放電電流を小さくすることによって誤書き込みを防ぐことは可能であるが、このような手法では動作速度が犠牲になってしまう。

国際公開ＷＯ２００３／０５２８２８号（特許文献１）は、メモリセルをチェッカーパターン状に配置することにより、書き込み時に選択セルに隣接するメモリセルへの漏れ磁界を小さくし、これにより、隣接するメモリセルへのディスターブを小さくする技術を開示している。しかしながら、この公報には、読み出し電流やワード線の充放電電流による誤書き込みの問題については何ら言及がない。
International Electron Devices Meeting, Technical Digest, p.473, 2005 International Solid State Circuit Conference, Technical Digest, p. 480, 2007 国際公開ＷＯ２００３／０５２８２８号

したがって、本発明の目的は、高速動作が可能で、データ保持の信頼性が高い磁気半導体メモリを提供することにある。

一の観点において、本発明の磁気半導体メモリは、磁気抵抗素子を含むメモリセルと、第１方向に延設された第１配線及び第２配線と具備する。
前記第１配線の中心線が、前記磁気抵抗素子から前記第１方向に垂直な第２方向にずれており、且つ、前記第２配線の中心線が、前記磁気抵抗素子から前記第２方向と反対の第３方向にずれている。

他の観点において、本発明の磁気半導体メモリは、磁気抵抗素子を含むメモリセルと、第１方向に延設された第１配線及び第２配線と、前記第１配線及び前記第２配線とを電気的に接続する短絡配線と、前記磁気抵抗素子と前記短絡配線とを電気的に接続するコンタクトとを具備する。前記第１配線及び前記第２配線の中心線は、前記磁気抵抗素子の真上及び真下に位置していない。

更に他の観点において、本発明の磁気半導体メモリは、磁気抵抗素子とトランジスタとを含むメモリセルと、前記トランジスタのゲートとして機能する、第１方向に延設されたワード線と、前記第１方向に延設された、前記ワード線に電気的に接続された第１及び第２配線とを具備する。前記第１配線は、前記磁気抵抗素子よりも下の金属配線層に形成され、前記第２配線は、前記磁気抵抗素子よりも上の金属配線層に形成されている。

本発明によれば、高速動作が可能で、データ保持の信頼性が高い磁気半導体メモリが提供される。

（第１実施例）
図８Ａは、本発明の第１実施例のＭＲＡＭ１０の構成を示す平面図である。第１実施例は、読み出し電流がＭＴＪ素子の自由磁性層に与える影響を低減するための構成に関するものである。

ＭＲＡＭ１０のメモリセル１は、ＭＴＪ素子２を記憶素子として備えており、ＭＴＪ素子２の近傍には、読み出し電流が流されるビット線３が設けられている。図８Ｂに示されているように、ＭＴＪ素子２は、磁化が所定の方向に固定された固定磁性層５と、外部磁場によって磁化の方向が反転可能な自由磁性層７とを備えており、固定磁性層５と自由磁性層７との間に、トンネルバリアとして機能するバリア層６が挿入されている。本実施例では、ＭＴＪ素子２がＸ軸方向に長い形状に形成されており、固定磁性層５と自由磁性層７の磁化容易軸は、Ｘ軸方向に向けられている。ＭＴＪ素子２は、下部電極４の上に形成される。ＭＴＪ素子２とビット線３とは、コンタクト８を介して接続される。

本実施例のＭＲＡＭ１０では、ビット線３は、Ｙ軸方向に平行に延設された配線１１、１２と、配線１１と配線１２とを接続する短絡配線１３とで構成されている。ＭＴＪ素子２との電気的接続を提供するコンタクト８は、短絡配線１３に接続されている。このような配置では、読み出し電流は、配線１１、１２を流れた後、選択されたＭＴＪ素子２に接続された短絡配線１３に流れ込み、更に、コンタクト８を介して選択されたＭＴＪ素子２を流れる。

Ｙ軸方向に延設される配線１１、１２は、その中心線１１ａ、１２ｂがＭＴＪ素子２からＸ軸方向にずれているように配置される。即ち、配線１１の中心線１１ａは、ＭＴＪ素子２から−Ｘ方向にずれており、配線１２の中心線１２ａは、ＭＴＪ素子２から＋Ｘ方向にずれている。Ｚ軸方向から見た場合に配線１１、１２の中心線１１ａ、１２ｂは、ＭＴＪ素子２に重なっていない。より好ましくは、Ｚ軸方向から見た場合に配線１１、１２の端部がＭＴＪ素子２に重ならないように配線１１、１２が配置される。加えて、本実施例では、Ｚ軸方向から見た場合に、ＭＴＪ素子２が配線１１、１２の間に位置している。本実施例では、配線１１、１２の中心線１１ａ、１２ｂは、ＭＴＪ素子２に対して鏡面対称に位置しているが、鏡面対称に位置していることは必ずしも必要でない。

このようなレイアウトによれば、ビット線３に流される読み出し電流が生成する磁場によってＭＴＪ素子２の自由磁性層７の磁化が不安定になり、又は反転することを防ぐことができる。これには２つの理由がある。

第１に、配線１１、１２の中心線１１ａ、１２ａの真下は、読み出し電流が生成する磁場のＸ成分が最も強くなる位置であるが、このような位置をＭＴＪ素子２から外すことにより、ＭＴＪ素子２に印加される磁場のＸ成分の大きさを小さくすることができる。より具体的には、図８Ｃに示されているように、配線１１、１２のそれぞれに流される読み出し電流Ｉｓ／２が生成する磁場の大きさをＨｓ／２とすると、本実施例の構成では、選択されていないメモリセル１のＭＴＪ素子２の自由磁性層７の中心点７ａに印加される磁場のＸ成分Ｈｘは、
Ｈｘ≒Ｈｓ・ｃｏｓθ， ・・・（１）
で近似される。ここで、θは、配線１１、１２の断面の中心点１１ｃ、１２ｃと、自由磁性層７の中心７ａを結ぶ直線の、Ｚ軸方向に対する角度である。θが９０°に近づくほど、自由磁性層７の中心７ａに印加される磁場のＸ成分Ｈｘは、小さくなる。即ち、ＭＴＪ素子２と配線１１、１２のＸ軸方向の距離が大きくなるほど、また、ＭＴＪ素子２と配線１１、１２のＺ軸方向の距離が小さくなるほど、読み出し電流が生成する磁場に対する自由磁性層７の磁化の安定性が高まる。

第２に、配線１１、１２の間にＭＴＪ素子２が位置していることにより、自由磁性層７に作用するＺ軸方向の磁場（即ち、磁化容易軸と垂直な方向の磁場）を小さくすることができる。図８Ｂから理解されるように、配線１１に流される読み出し電流が生成する磁場のＺ成分Ｈｚと、配線１２に流される読み出し電流が生成する磁場のＺ成分Ｈｚとは反対の向きを向いており、互いを打ち消す。従って、自由磁性層７の中心７ａに印加される磁場のＺ成分は小さくなる。配線１１と配線１２に流される読み出し電流が同一で、且つ、配線１１、１２がＭＴＪ素子２に対して鏡面対称に位置している場合には、理想的には、自由磁性層７の中心７ａに印加される磁場のＺ成分はゼロである。従って、自由磁性層７の磁化が不安定になり、又は反転することを防ぐことができる。

以上に説明されているように、本実施例のＭＲＡＭの構成によれば、読み出し電流が発生する磁場によって自由磁性層７の磁化が不安定になり、又は反転することを防ぐことができる。

なお、本実施例では、固定磁性層５と自由磁性層７の磁化容易軸がＸ軸方向に向けられているが、磁化容易軸がＸ軸方向以外の方向に向けられていても、自由磁性層７の磁化を安定化させる効果が得られることに留意されたい。例えば、磁化容易軸がＹ軸方向を向いていても、磁化容易軸に垂直な方向への磁場の印加によって保磁力が低下するという効果を抑制できるので、自由磁性層７の磁化を安定にする効果が得られる。

（第２実施例）
図９は、本発明の第２実施例のＭＲＡＭ１０Ａの構成を示す平面図である。第２実施例のＭＲＡＭ１０Ａは、メモリアレイ２１−０〜２１−２にまたがって延設されたメインビット線２２と、メモリアレイ２１−０〜２１−２のそれぞれに設けられたサブビット線３−０、３−１とを備えている。サブビット線３−０、３−１のそれぞれは、第１実施例で提示されたビット線３のレイアウトと同一のレイアウトを有している。

メモリアレイ２１−０〜２１−２の間に、セレクタ２３−０、２３−１が設けられている。セレクタ２３−０、２３−１は、メインビット線２２とサブビット線３−０、３−１との間の電気的接続を切り換える。セレクタ２３−０、２３−１は、スイッチとして機能するＭＯＳトランジスタ２４〜２７を備えている。ＭＯＳトランジスタ２４、２６は、メインビット線２２とサブビット線３−０の間に設けられ、ＭＯＳトランジスタ２５、２７は、メインビット線２２とサブビット線３−１の間に設けられている。詳細には、サブビット線３−０の配線１１、１２の−Ｙ方向の端は短絡されており、且つ、ＭＯＳトランジスタ２４を介してメインビット線２２に接続されている。同様に、サブビット線３−１の配線１１、１２の−Ｙ方向の端は短絡されており、且つ、ＭＯＳトランジスタ２５を介してメインビット線２２に接続されている。また、サブビット線３−０の配線１１、１２の＋Ｙ方向の端は短絡されており、且つ、ＭＯＳトランジスタ２６を介してメインビット線２２に接続されている。最後に、サブビット線３−１の配線１１、１２の＋Ｙ方向の端は短絡されており、且つ、ＭＯＳトランジスタ２７を介してメインビット線２２に接続されている。

以下では、メモリアレイ２１−１のサブビット線３−０に接続されたメモリセル１が選択されたときの、読み出し動作を説明する。メモリアレイ２１−１のサブビット線３−０に接続されたメモリセル１が選択されると、セレクタ２３−０のＭＯＳトランジスタ２６とセレクタ２３−１のＭＯＳトランジスタ２４とがターンオンされる。これにより、サブビット線３−０の配線１１、１２の＋Ｙ方向の端から−Ｙ方向に読み出し電流が流れる、サブビット線３−０の配線１１、１２の−Ｙ方向の端から＋Ｙ方向に読み出し電流が流れる。

このように、読み出し電流がサブビット線３−０を分散して流されることは、選択されていない各ＭＴＪ素子２の自由磁性層７に印加される磁場の大きさを小さくするために有効である。例えば、メインビット線２２を流れる読み出し電流の大きさをＩｓとすると、サブビット線３−０の配線１１、１２のそれぞれを流れる読み出し電流の大きさは、Ｉｓ／４である。従って、選択されていないメモリセル１のＭＴＪ素子２の自由磁性層７の中心７ａに印加される磁場のＸ成分Ｈｘは、
Ｈｘ≒（Ｈｓ・ｃｏｓθ）／２， ・・・（２）
で近似される。このように、第２実施例の構成は、第１実施例よりも自由磁性層７の磁化を安定にする効果が大きい。

（第３実施例）
図１０Ａ、図１０Ｂは、本発明の第３実施例のＭＲＡＭ１０Ｂの構成を示す図である。第３実施例は、ワード線の裏打ち線を流れる充放電電流により、ＭＴＪ素子の自由磁性層の磁化が不安定になり、又は反転することを防ぐための構成に関するものである。以下、詳細に説明する。

図１０Ａに示されているように、ＭＲＡＭ１０Ｂは、Ｘ軸方向に延設されたポリシリコンのワード線３１と、同じくＸ軸方向に延設された裏打ち線３２、３３とを備えている。裏打ち線３２、３３は、異なる配線層に配置され、Ｚ軸方向から見た場合に重なって配置されているため、図１０Ａでは、裏打ち線３２、３３は、区別して図示されていない。裏打ち線３２、３３は、スタックトビア３４を介して互いに接続されると共に、ワード線３１に接続されている。ＭＴＪ素子２を含んで構成されているメモリセル１がワード線３１に沿って並んで配置されている。ＭＴＪ素子２の構成は、第１実施例で説明されたとおりである。

図１０Ｂは、図１０ＡのＹ−Ｙ’断面におけるＭＲＡＭ１０Ｂの構成を示す断面図である。メモリセル１のＭＴＪ素子２は、コンタクト３６を介してビット線３５に接続されている。本実施形態では、ビット線３５は、配線層Ｍ４に形成されている。ここで、配線層Ｍ４は、下から４番目に位置する金属配線層である。更に、ＭＴＪ素子２は、下部電極４の上に形成されており、その下部電極４は、ランド３７〜３９、及びコンタクト４０〜４３を介して、基板３０の上に形成されたＭＯＳトランジスタ４４のドレイン領域４５に接続されている。ここで、ＭＯＳトランジスタ４４は、メモリセル１を選択するために使用されるトランジスタであり、上述のワード線３１は、ＭＯＳトランジスタ４４のゲートとして使用される。ランド３７〜３９は、それぞれ配線層Ｍ１〜Ｍ３に設けられている。ここで、配線層Ｍ１〜Ｍ３は、それぞれ、下から１〜３番目に位置する金属配線層である。ＭＯＳトランジスタ４４のソース領域４６は、コンタクト４７を介して配線４８に接続されている。

裏打ち線３２が配線層Ｍ２に設けられている一方、裏打ち線３３は、配線層Ｍ５に設けられている。ここで配線層Ｍ２、Ｍ５は、それぞれ、下から２番目、５番目に位置する金属配線層である。一方、ＭＴＪ素子２は、配線層Ｍ３、Ｍ４の間に位置している。裏打ち線３２、３３の一方が、ＭＴＪ素子２よりも下方に（即ち、基板３０に近い方向に）ずれて位置しており、他方がＭＴＪ素子２よりも上方に（即ち、基板３０から遠い方向に）ずれて位置していることが重要である。本実施例では、ＭＴＪ素子２の自由磁性層７から配線層Ｍ２への距離と、自由磁性層７から配線層Ｍ５への距離とがほぼ等しくなるようにＭＴＪ素子２が配置されている。

ワード線３１をＨｉｇｈレベルからＬｏｗレベルに、又はその逆に駆動する際には、充放電電流は、その大部分が裏打ち線３２、３３を流れる。この充放電電流は、過渡的には数ｍＡにも達しうる。しかしながら、本実施形態では、充放電電流は、ＭＴＪ素子２の上下に配置されている裏打ち線３２、３３に、同一の方向に流れ、従って、裏打ち線３２、３３を流れる充放電電流が発生する磁場のＹ成分は、互いに打ち消しあう。ＭＴＪ素子２の自由磁性層７から配線層Ｍ２への距離と、自由磁性層７から配線層Ｍ５への距離とが等しければ、理想的には、充放電電流が生成する磁場のＹ成分を自由磁性層７においてゼロにすることができる。このように、本実施例の構成によれば、充放電電流が発生する磁場によって自由磁性層７の磁化が不安定になり、又は反転することを防ぐことができる。

加えて、本実施例では、図１０Ａに示されているように、裏打ち線３２、３３は、Ｚ軸方向から見たときに、その中心線がＭＴＪ素子２からＹ軸方向にずれて位置している。第１実施例と同様に、このような配置は、ＭＴＪ素子２に印加される磁場の大きさを低減し、自由磁性層７の磁化を安定化させるために有効である。

以上に説明されているように、本実施例のＭＲＡＭ１０Ｂでは、ＭＴＪ素子２の上下に配置されている裏打ち線３２、３３に、同一の方向に充放電電流が流される。これにより、裏打ち線３２、３３を流れる充放電電流が発生する磁場のＹ成分が、互いに打ち消される。加えて、裏打ち線３２、３３の中心線がＭＴＪ素子２からＹ軸方向にずれて配置され、これにより、ＭＴＪ素子２に印加される磁場の大きさが低減される。このため、本実施例の構成によれば、充放電電流が発生する磁場によって自由磁性層７の磁化が不安定になり、又は反転することを防ぐことができる。

なお、本発明が上記の実施例に限定されず、本発明の構成が、本発明の技術的思想の範囲内において適宜に変更され得ることは明らかである。

図１Ａは、典型的なＭＲＡＭの構成を示す平面図である。 図１Ｂは、典型的なＭＲＡＭの構成を示す断面図である。 図２Ａは、典型的なＭＲＡＭの書き込み動作の原理を説明する断面図である。 図２Ｂは、典型的なＭＲＡＭの書き込み動作の原理を説明する断面図である。 図３Ａは、スピン注入方式を採用するＭＲＡＭの書き込み動作の原理を説明する断面図である。 図３Ｂは、スピン注入方式を採用するＭＲＡＭの書き込み動作の原理を説明する断面図である。 図４Ａは、読み出し動作の際に自由磁性層に印加される磁場を示す図である。 図４Ｂは、読み出し動作の際に自由磁性層に印加される磁場を示す図である。 図５は、ビット線の電位、及び、読み出し電流の時間的変化を示す図である。 図６は、ワード線に沿って裏打ち線が設けられたＭＲＡＭの構成を示す図である。 図７は、裏打ち線が設けられたＭＲＡＭのワード線の電圧及び裏打ち線に流れる電流の変化を示す図である。 図８Ａは、本発明の第１実施例のＭＲＡＭの構成を示す平面図である。 図８Ｂは、第１実施例のＭＲＡＭの構成を示す断面図である。 図８Ｃは、第１実施例において、ＭＴＪ素子の自由磁性層に印加される磁場を示す図である。 図９は、本発明の第２実施例のＭＲＡＭの構成を示す平面図である。 図１０Ａは、本発明の第３実施例のＭＲＡＭの構成を示す平面図である。 図１０Ｂは、本発明の第３実施例のＭＲＡＭの構成を示す断面図である。

符号の説明

１０、１０Ａ、１０Ｂ、１００：ＭＲＡＭ
１、１０１：メモリセル
２、１０２：ＭＴＪ素子
３、１０３：ビット線
４、１０４：下部電極
５、１０５：固定磁性層
６、１０６：バリア層
７、１０７：自由磁性層
８、１０８：コンタクト
１１、１２：配線
１３：短絡配線
２１：メモリアレイ
２２：メインビット線
２３：セレクタ
２４、２５、２６、２７：ＭＯＳトランジスタ
３０：基板
３１：ワード線
３２、３３：裏打ち線
３４：スタックトビア
３５：ビット線
３６：コンタクト
３７、３８、３９：ランド
４０、４１、４２、４３：コンタクト
４４：ＭＯＳトランジスタ
４５：ドレイン領域
４６：ソース領域
４７：コンタクト
４８：配線
１１１：ワード線
１１２：裏打ち線
１１３：ワードドライバ

Claims (11)

1. 磁気抵抗素子を含むメモリセルと、
   第１方向に延設された第１配線及び第２配線
   とを具備し、
   前記第１方向に垂直な第２方向から見たときに、前記第１配線の中心線が、前記磁気抵抗素子から前記第１方向及び前記第２方向に垂直な第３方向にずれており、且つ、前記第２配線の中心線が、前記磁気抵抗素子から前記第３方向と反対の第４方向にずれている
   磁気半導体メモリ。
2. 請求項１に記載の磁気半導体メモリであって、
   前記第１配線及び前記第２配線には、前記第１方向に読み出し電流が流される
   磁気半導体メモリ。
3. 請求項１又は請求項２に記載の磁気半導体メモリであって、
   更に、
   前記第１配線と前記第２配線とを接続する短絡配線と、
   前記短絡配線と前記磁気抵抗素子とを電気的に接続するコンタクト
   とを備える
   磁気半導体メモリ。
4. 請求項１〜３のいずれかに記載の磁気半導体メモリであって、
   更に、
   前記第１方向に延設された第３配線と、
   前記第１配線及び前記第２配線の一端と前記第３配線との間に設けられた第１スイッチと、
   前記第１配線及び前記第２配線の他端と前記第３配線との間に設けられた第２スイッチ
   とを備える
   磁気半導体メモリ。
5. 請求項１〜４のいずれかに記載の磁気半導体メモリであって、
   前記第１配線、前記第２配線は、同一の配線層に位置する
   磁気半導体メモリ。
6. 請求項１に記載の磁気半導体メモリであって、
   更に、
   前記第１方向に延設された、前記メモリセルに含まれるトランジスタのゲートとして機能するワード線
   を備え、
   前記第１配線及び前記第２配線は、前記ワード線と電気的に接続される
   磁気半導体メモリ。
7. 請求項６に記載の磁気半導体メモリであって、
   前記第１配線は、前記磁気抵抗素子よりも下の配線層に位置し、
   前記第２配線は、前記磁気抵抗素子よりも上の配線層に位置する
   磁気半導体メモリ。
8. 磁気抵抗素子を含むメモリセルと、
   第１方向に延設された第１配線及び第２配線と、
   前記第１配線及び前記第２配線とを電気的に接続する短絡配線と、
   前記磁気抵抗素子と前記短絡配線とを電気的に接続するコンタクト
   とを具備し、
   前記第１配線及び前記第２配線の中心線が、前記磁気抵抗素子の真上及び真下に位置しない
   磁気半導体メモリ。
9. 請求項８に記載の磁気半導体メモリであって、
   前記第１配線の中心線が、前記磁気抵抗素子から前記第１方向に垂直な第２方向にずれており、且つ、前記第２配線の中心線が、前記磁気抵抗素子から前記第２方向と反対の第３方向にずれている
   磁気半導体メモリ。
10. 磁気抵抗素子とトランジスタとを含むメモリセルと、
    前記トランジスタのゲートとして機能する、第１方向に延設されたワード線と、
    前記第１方向に延設された、前記ワード線に電気的に接続された第１及び第２配線
    とを具備し、
    前記第１配線は、前記磁気抵抗素子よりも下の金属配線層に形成され、
    前記第２配線は、前記磁気抵抗素子よりも上の金属配線層に形成された
    磁気半導体メモリ。
11. 請求項１０に記載の磁気半導体メモリであって、
    前記第２配線は、前記第１配線の真上に配置された
    磁気半導体メモリ。

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