JP2007080344A - 半導体記憶装置 - Google Patents

Abstract

【課題】各書き込み回路が供給する書き込み電流をより低減する。
【解決手段】半導体記憶装置は、書き込み配線ＷＢＬと、書き込み配線ＷＢＬに接続された少なくとも３つ以上の第１の書き込み回路２７ａと、磁気抵抗素子を含み、かつ書き込み配線ＷＢＬと電気的または磁気的またはその両方で接続され、かつ第１の書き込み回路２７ａの間に配置されたメモリセルＭＣとを含む。
【選択図】 図３

Description

本発明は、半導体記憶装置に係り、特に磁気抵抗効果素子をメモリセルに用いた磁気記憶装置に関する。

半導体記憶装置の一種として磁気記憶装置が知られている。磁気記憶装置は、従来から様々のタイプのものが提案されている。近年では、巨大磁気抵抗効果を示す磁気抵抗効果素子を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）が提案されており、特に、強磁性トンネル接合を用いたＭＲＡＭに注目が集まっている。ＭＲＡＭは、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるため、ＤＲＡＭ（Dynamic Random Access Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などを置き換え可能なメモリデバイスとして期待され開発が進められている（例えば、非特許文献１、非特許文献２参照）。

ＭＲＡＭのメモリセルに使用されるＭＴＪ（Magnetic Tunnel Junction）素子は、例えば第１の強磁性層、第２の強磁性層、および第１の強磁性層と第２の強磁性層との間に設けられた絶縁層を有し、各々の強磁性層のスピンの方向が平行になった場合と反平行になった場合とでトンネル電流の大きさが変わるトンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を持つ。ＭＲＡＭでは、例えば、このＭＴＪ素子の抵抗値が小さい場合を“０”データ、抵抗値が大きい場合を“１”データとして情報を記憶する。

一般的なＭＲＡＭにおいては、書き込み用配線に電流を流し、その電流によって発生する磁界によってＭＴＪ素子へ情報の書き込みを行う。つまり、一般的な半導体メモリとは異なり間接的な書き込み動作であるため、ＭＴＪ素子への情報の書き込みに必要な電流が比較的大きい。具体的には、現状で数ｍＡ〜十数ｍＡ程度の書き込み電流が必要である。

この大きな書き込み電流を書き込み配線に供給するため、電流供給回路、電流引き抜き回路、および書き込み電流を選択的に書き込み配線に供給し或いは引き抜くためのスイッチ回路等のサイズが大きくなり、その結果としてチップサイズすなわちチップ製造コストが増大してしまうという問題点がある。さらに、書き込み配線に接続される回路（トランジスタ）のサイズが大きくなることによって、それらが接続される書き込み配線の寄生容量が増大し、書き込み配線と読み出し配線とが共有されている場合には読み出し速度の低下を招くという問題点もある。後者に関しては、書き込みビット線と読み出しビット線とを分離することで読み出し動作の高速化を実現する技術が開示されている（特許文献１参照）。
特開２００２−１７０３７６号公報 "A 1-Mbit MRAM Based on 1T1MTJ Bit Cell Integrated With Copper Interconnects", Mark Durlam et al.， IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.38, No.5, MAY 2003, pp.769-773. "A 16Mb MRAM Featuring Bootstrapped Write Drivers", J.DeBrosse et al., 2004 Symposium On VLSI Circuits Digest of Technical Papers, pp.454-457.

本発明は、１つの書き込み配線に複数の書き込み回路を接続し、書き込み動作時においてそれら複数の書き込み回路を同時に活性化することによって、１つの書き込み回路が供給する或いは引き抜く書き込み電流を従来より低減できる。これにより、書き込み回路のサイズがより低減され、チップサイズをより縮小することが可能な半導体記憶装置を提供することができる。

本発明の一視点に係る半導体記憶装置は、書き込み配線と、前記書き込み配線に接続された少なくとも３つ以上の第１の書き込み回路と、磁気抵抗素子を含み、かつ前記書き込み配線と電気的または磁気的またはその両方で接続され、かつ前記第１の書き込み回路の間に配置されたメモリセルとを具備する。

本発明によれば、メモリセルに情報を書き込むための書き込み回路一つあたりが供給または引き抜く書き込み電流を低減することで、書き込み回路のサイズおよびチップサイズをより縮小することが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能および構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＲＡＭの構成を示すブロック図である。ＭＲＡＭは、当該ＭＲＡＭの全体動作を制御するコントロール回路２１と、コア回路部１０とを備えている。これらのうちコア回路部１０については、複数個が配置されることが一般的である。コア回路部１０は、メモリセルアレイ１１、ロウデコーダ２２、書き込みワード線ドライバ回路２３、読み出しワード線ドライバ回路２４、および書き込みワード線シンカー回路２５を備えている。

メモリセルアレイ１１は、複数のメモリセルＭＣを備えている。複数のメモリセルＭＣのそれぞれは、ＭＴＪ素子を含んで構成されている。メモリセルアレイ１１には、Ｘ方向に延在する複数の書き込みビット線ＷＢＬ、Ｙ方向に延在する複数の書き込みワード線ＷＷＬ、およびＹ方向に延在する複数の読み出しワード線ＲＷＬが配置される。

ロウデコーダ２２は、例えば外部から供給されるロウアドレスに応じて、メモリセルアレイ１１の行（図１のＹ方向に対応する）選択を実行する。

書き込みワード線ドライバ回路２３は、ロウデコーダ２２の行選択結果に基づいて、複数の書き込みワード線ＷＷＬのうち対応する１つに書き込み電流を供給する。書き込みワード線シンカー回路２５は、書き込みワード線ＷＷＬに供給された書き込み電流を引き抜く。すなわち、書き込みワード線ＷＷＬに供給される書き込み電流は、書き込みワード線ドライバ回路２３から書き込みワード線シンカー回路２５に向かって流れる。

読み出しワード線ドライバ回路２４は、ロウデコーダ２２の行選択結果に基づいて、複数の読み出しワード線ＲＷＬのうち対応する１つに読み出し電圧を供給する。

コア回路部１０は、カラムデコーダ２６、書き込み回路としての書き込みビット線電源回路２７、スイッチ回路２８、および読み出し回路２９を備えている。カラムデコーダ２６は、例えば外部から供給されるカラムアドレスに応じて、メモリセルアレイ１１の列（図１のＸ方向に対応する）選択を実行する。

読み出し回路２９（複数のセンスアンプ回路を含む）は、データ読み出し時、メモリセルＭＣに流れる電流値（或いは、電圧値）を検知および増幅し、メモリセルＭＣに記憶されたデータを読み出す。なお、書き込みビット線電源回路２７およびスイッチ回路２８の具体的な構成および動作については後述する。

図２は、メモリセルＭＣの構成の一例を示す回路図である。メモリセルＭＣは、ＭＴＪ素子１２と選択トランジスタ１３とを備えている。ＭＴＪ素子１２と選択トランジスタ１３とは、書き込みビット線ＷＢＬと例えば接地電位Ｖｓｓとの間に直列に接続されている。具体的には、ＭＴＪ素子１２の一方の端子は、書き込みビット線ＷＢＬに接続されている。ＭＴＪ素子１２の他方の端子は、選択トランジスタ１３のドレイン端子に接続されている。選択トランジスタ１３のソース端子は、接地電位Ｖｓｓに接続されている。

選択トランジスタ１３のゲート電極は、読み出しワード線ＲＷＬに接続されている。書き込みワード線ＷＷＬは、読み出しワード線ＲＷＬと平行に、ＭＴＪ素子１２に近接して配置されている。

ＭＴＪ素子１２の構造に関しては、特に限定されない。以下に一例を示す。ＭＴＪ素子１２は、固定層（または、ピン層とも云う）と、記録層（または、フリー層とも云う）と、固定層および記録層に挟まれた非磁性層（例えば、トンネル絶縁層）とを備えている。

固定層は、磁化の向きが変化しないように固定された強磁性層により構成される。具体的には、固定層は、強磁性層に磁化の向きが変化しないようにするための反強磁性層が付加されて構成される。記録層は、印加される磁界に応じて磁化の向きが反転する強磁性層により構成される。

ＭＴＪ素子１２は、記録層と固定層とのスピンの方向が平行になった場合と反平行になった場合とでトンネル電流の大きさが変わるトンネル磁気抵抗効果を持つ。スピンの方向が平行になった場合はトンネル電流が大きくなるためにＭＴＪ素子１２の抵抗値は小さくなり、スピンの方向が反平行になった場合はトンネル電流が小さくなるためにＭＴＪ素子１２の抵抗値は大きくなる。ＭＲＡＭでは、例えば、このＭＴＪ素子１２の抵抗値が小さい場合を“０”データ、抵抗値が大きい場合を“１”データとして情報を記憶する。

このように構成されたメモリセルＭＣの書き込み動作および読み出し動作について説明する。先ず、メモリセルＭＣの書き込み動作について説明する。書き込みワード線ドライバ回路２３および書き込みワード線シンカー回路２５は、書き込みワード線ドライバ回路２３から書き込みワード線シンカー回路２５に向かって流れる書き込み電流を書き込みワード線ＷＷＬに供給する。また、書き込みビット線電源回路２７は、書き込むデータ（“０”データ或いは“１”データ）に応じた方向に流れる書き込み電流を書き込みビット線ＷＢＬに供給する。このようにして、ＭＴＪ素子１２の記録層の磁化の向きを制御することで、メモリセルＭＣにデータを書き込む。

次に、メモリセルＭＣの読み出し動作について説明する。先ず、読み出しワード線ドライバ回路２４は、読み出しワード線ＲＷＬをハイレベルにする。すると、メモリセルＭＣに含まれる選択トランジスタ１３がオンする。これにより、選択されたメモリセルＭＣに記憶されたデータが、例えば書き込みビット線ＷＢＬを介して読み出し回路２９により読み出される。なお、本実施形態では、データの読み出し動作は、書き込みビット線ＷＢＬを用いて行われる。すなわち、書き込みビット線ＷＢＬは、書き込み／読み出し共用ビット線として機能する。

図３は、図１に示した書き込みビット線電源回路２７およびスイッチ回路２８の構成を示す回路図である。なお、図３には、１つの書き込みビット線ＷＢＬと、これに対応する書き込みビット線電源回路２７およびスイッチ回路２８について示している。

複数のメモリセルアレイ１１のそれぞれは、複数のメモリセルＭＣから構成されている。任意の１つの書き込みビット線ＷＢＬには、複数のメモリセルアレイ１１（図３では、説明の都合上５つのメモリセルアレイ１１−１〜１１−５を記載）が接続されている。

なお、図３には、メモリセルアレイ１１内に配置されている１つの書き込みビット線ＷＢＬのみを示している。すなわち、実際には、１つのメモリセルアレイ１１には、複数の書き込みビット線ＷＢＬが配設されている。

書き込みビット線電源回路２７は、複数の書き込みビット線電源回路２７ａと複数の書き込みビット線電源回路２７ｂとを備えている。このうち、１つの書き込みビット線ＷＢＬには、所定数の書き込みビット線電源回路２７ａ（本実施形態では、６つの電源回路２７ａ−１〜２７ａ−６を示している）と２つの書き込みビット線電源回路２７ｂ−１，２７ｂ−２とが接続されている。本実施形態では、１つの書き込みビット線ＷＢＬに３つ以上の書き込みビット線電源回路２７ａを接続していることが特徴である。

複数の書き込みビット線電源回路２７ａおよび複数の書き込みビット線電源回路２７ｂのそれぞれは、書き込み電流供給回路および書き込み電流引き抜き回路を備えている。具体的には、複数の書き込みビット線電源回路２７ａおよび複数の書き込みビット線電源回路２７ｂのそれぞれは、定電流回路（定電流源）３１、スイッチ回路３２，３３、共通電源線３４、および接地電位Ｖｓｓ（或いは、接地電位Ｖｓｓに接続された端子）を備えている。スイッチ回路３２，３３としては、例えばトランジスタが用いられる。

定電流回路３１は、スイッチ回路３２の一方の端子に接続されている。スイッチ回路３２の他方の端子は、共通電源線３４に接続されている。接地電位Ｖｓｓは、スイッチ回路３３の一方の端子に接続されている。スイッチ回路３３の他方の端子は、共通電源線３４に接続されている。

書き込みビット線電源回路に含まれる書き込み電流供給回路は、定電流回路３１およびスイッチ回路３２を含む。書き込みビット線電源回路に含まれる書き込み電流引き抜き回路は、接地電位Ｖｓｓおよびスイッチ回路３３を含む。そして、書き込み電流供給回路と書き込み電流引き抜き回路とは、共通電源線３４を介して接続されている。

複数の書き込みビット線電源回路２７ａおよび複数の書き込みビット線電源回路２７ｂのそれぞれは、メモリセルＭＣにデータを書き込む際に必要な電流値をＩｓｗとすると、書き込み電流Ｉｓｗの半分である書き込み電流Ｉｓｗ／２を供給する。すなわち、各書き込みビット線電源回路２７ａ，２７ｂは、書き込み電流Ｉｓｗを供給する場合の半分の電流供給能力を有する。また、各書き込みビット線電源回路２７ａ，２７ｂは、書き込みビット線ＷＢＬから書き込み電流Ｉｓｗ／２を引き抜く。

スイッチ回路２８は、複数の書き込みビット線電源回路２７ａに対応する数のスイッチ回路２８ａと、複数の書き込みビット線電源回路２７ｂに対応する数のスイッチ回路２８ｂとを備えている。書き込みビット線電源回路２７ａは、スイッチ回路２８ａを介して書き込みビット線ＷＢＬに接続されている。書き込みビット線電源回路２７ｂは、スイッチ回路２８ｂを介して書き込みビット線ＷＢＬに接続されている。

具体的には、スイッチ回路２８ａは、書き込みビット線電源回路２７ａの共通電源線３４と書き込みビット線ＷＢＬとの間に接続される。書き込みビット線電源回路２７ｂについても同様である。図３には、６つのスイッチ回路２８ａ−１〜２８ａ６と、２つのスイッチ回路２８ｂ−１，２８ｂ−２とを示している。

また、メモリセルアレイ１１−１〜１１−５は、書き込みビット線電源回路２７ａ−１〜２７ａ−６の間にそれぞれ配置されている。書き込みビット線電源回路２７ｂ−１，２７ｂ−２は、電源回路２７ａ−１〜２７ａ−６の両側で電源回路２７ａ−１〜２７ａ−６に隣接して配置されている。すなわち、書き込みビット線電源回路２７ｂ−１と書き込みビット線電源回路２７ａ−１との間には、メモリセルアレイは配置されない。書き込みビット線電源回路２７ａ−６と書き込みビット線電源回路２７ｂ−２との間にも、メモリセルアレイは配置されない。

このように構成されたＭＲＡＭの書き込み動作について説明する。一例として、図３中のメモリセルアレイ１１−３内に配置されたメモリセルＭＣに“１”データを書き込む場合を考える。ここで、図３において書き込みビット線ＷＢＬの左側から右側に向かって書き込み電流を流した場合に“１”データが書き込まれるものとする。

本実施形態では、メモリセルアレイ１１−３内に配置されたメモリセルＭＣにデータを書き込む場合、メモリセルアレイ１１−３の左側に配置された書き込みビット線電源回路２７ａ−２，２７ａ−３と、メモリセルアレイ１１−３の右側に配置された書き込みビット線電源回路２７ａ−４，２７ａ−５との４つの電源回路が活性化される。

先ず、書き込みビット線電源回路２７ａ−２，２７ａ−３の書き込み電流供給回路が活性化される。すなわち、電源回路２７ａ−２のスイッチ回路３２および電源回路２７ａ−３のスイッチ回路３２がオンする。さらに、スイッチ回路２８ａ−２およびスイッチ回路２８ａ−３がオンする。これにより、書き込みビット線電源回路２７ａ−２，２７ａ−３からそれぞれ書き込み電流Ｉｓｗ／２が書き込みビット線ＷＢＬに供給される。

これと同時に、書き込みビット線電源回路２７ａ−４，２７ａ−５の書き込み電流引き抜き回路が活性化される。すなわち、電源回路２７ａ−４のスイッチ回路３３および電源回路２７ａ−５のスイッチ回路３３がオンする。さらに、スイッチ回路２８ａ−４およびスイッチ回路２８ａ−５もオンする。これにより、書き込みビット線電源回路２７ａ−４，２７ａ−５によりそれぞれ書き込み電流Ｉｓｗ／２が書き込みビット線ＷＢＬから引き抜かれる。

この結果、メモリセルアレイ１１−３に対応する書き込みビット線ＷＢＬの部分には、書き込み電流Ｉｓｗ（＝Ｉｓｗ／２＋Ｉｓｗ／２）が流れることになる。これにより、メモリセルアレイ１１−３内の任意のメモリセルＭＣに“１”データが書き込まれる。なお、この際、上記任意のメモリセルＭＣに対応する書き込みワード線ＷＷＬも活性化されている。

なお、メモリセルアレイ１１−３に隣接する２つのメモリセルアレイ１１−３，１１−４に対応する書き込みビット線ＷＢＬの部分には、書き込み電流Ｉｓｗ／２が流れている。しかし、メモリセルＭＣにデータを書き込むのに必要な書き込み電流Ｉｓｗより小さいため、メモリセルアレイ１１−３，１１−４に含まれるメモリセルＭＣにはデータが書き込まれない。

また、書き込みビット線電源回路２７ｂ−１およびスイッチ回路２８ｂ−１は、左端に配置されたメモリセルアレイ１１−１内に配置されたメモリセルＭＣにデータを書き込むために設けられている。同様に、書き込みビット線電源回路２７ｂ−２およびスイッチ回路２８ｂ−２は、右端に配置されたメモリセルアレイ１１−５内に配置されたメモリセルＭＣにデータを書き込むために設けられている。書き込みビット線電源回路２７ｂ−１，２７ｂ−２を設けることで、書き込みビット線ＷＢＬの両端に配置されたメモリセルアレイ１１−１，１１−５に対しても、書き込み電流Ｉｓｗを供給することが可能となる。

一例として、メモリセルアレイ１１−１内のメモリセルＭＣに“１”データを書き込む場合を説明する。この場合、書き込みビット線電源回路２７ｂ−１，２７ａ−１，２７ａ−２，２７ａ−３が活性化される。具体的には、書き込みビット線電源回路２７ｂ−１，２７ａ−１についてはスイッチ回路３２が活性化され、書き込みビット線電源回路２７ａ−２，２７ａ−３についてはスイッチ回路３３が活性化される。また、スイッチ回路２８ｂ−１，２８ａ−１，２８ａ−２，２８ａ−３が活性化される。

これにより、メモリセルアレイ１１−１に対応する書き込みビット線ＷＢＬの部分には、書き込み電流Ｉｓｗが流れる。この結果、メモリセルアレイ１１−１内の任意のメモリセルＭＣに“１”データが書き込まれる。また、メモリセルアレイ１１−２に対応する書き込みビット線ＷＢＬの部分には、書き込み電流Ｉｓｗ／２しか流れない。よって、メモリセルアレイ１１−２に含まれるメモリセルＭＣにはデータが書き込まれない。

図４は、書き込みビット線電源回路２７の他の構成例を示す図である。本構成例のように、書き込みビット線ＷＢＬの両端に配置されたメモリセルアレイ１１−１，１１−５への書き込み動作に対応して、書き込みビット線ＷＢＬの両端に接続される書き込みビット線電源回路２７ｂ−１，２７ｂ−２に含まれる定電流回路３１およびスイッチ回路３２，３３とスイッチ回路２８ｂ−１，２８ｂ−２との電流駆動能力を２倍にしてもよい。

メモリセルアレイ１１−１〜１１−５の間にはそれぞれ、書き込みビット線電源回路２７ａ−２〜２７ａ−５が配置されている。書き込みビット線電源回路２７ａ−２〜２７ａ−５は、スイッチ回路２８ａ−２〜２８ａ５を介して書き込みビット線ＷＢＬに接続されている。メモリセルアレイ１１−１〜１１−５の両側には、書き込みビット線電源回路２７ｂ−１，２７ｂ−２が配置されている。書き込みビット線電源回路２７ｂ−１，２７ｂ−２は、スイッチ回路２８ｂ−１，２８ｂ−２を介して書き込みビット線ＷＢＬに接続されている。

また、図４に示した書き込みビット線電源回路２７ｂ−１，２７ｂ−２は、書き込みビット線電源回路２７ａに比べて、２倍の電流駆動能力を有している。すなわち、書き込みビット線電源回路２７ｂ−１，２７ｂ−２は、書き込み電流Ｉｓｗを供給し、かつ書き込み電流Ｉｓｗを引き抜く。スイッチ回路２８ｂ−１，２８ｂ−２は、スイッチ回路２８ａに比べて、２倍の電流駆動能力を有している。従って、このように書き込みビット線電源回路２７を構成した場合でも、各メモリセルアレイ１１にデータを書き込むことができる。

なお、上記説明では、複数のメモリセルアレイ１１により構成されている場合について説明しているが、さらに図５に示すようにメモリセルアレイ１１が複数のメモリセルブロックＢＬＫから構成されている場合にも適用可能である。このように、１つのメモリセルアレイ１１内を複数のメモリセルブロックＢＬＫに分割した場合でも同様な動作が可能である。尚、ここでは図３の変形例として図５を示したが、図４の変形例も同様に適用可能である。

次に、スイッチ回路２８ａの構成の一例について説明する。図６は、スイッチ回路２８ａの構成を示す回路図である。

スイッチ回路２８ａは、ＡＮＤ回路（例えば、ＮＡＮＤ回路４１とインバータ回路４２とが直列に接続されて構成される）とＮ型ＭＯＳトランジスタ４３とにより構成されている。ＡＮＤ回路の一方の入力端子には、カラム選択線を介してカラム選択信号ＣＳＳが供給される。このカラム選択信号ＣＳＳは、カラムデコーダ２６により供給される。カラムデコーダ２６は、カラムアドレス信号に基づいて複数のカラム選択信号ＣＳＳの対応する１つを活性化する。

ＡＮＤ回路のもう一方の入力端子には、ブロック選択線を介してブロック選択信号ＢＳＳが供給される。このブロック選択信号ＢＳＳは、例えばロウデコーダ２２により供給される。ロウデコーダ２２は、ロウアドレス信号に基づいて複数のブロック選択信号ＢＳＳの対応する１つを活性化する。

このように構成されたスイッチ回路２８ａは、カラム選択信号ＣＳＳおよびブロック選択信号ＢＳＳが共にハイレベルになった場合に、書き込みビット線電源回路２７ａと書き込みビット線ＷＢＬとを接続する。なお、スイッチ回路２８ｂの構成は、スイッチ回路２８ａと同じである。

また、１つのブロック選択信号ＢＳＳは、選択されるメモリセルアレイ１１に書き込み電流を供給するために必要な４つのスイッチ回路２８ａ，２８ｂに供給される。これにより、スイッチ回路２８は、カラム選択信号ＣＳＳおよびブロック選択信号ＢＳＳに基づいて任意のメモリセルアレイ１１に対応する書き込みビット線ＷＢＬの部分に書き込み電流を流すために必要な４つのスイッチ回路２８ａ，２８ｂをオンさせることができる。

以上詳述したように本実施形態によれば、書き込みビット線電源回路２７に含まれる２つの電源回路２７ａから供給される電流の和により書き込み電流Ｉｓｗを供給して書き込み動作を行っている。したがって、書き込みビット線電源回路２７を構成する各電源回路の電流供給能力を、書き込み電流Ｉｓｗを供給する場合に比べて、半分にすることができる。これにより、書き込みビット線電源回路２７を小型化することが可能となる。

また、電流を小さくすることで、書き込みビット線電源回路２７に含まれるスイッチ回路３２，３３を小型化することができる。例えば、スイッチ回路３２，３３をトランジスタで構成した場合、このトランジスタの電流駆動能力も半分にすることができる。また、同様に、スイッチ回路２８を構成するスイッチ回路２８ａ，２８ｂの電流駆動能力も半分にすることができる。

また、１つの書き込みビット線ＷＢＬに接続される書き込みビット線電源回路２７ａ，２７ｂの数を従来に比べて減らすことができる。これにより、書き込みビット線電源回路２７を小型化することが可能となる。

また、各回路の小型化により、ＭＲＡＭのチップサイズを縮小することが可能となる。これにより、安価なＭＲＡＭを構成することが可能となる。

なお、書き込みビット線電源回路に含まれる書き込み電流供給回路および書き込み電流引き抜き回路を配置する位置は、図６に示した位置に限定されるものではない。図７は、書き込みビット線電源回路２７ａに含まれる書き込み電流供給回路２７ｃと書き込み電流引き抜き回路２７ｄとをメモリセルアレイ１１の上下に分散して配置した例を示す図である。

書き込み電流供給回路２７ｃは、定電流回路３１およびスイッチ回路３２を含む。書き込み電流引き抜き回路２７ｄは、接地電位Ｖｓｓおよびスイッチ回路３３を含む。

全ての書き込み電流供給回路２７ｃは、メモリセルアレイ１１の上側に配置されている。また、全ての書き込み電流引き抜き回路２７ｄは、メモリセルアレイ１１の下側に配置されている。これにより、書き込みビット線電源回路２７ａを効率的に配置することが可能となる。この結果、チップサイズを縮小することが可能となる。なお、全ての電流供給回路２７ｃがメモリセルアレイ１１の下側に配置され、全ての書き込み電流引き抜き回路２７ｄがメモリセルアレイ１１の上側に配置されるように構成してもよい。このように構成しても同様の効果を得ることができる。

また、書き込み電流供給回路２７ｃと書き込み電流引き抜き回路２７ｄとを互い違いに配置するようにしてもよい（図８参照）。

このように構成した場合、更に書き込み動作時において同時に動作する書き込み電流供給回路および書き込み電流引き抜き回路をチップ内部で分散することで、局所的な電源バウンスが抑制されるため、より安定的な書き込み動作が実現できる。

本実施形態では、複数のメモリセルアレイ１１により構成されている場合について説明したが、前述したようにメモリセルアレイ１１が複数のメモリセルブロックＢＬＫから構成されている場合に適用した場合でも同様の効果を得ることができる。

（第２の実施形態）
第２の実施形態は、メモリセルＭＣに記憶されたデータを読み出す場合に高速な読み
出し動作が可能となるように、読み出し用ビット線を別途設けた例である（特許文献１参照）。

図９は、本発明の第２の実施形態に係るＭＲＡＭの主要部を示す回路図である。本例では、複数の読み出しビット線ＲＢＬを備え、複数の読み出しビット線ＲＢＬのそれぞれは、メモリセルアレイ１１に対応して設けられている。メモリセルアレイ１１に含まれる選択トランジスタ１３のソース端子は、読み出しビット線ＲＢＬに接続されている。

また、読み出し回路２９は、複数のセンスアンプ回路２９ａを備えている。複数のセンスアンプ回路２９ａのそれぞれは、読み出しビット線ＲＢＬに対応して設けられ、この読み出しビット線ＲＢＬに接続されている。

このように構成されたＭＲＡＭの読み出し動作について説明する。先ず、書き込みビット線ＷＢＬが接地電位Ｖｓｓに設定される。これは、例えば書き込みビット線電源回路２７により行われる。次に、任意のメモリセルＭＣに接続された読み出しワード線ＲＷＬが活性化（本実施形態では、ハイレベル）される。すると、メモリセルＭＣに含まれる選択トランジスタ１３がオンする。これにより、選択されたメモリセルＭＣに記憶されたデータがセンスアンプ回路２９ａにより読み出される。

書き込みビット線に接続される書き込み回路は、比較的大きな書き込み電流のためにその回路を構成するトランジスタのサイズが大きい。従って、書き込みビット線の配線容量と接続されるトランジスタの拡散容量とから成る書き込み配線の寄生容量は比較的大きい。一方、読み出しビット線には前述の書き込み回路は接続されておらず、また接続されているセンスアンプなどの読み出し回路は書き込み回路と比べて扱う電流量が小さいため、その結果として書き込みビット線よりも配線の寄生容量は小さい。従って、書き込みビット線と読み出しビット線とを分離することで、読み出し速度は高速化され、また読み出し時の消費電流も低減することが可能となる。

以上詳述したように本実施形態によれば、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬとを分離することで、読み出し動作を高速に行うことが可能となり、また読み出し時の消費電流を低減することが可能となる。

なお、メモリセルアレイ１１を複数に分割したメモリセルブロックＢＬＫに適用した場合でも同様の効果を得ることができる。

このようにメモリセルアレイ１１を複数のメモリセルブロックＢＬＫに分割した場合には、センスアンプ回路を複数のメモリセルブロックＢＬＫで共有するようにしてもよい（図１０参照）。このように構成した場合でも同様の効果を得ることができる。

本発明の例は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＭＲＡＭの構成を示すブロック図。 メモリセルＭＣの構成の一例を示す回路図。 図１に示した書き込みビット線電源回路２７およびスイッチ回路２８の構成を示す回路図。 書き込みビット線電源回路２７の他の構成例を示す回路図。 図３に示したＭＲＡＭの変形例を示す回路図。 図３に示したスイッチ回路２８ａの構成を示す回路図。 書き込み電流供給回路２７ｃと書き込み電流引き抜き回路２７ｄとの他の配置例を示す図。 書き込み電流供給回路２７ｃと書き込み電流引き抜き回路２７ｄとの他の配置例を示す図。 本発明の第２の実施形態に係るＭＲＡＭの主要部を示す回路図。 センスアンプ回路２９ａを複数のメモリセルブロックＢＬＫで共有する場合の例に係るＭＲＡＭの主要部を示す回路図。

符号の説明

ＷＢＬ…書き込みビット線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＲＢＬ…読み出しビット線、１１…メモリセルアレイ、ＢＬＫ…メモリセルブロック、１２…ＭＴＪ素子、１３…選択トランジスタ、２１…コントロール回路、２２…ロウデコーダ、２３…書き込みワード線ドライバ回路、２４…読み出しワード線ドライバ回路、２５…書き込みワード線シンカー回路、２６…カラムデコーダ、２７，２７ａ，２７ｂ…書き込みビット線電源回路、２７ｃ…書き込み電流供給回路、２７ｄ…書き込み電流引き抜き回路、２８，２８ａ，２８ｂ…スイッチ回路、２９…読み出し回路、２９ａ…センスアンプ回路、３１…定電流回路、３２，３３…スイッチ回路、３４…共通電源線、４３…Ｎ型ＭＯＳトランジスタ。

Claims (5)

1. 書き込み配線と、
   前記書き込み配線に接続された少なくとも３つ以上の第１の書き込み回路と、
   磁気抵抗素子を含み、かつ前記書き込み配線と電気的または磁気的またはその両方で接続され、かつ前記第１の書き込み回路の間に配置されたメモリセルと
   を具備することを特徴とする半導体記憶装置。
2. 前記第１の書き込み回路は、
   第１の共通電源線と、
   第１の電流供給回路と、
   第１の電流引き抜き回路と、
   前記第１の電流供給回路と前記第１の共通電源線との電気的接続を制御する第１のスイッチ回路と、
   前記第１の電流引き抜き回路と前記第１の共通電源線との電気的接続を制御する第２のスイッチ回路と
   を含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の共通電源線と前記書き込み配線との電気的接続を制御する第３のスイッチ回路をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記書き込み配線の両端にはさらに前記第１の書き込み回路が接続されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 書き込み動作時に活性化される第１の書き込み回路の数は、情報が書き込まれるメモリセルの両側で等しいことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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