KR100900121B1 - 반도체 메모리 장치 - Google Patents

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KR100900121B1
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강희복
홍석경
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역과, 소스 영역과 복수개의 접합 영역 중 소스 영역에 인접한 접합 영역의 사이에서 액티브 영역의 상측에 형성된 게이트와, 복수개의 접합 영역 사이에서 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인과, 소스 영역과 연결되는 리드/라이트 비트라인과, 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극과, 제 1전극의 상부에 형성된 히터 전극과, 히터 전극의 상부에 형성되어 히터전극의 온도에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화층과, 상 변화층의 상부에 형성된 제 1전극, 및 제 2전극의 상측에 형성되어 게이트와 연결되는 워드라인을 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 복수개의 셀에 데이터를 동시에 라이트할 수 있도록 하는 직렬 셀 구조의 반도체 메모리 장치에 관한 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 제 2(Top)전극(1)과 제 1(Bottom)전극(3) 사이에 상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 제 2전극(1)과 제 1전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고열이 발생하게 된다. 이에 따라, 제 2전극(1)과 제 1전극(3)에 가해 준 온도 상태에 의해 상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상 이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
하지만, 이러한 상 변화 저항 소자를 이용한 상 변화 메모리 장치의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.
한편, 자기저항 램(Magnetoresistive random access memory, 이하 'MRAM'이라 함)은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이터를 읽고 쓸 수 있는 기억소자이다.
즉, MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다. 이러한 MRAM은 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적이 가능할 뿐만 아니라 플래쉬 메모리와 같이 비휘발성 메모리 동작이 가능한 소자 이다.
MRAM은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction) 등 여러 가지 셀 종류로 구성된다. 즉, MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다.
먼저, 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 더 잘 일어난다는 현상을 이용해 구현된다.
도 4a 및 도 4b는 종래의 자기저항 램에 관한 구성도 및 셀 어레이를 나타낸다. 도 4a 및 도 4b는 스핀 전환 토크(Spin Transfer Torque) 방식에 의해 데이터를 리드/라이트 하는 자기저항 램을 나타낸다.
종래의 MTJ는 고정 강자성층(Fixed magnetic layer; 5)과, 터널 접합층(Tunnel junction layer; 6) 및 가변 강자성층(Free magnetic layer; 7)이 적층되어 이루어진다. 여기서, 가변 강자성층(7)과 고정 강자성층(5)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(6)은 Al2O3와 같은 재질을 갖는다.
그리고, 가변 강자성층(7)과 고정 강자성층(5)은 서로 다른 두께를 가지며, 그에 따라서 고정 강자성층(5)은 강한 자기장에서 자기 분극 상태가 변화되고, 가 변 강자성층(7)은 약한 자기장에서 자기 분극 상태가 변화된다.
트랜지스터 T는 MTJ와 소스라인 SL 사이에 연결되어 워드라인 WL에 의해 제어된다. 그리고, 비트라인 BL은 MTJ의 가변 강자성층(7)과 연결되고, 고정 강자성층(5)은 셀 스위칭 트랜지스터 T의 드레인 단자에 연결된다. 소스 라인 SL은 셀 스위칭 트랜지스터 T의 소스 단자에 연결된다.
전압 발생기(8)는 비트라인 BL 및 소스라인 SL과 연결되어 라이트/리드 전압을 인가하기 위한 바이폴라 라이트 펄스(Bipolar Write Pulse) 및 리드 바이어스(Read Bias)를 공급한다. 센스앰프 SA는 레퍼런스 전압 발생부(9)로부터 인가되는 레퍼런스 전압에 따라 비트라인 BL의 전압을 센싱 및 증폭한다.
도 5a 및 도 5b는 종래의 자기저항 램에서 전압 변동에 따른 전류 및 저항 변동 곡선을 나타낸 그래프이다.
소스라인 SL에 하이 전압을 인가하고, 비트라인 BL에 로우 전압을 인가하면, MTJ에 고저항 상태의 데이터 "1"이 라이트 된다. 그리고, 소스라인 SL에 로우 전압을 인가하고, 비트라인 BL에 하이 전압을 인가하면, MTJ에 저저항 상태의 데이터 "0"이 라이트 된다.
하지만, 이러한 MTJ 소자를 이용한 자기저항 램의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.
한편, 저항변화 기억소자(ReRAM; Resistive random access memory device)는 외부 전압을 박막에 인가함으로써 물질의 전기 저항을 변화시켜 그 저항 차이를 온/오프로 이용하는 비휘발성 기억소자이다.
도 6a 및 도 6b는 종래의 ReRAM에서 RSD(Resistive Switch Device) 관한 단면 구조 및 동작 원리를 설명하기 위한 도면이다.
RSD는 제 2전극(10)과 제 1전극(12) 사이에 저항 스위치(11) 물질이 위치하는 구조를 갖는다. 여기서, 제 2전극(10)과 제 1전극(12)은 금속(Pt) 물질로 형성되고, 저항 스위치(11) 물질은 TiOx 등의 저항 절연층으로 형성된다.
이러한 구성을 갖는 ReRAM은 1960 년대부터 연구되어 왔다. 일반적으로 ReRAM은 금속산화물을 이용한 MIM(Metal Insulator Metal) 구조로 이루어진다. 이에 따라, 적당한 전기적 신호를 가하면 저항이 크며 전도가 되지 않는 상태(오프 상태)에서 저항이 작으며 전도가 가능한 상태(온 상태)로 바뀌는 메모리 특성이 나타난다.
ReRAM은 온/오프 특성을 구현하는 전기적 방법에 따라 전류 제어 네가티브 차동 저항(Current Controlled Negative Differential Resistance) 또는 전압 제어 네가티브 차동 저항(Voltage Controlled Negative Differential Resistance)으로 구분될 수 있다.
그리고, ReRAM 특성을 나타내는 재료들은 몇 가지 종류로 분류될 수 있다.
첫 번째, 초거대 자기저항 물질(CMR; Colossal Magneto-Resistance), Pr1-xCaMnO3(PCMO) 등의 물질을 전극 사이에 삽입하여 전기장에 의한 저항 변화를 이용하는 경우이다.
두 번째, Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다.
세 번째, 화합물(chalcogenide) 물질로 PRAM처럼 높은 전류를 흘려 상변화를 시키지 않고 비정질 구조를 유지하면서 오보닉 스위치(Ovonic Switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다.
네 번째, SrTiO3, SrZrO3 등의 물질에 크롬(Cr) 이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이다.
마지막으로, GeSe 같은 고체 전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성 유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell)이 있다.
그 외에 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이나 공정 방법이 보고되어 지고 있다.
도 7은 DC 스윕(Sweep) 모드에서 ReRAM의 전류-전압 그래프를 나타낸다.
ReRAM 소자가 메모리 거동을 보이기 위해서는 먼저 전기적 형성(Forming) 단계가 필요하다. ReRAM 물질은 전기적 형성에 의해 저항이 큰 상태에서 저항이 작은 상태로 전기적 특성이 변화하면서 스위칭 특성을 보이게 된다.
이성분계 산화물의 경우 전기적 형성 단계 이후에, 소자에 인가되는 전압이 증가함에 따라 전류가 저저항 상태(Low R)의 (a) 곡선을 따르게 된다. 그리고, 소자에 가해진 전압이 임계값이 되면 (b)처럼 저항이 급격이 증가하는 현상(Negative Differential Resistance)을 보인다.
이후, 일정 전압까지는 (c) 곡선과 같이 저항이 큰 상태(High R)를 유지한다. 그리고, 세트전압 Vset이 되면 (d)처럼 다시 저항이 낮은 상태로 변화하게 된다. 전기 신호가 펄스(pulse)일 경우, 리셋 전압 Vreset과 세트전압 Vset을 인가하여 저항이 큰 상태와 저항이 작은 상태를 구현할 수 있다.
이때, 소거 전압 Verase에 해당하는 세트전압 Vset은 라이트 전압 Vwrite에 해당하는 리셋 전압 Vreset 보다 높은 전압 값을 갖는다. 그리고, 리드 전압 Vread은 리셋 전압 Vreset 보다 낮은 전압 값을 갖는다.
하지만, 이러한 저항 스위치 소자(RSD)를 이용한 ReRAM의 가장 큰 문제점 중의 하나가 바로 셀에 데이터를 라이트 하기 위한 라이트 전류가 너무 크다는 것이다. 따라서, 데이터를 동시에 라이트할 수 있는 셀의 수가 제한적이어서 라이트 성능이 현격히 저하되는 단점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.
둘째, MTJ를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.
셋째, 저항 스위치 소자(RSD)를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 하는데 그 목적이 있다.
넷째, 직렬 연결된 저항 소자를 이용하여 복수개의 데이터를 동시에 저장하는 메모리 장치를 간단한 공정으로 구현할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역; 소스 영역과 복수개의 접합 영역 중 소스 영역에 인접한 접합 영역의 사이에서 액티브 영역의 상측에 형성된 게이트; 복수개의 접합 영역 사이에서 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인; 소스 영역과 연결되는 리드/라이트 비트라인; 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극; 제 1전극의 상부에 형성된 히터 전극; 히터 전극의 상부에 형성되어 히터전극의 온도에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화층; 상 변화 물질의 상부에 형성된 제 2전극; 및 제 2전극의 상측에 형성되어 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 메모리 장치는, 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역; 소스 영역과 복수개의 접합 영역 중 소스 영역에 인접한 접합 영역의 사이에서 액티브 영역의 상측에 형성된 게이트; 복수개의 접합 영역 사이에서 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인; 소스 영역과 연결되는 리드/라이트 비트라인; 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극; 제 1전극의 상부에 형성되고, 인가되는 전압에 따라 자기 저항이 변화되는 것을 감지하여 데이터를 저장하는 MTJ(Magnetic Tunnel Junction) 층; MTJ 층의 상부에 형성된 제 2전극; 및 제 2전극의 상측에 형성되어 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 메모리 장치는, 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역; 소스 영역과 복수개의 접합 영역 중 소스 영역에 인접한 접합 영역의 사이에서 액티브 영역의 상측에 형성된 게이트; 복수개의 접합 영역 사이에서 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인; 소스 영역과 연결되는 리드/라이트 비트라인; 복수개의 접 합 영역 중 제 1접합 영역과 연결되는 제 1전극; 제 1전극의 상부에 형성되고, 인가되는 전압에 따라 저항값이 변화되어 전기 전도 상태에 대응하는 데이터를 저장하는 저항 절연층; 저항 절연층의 상부에 형성된 제 2전극; 및 제 2전극의 상측에 형성되어 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 메모리 장치는, 교번적으로 직렬 연결된 N형 영역과 P형 영역을 포함하는 액티브 영역; 액티브 영역의 상측에 형성된 게이트; 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인; 소스 영역과 연결되는 리드/라이트 비트라인; 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극; 제 1전극의 상부에 형성되어 인가되는 전압의 상태에 따라 저항값이 변화되는 저항 소자; 저항 소자의 상부에 형성된 제 2전극; 및 제 2전극의 상측에 형성되어 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다.
둘째, MTJ를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도록 한다.
셋째, 저항 스위치 소자(RSD)를 이용한 메모리 장치에 있어서 라이트 전류의 증가 없이 복수개의 셀에 데이터를 동시에 라이트하고 라이트 시간을 줄일 수 있도 록 한다.
넷째, 직렬 연결된 저항 소자를 이용하여 복수개의 데이터를 동시에 저장하는 메모리 장치를 간단한 공정으로 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 8은 본 발명에 따른 반도체 메모리 장치의 회로도이다.
본 발명은 선택 스위치 SW0와, 복수개의 셀 C1~Cn 및 복수개의 스위칭 소자 SW1~SWn를 포함한다.
여기서, 선택 스위치 SW0는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 SW0는 리드/라이트 비트라인 RWBL과 단위 셀 UC 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC은 하나의 셀 C1과 하나의 스위칭 소자 SW1가 병렬로 연결된다. 셀 C1의 한쪽 전극은 스위칭 소자 SW1의 소스 단자와 연결되고, 셀 C1의 다른 쪽 전극은 스위칭 소자 SW1의 드레인 단자와 연결된다. 또한, 스위칭 소자 SW1~SWn의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 셀 C1~Cn 들은 선택 스위치 SW0와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 셀 C1의 소스 단자는 인접한 셀 C2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 셀 C1~Cn들 중 첫 번째 셀 C1은 선택 스위치 SW0에 연결되고, 마지막 셀 Cn은 소스라인 SL에 연결된다.
여기서, 워드라인 WL은 복수개의 비트를 공통으로 선택하기 위해 로오 디코더(Row Decode)에서 출력된 신호를 나타낸다. 이에 따라, 본 발명은 하나의 워드라인 WL의 활성화시 선택 스위치 SW0의 턴온에 따라 복수개의 셀 C1~Cn 들에 복수개의 비트를 동시에 저장할 수 있도록 한다. 이때, 각각의 비트라인 BL1~BLn들은 이와 대응하는 각각의 셀 C1~Cn 들에 1개의 비트 데이터 정보를 전달하기 위한 데이터 라인에 해당한다.
이러한 구성을 갖는 본 발명은 상술된 셀 C이 상 변화 저항 소자(PCR)를 포함하는 PRAM으로 이루어질 수 있다. 그리고, 상술된 셀 C이 MTJ 소자를 포함하는 이루어진 MRAM으로 이루어질 수도 있다. 또한, 상술된 셀 C은 저항 스위칭 소자(RSD)를 포함하는 ReRAM으로 이루어질 수도 있다.
도 9는 상술된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 회로도이다.
본 발명은 선택 스위치 N1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 N2~N5를 포함한다.
여기서, 선택 스위치 N1와 복수개의 스위칭 소자 N2~N5는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 N1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 N2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 N2의 소스 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 N2의 드레인 단자와 연결된다. 또한, 스위칭 소자 N2~N5의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 상 변화 저항 셀 PCR1~PCRn 들은 선택 스위치 N1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 소스 단자는 인접한 상 변화 저항 셀 PCR2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 PCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 N1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.
이러한 본 발명은 직렬 연결된 상 변화 저항 셀 PCR1~PCRn에 따라, 라이트 전류의 증가 없이 복수개의 상 변화 저항 셀 PCR1~PCRn에 동시에 데이터를 라이트할 수 있도록 한다. 이에 따라, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 전류의 크기를 1/N로 줄일 수 있게 된다. 그리고, 본 발명은 종래 기술에 비해 셀에 데이터를 라이트 하기 위한 라이트 시간을 1/N로 줄일 수 있게 된다.
한편, 도 10은 상술된 도 8의 셀 C이 MTJ(Magnetic Tunnel Junction) 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 회로도이다.
본 발명은 선택 스위치 N6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 N7~N10를 포함한다.
여기서, 선택 스위치 N6는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 N6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 N7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 N7의 소스 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 N7의 드레인 단자와 연결된다. 또한, 스위칭 소자 N7~N10의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 N6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 소스 단자는 인접한 MTJ 셀 MTJ2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 상 변화 저항 셀 MTJ1은 선택 스위치 N6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.
또한, 도 11은 도 8의 셀 C이 RSD(Resistive Switch Device)로 이루어진 경우를 나타낸 반도체 메모리 장치의 회로도이다.
본 발명은 선택 스위치 N11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수개의 스위칭 소자 N12~N15를 포함한다.
여기서, 선택 스위치 N11와 복수개의 스위칭 소자 N12~N15는 NMOS트랜지스터 로 이루어지는 것이 바람직하다. 선택 스위치 N11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 N12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 N12의 소스 단자와 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 N12의 드레인 단자와 연결된다. 또한, 스위칭 소자 N12~N15의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 N11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 소스 단자는 인접한 저항 스위치 셀 RSD2의 드레인 단자에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 N11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.
도 12a 내지 도 23b는 도 9에서와 같이 상 변화 저항 소자(PCR)를 이용한 직렬 셀을 나타낸 평면도 및 단면도이다.
먼저, 도 12a와 같이 반도체 기판에 액티브 영역(20)과 트랜치가 형성되는 절연 영역(22)을 형성한다. 여기서, 도 12b는 도 12a의 액티브 영역(20)에서 A-A' 방향의 단면을 나타낸다. 그리고, 반도체 기판은 P형 영역으로 이루어진 것이 바람직하다.
또한, 도 13b는 도 13a의 액티브 영역(20)과 절연 영역(22)에서 B-B' 방향의 단면을 나타낸다. 반도체 기판에 일정 깊이로 트랜치가 형성된 절연 영역(22)과 액티브(20) 영역이 형성된다.
이후에, 도 14a에서와 같이, 액티브 영역(20)과 절연 영역(22)의 상측에 일정 간격으로 이격된 비트라인 BL1~BLn을 형성한다. 이때, 각각의 비트라인 BL은 액티브 영역(20)과 교차하도록 형성된다.
그리고, 트랜치가 형성되는 절연 영역(22)을 제외하고, 액티브 영역(20)의 상부에 액티브 영역(20)과 접점 되도록 복수개의 게이트(23)를 형성한다. 여기서, 각각의 게이트(23)는 액티브 영역(20) 별로 구분되어 형성되도록 한다.
여기서, 도 14b에서와 같이, 게이트(23) 및 비트라인 BL의 하부 영역에는 게이트 산화막(24)이 형성된다. 이에 따라, 게이트(23)와 비트라인 BL 패턴들은 게이트 산화막(24)의 상부에서 일정 간격 이격 되도록 형성된다.
이어서, 도 15a 및 도 15b에서와 같이, 게이트 산화막(24)의 하측 영역에 형성된 반도체 기판상에 N+ 불순물을 도핑 하여 일정 간격으로 이격된 복수개의 소스/드레인 영역(26a~26c)을 형성한다. 반도체 기판의 액티브 영역(20)이 P형 영역일 경우 소스/드레인 영역(26a~26c)에 N+ 불순물을 도핑 하게 되는데, 액티브 영역(20)은 소스/드레인 영역(26a~26c)과 서로 상반된 극성을 갖는 것이 바람직하다.
여기서, 소스/드레인 영역(26a~26c)은 이웃하는 비트라인 BL에 의해 공유되는 "접합 영역"을 의미한다. 예를 들어, 소스/드레인 영역(26c)은 비트라인 BL1의 드레인 영역에 해당함과 동시에 비트라인 BL2의 소스 영역에 해당하게 된다.
이때, 소스/드레인 영역(26a,26b)은 도 9에 도시된 바와 같이 선택 스위치 N1의 소스/드레인 영역에 해당한다. 그리고, 소스/드레인 영역(26b,26c)은 도 9에 도시된 바와 같이 스위칭 소자 N2의 소스/드레인 영역(26b,26c)에 해당한다. 여기서, 선택 스위치 N1와 스위칭 소자 N2는 서로 직렬 연결되어 소스/드레인 영역(26b)을 공유하게 된다.
이후에, 도 16a 및 도 16b에서와 같이, 소스 영역(26a)의 상부에 리드/라이트 비트라인 RWBL의 연결을 위한 콘택 RWBL_C을 형성한다. 그리고, 소스 영역(26c)의 상부에 상 변화 저항 셀 PCR1의 제 1(Bottom) 전극을 형성하기 위한 콘택(28)이 형성된다. 이때, 콘택(28)은 한 쌍의 비트라인 BL의 사이사이 영역에 각각 형성되며, 인접한 비트라인 BL의 소스/드레인 영역(26c) 상에 공유되도록 형성된다. 또한, 비트라인 BLn과 연결되는 소스 영역 영역(26d)의 상부에 소스 라인 SL을 형성하기 위한 콘택 SL_C이 형성된다.
다음에, 도 17a 및 도 17b에서와 같이, 콘택 RWBL_C의 상부에 리드/라이트 비트라인 RWBL을 형성한다. 그리고, 콘택(28)의 상부에 상 변화 저항 셀 PCR1의 제 1(Bottom) 전극(30)이 형성된다. 또한, 콘택 SL_C의 상부에 소스 라인 SL이 형성된다.
여기서, 콘택(28)은 복수개의 비트라인 BL1~BLn 사이에서 비트라인 쌍 별로 하나씩 형성되도록 한다. 즉, 콘택(28)은 한 쌍의 비트라인 BL1,BL2 쌍 사이에 형성되며, 한 쌍의 비트라인 쌍 BL3,BL4 쌍 사이에 형성된다.
이때, 도 17a와 같이 리드/라이트 비트라인 RWBL은 콘택 RWBL_C과 접점 되면서 액티브 영역(20)과 교차하는 방향으로 형성된다. 그리고, 제 1전극(30)은 콘택(28)과 접점 되면서 액티브 영역(20)과 평행한 방향으로 형성된다.
그리고, 제 1전극(30)은 한 쌍의 비트라인 BL1,BL2이 형성된 위치까지 연장되어, 비트라인 BL1,BL2을 덮도록 형성된다. 이때, 제 1전극(30)은 복수개의 비트라인 BL1~BL4 중 인접한 비트라인 쌍의 상측 영역에 형성된다. 즉, 제 1전극(30)은 인접한 비트라인 BL1,BL2 쌍의 상측에 형성되고, 제 1전극(30)은 인접한 비트라인 BL3,BL4 쌍의 상측 영역에 형성된다. 또한, 소스 라인 SL은 콘택 SL_C과 접점 되면서 비트라인 BLn이 형성된 액티브 영역(20)과 절연 영역(22)을 모두 덮도록 형성된다.
이어서, 도 18a 및 도 18b에서와 같이, 제 1전극(30)의 상부와 소스 라인 SL의 상부에 히터(Heater) 전극(32)을 형성한다. 이때, 히터 전극(32)은 복수개의 비트라인 BL1~BLn이 형성된 상측 영역에만 각각 형성되도록 한다. 즉, 각각의 비트라인 BL1~BLn과 일대일 대응하여 형성되도록 한다. 이에 따라, 히터 전극(32)은 제 1전극(30)의 양측 상부에 형성되며, 소스 라인 SL의 일 측에만 형성되도록 한다.
이후에, 도 19a 및 도 19b에서와 같이, 도 18a 및 도 18b의 구조물 전면에 상 변화(GST) 층(34)을 증착한다. 상 변화 저항 소자(PCR)는 제 2(Top)전극과 제 1전극(30) 사이에 상 변화층(PCM; Phase Change Material;34)을 삽입하여 전압과 전류를 인가하면, 상 변화 물질에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 즉, 히터 전극(32)의 온도에 따라 저항이 변화되어 전기 전도 상태가 변하게 것을 감지하여 데이터를 저장하게 된다.
여기서, 상 변화층(34)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 상 변화층(34)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
이어서, 도 20a 및 도 20b에서와 같이, 콘택(28)이 형성되지 않은 나머지 소스/드레인 영역(26b)의 상부에 제 2(Top) 전극을 형성하기 위한 콘택(36)을 형성한다. 이때, 콘택(36)은 상 변화층(34)을 관통하도록 형성한다.
다음에, 도 21a 및 도 21b에서와 같이, 상 변화층(34)의 상부에 콘택(36)과 접점 되도록 제 2전극(38)을 형성한다. 그리고, 상 변화층(34)과 제 2전극(38)을 선택적으로 식각하여 상 변화 저항 소자(PCR)의 패턴을 형성한다. 이에 따라, 히터 전극(32)에 전압과 전류를 인가하게 되면, 제 2전극(38)과 제 1전극(30)에 가해 준 온도 상태에 의해 상 변화층(34)의 상태가 (A)와 같이 결정상 또는 비 결정상으로 변하게 된다.
이때, 상 변화 저항 소자(PCR)의 제 2전극(38)과 상 변화층(34)의 식각 공정시 콘택(28)의 상측에 형성된 제 2전극(38)과 상 변화층(34)의 일부 영역이 식각 되도록 한다. 그리고, 상 변화 저항 소자(PCR)의 제 2전극(38)과 상 변화층(34)의 식각 공정시 콘택 SL_C의 상측에 형성된 제 2전극(38)과 상 변화층(34)이 식각 되도록 한다. 이때, 콘택(36)과 히터 전극(32)이 제거되지 않는 영역까지 식각되는 것이 바람직하다.
이어서, 도 22a 및 도 22b에서와 같이, 게이트(23)의 상부에 콘택(40)을 형성한다. 그리고, 도 23a 및 도 23b에서와 같이, 제 2전극(38)의 상측에 콘택(40) 과 연결되는 워드라인 WL을 형성한다. 여기서, 워드라인 WL은 액티브 영역(20)과 평행하고, 비트라인 BL과 수직한 방향으로 형성된다.
도 24는 도 8에 도시된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 다른 실시예이다.
본 발명은 선택 스위치 P1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 P2~P5를 포함한다.
여기서, 선택 스위치 P1와 복수개의 스위칭 소자 P2~P5는 PMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 P1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 P2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 P2의 드레인 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 P2의 소스 단자와 연결된다. 또한, 스위칭 소자 P2~P5의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 상 변화 저항 셀 PCR1~PCRn 들은 선택 스위치 P1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 드레인 단자는 인접한 상 변화 저항 셀 PCR2의 소스 단자에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 PCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 P1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.
도 25는 도 24의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 25의 실시예는 반도체 기판의 액티브 영역이 N형으로 이루어진 경우를 나타낸다. 여기서, 선택 스위치 P1와 복수개의 스위칭 소자 P2~P5는 PMOS트랜지스터로 이루어진다. 이러한 경우 선택 스위치 P1와, 복수개의 스위칭 소자 P2~P5의 소스/드레인 영역(42a~42d)이 P+ 영역으로 형성된다.
도 26은 도 8에 도시된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.
본 발명은 선택 스위치 B1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 B2~B5를 포함한다.
여기서, 선택 스위치 B1와 복수개의 스위칭 소자 B2~B5는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 B1와 복수개의 스위칭 소자 B2~B5를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
선택 스위치 B1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 즉, 선택 스위치 B1의 베이스 단자는 워드라인 WL과 연결된다. 그리고, 선택 스위치 B1의 콜렉터 단자는 리드/라이트 비트라인 RWBL과 연결되고, 이미터 단자는 단위 셀 UC1과 연결된다.
그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 B2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 B2의 콜렉터 단자와 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소 자 B2의 이미터 단자와 연결된다.
또한, 스위칭 소자 B2~B5의 베이스 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. 그리고, 스위칭 소자 B2~B5의 콜렉터 단자는 상 변화 저항 셀 PCR의 한쪽 전극에 연결되고, 이미터 단자는 상 변화 저항 셀 PCR의 다른 한쪽 전극에 연결된다.
또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 B1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 한쪽 전극은 인접한 상 변화 저항 셀 PCR2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 B1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.
도 27은 도 26의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 27의 실시예는 선택 스위치 B1와 복수개의 스위칭 소자 B2~B5가 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 경우를 나타낸다. 이러한 경우 선택 스위치 B1와 복수개의 스위칭 소자 B2~B5의 정션 영역(44a,44b)이 얇은 박막으로 이루어진 NPN 영역으로 형성된다. 이때, N형 영역(44a)과 P형 영역(44b)이 형성된 영역을 바이폴라 정션 트랜지스터의 "정션 영역"이라고 정의한다.
그리고, 정션 영역(44a,44b)은 N형 영역과 P형 영역이 직렬 연결되어 반복적으로 형성된다. 즉, 리드/라이트 비트라인 RWBL과 연결되는 콘택 RWBL_C, 제 2전극(38)과 연결되는 콘택(36) 및 제 1전극(30)과 연결되는 콘택(28)의 하부에는 N형 영역이 형성되고, 게이트(23)와 비트라인 BL의 하측에는 P형 영역이 형성된다. 이러한 P형 영역은 콘택(46)을 통해 게이트(23) 또는 비트라인 BL과 연결된다.
이러한 구성을 갖는 반도체 메모리 장치의 직렬 셀은 복수개의 층으로 적층되어 형성된다. 서로 다른 층에 형성된 각각의 직렬 셀 들은 절연층(48)을 사이에 두고 서로 절연된다.
도 28은 도 8에 도시된 셀 C이 상 변화 저항 소자(PCR)로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.
본 발명은 선택 스위치 D1와, 복수개의 상 변화 저항 셀 PCR1~PCRn 및 복수개의 스위칭 소자 D2~D5를 포함한다.
여기서, 선택 스위치 D1와 복수개의 스위칭 소자 D2~D5는 PNPN 다이오드 스위치로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 D1와 복수개의 스위칭 소자 D2~D5를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
선택 스위치 D1는 리드/라이트 비트라인 RWBL과 단위 셀 UC1 사이에 연결되어 P형 영역(Base)이 워드라인 WL과 연결된다. 즉, 선택 스위치 D1의 P형 영역(Base)은 워드라인 WL과 연결된다. 그리고, 선택 스위치 D1의 P형 영역(Collector)은 리드/라이트 비트라인 RWBL과 연결되고, N형 영역(Emitter)은 단위 셀 UC1과 연결된다.
그리고, 각각의 단위 셀 UC1은 하나의 상 변화 저항 셀 PCR1과 하나의 스위칭 소자 D2가 병렬로 연결된다. 상 변화 저항 셀 PCR1의 한쪽 전극은 스위칭 소자 D2의 P형 영역(Collector)과 연결되고, 상 변화 저항 셀 PCR1의 다른 쪽 전극은 스위칭 소자 D2의 N형 영역(Emitter)과 연결된다. 또한, 스위칭 소자 D2~D5의 P형 영역(Base)은 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 상 변화 저항 셀 RCR1~RCRn 들은 선택 스위치 D1와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 상 변화 저항 셀 PCR1의 한쪽 전극은 인접한 상 변화 저항 셀 PCR2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 상 변화 저항 셀 RCR1~PCRn들 중 첫 번째 상 변화 저항 셀 PCR1은 선택 스위치 D1에 연결되고, 마지막 상 변화 저항 셀 PCRn은 소스라인 SL에 연결된다.
이러한 PNPN 다이오드 스위치에 관한 상세 구조 및 동작 원리는 동일 발명자에 의해 출원된 특허 출원번호 제 2003-0090962호에 개시된바 있다.
도 29는 도 28의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 29의 실시예는 선택 스위치 D1와 복수개의 스위칭 소자 D2~D5가 PNPN 다이오드 스위치로 이루어지는 경우를 나타낸다. 이러한 경우 선택 스위치 D1와 복수개의 스위칭 소자 D2~D5의 다이오드 영역(50a,50b)이 얇은 박막으로 이루어진 PN 영역으로 형성된다. 이때, P형 영역(50a)과 N형 영역(50b)이 반복적으로 형성된 영역을 PNPN 다이오드 스위치의 "다이오드 영역"으로 정의한다.
그리고, 다이오드 영역(50a,50b)은 P형 영역과 N형 영역이 직렬 연결되어 반복적으로 형성된다. 즉, 리드/라이트 비트라인 RWBL은 콘택 RWBL_C을 통해 P형 영역과 연결된다. 그리고, 게이트(23)와 비트라인 BL은 콘택(52)을 통해 P형 영역과 연결된다. 또한, 제 2전극(38)과 연결되는 콘택(36) 및 제 1전극(30)과 연결되는 콘택(28)의 하부에는 N형 영역과 P형 영역이 공통 연결된다. 이때, 제 1전극(30)의 하측에 형성된 N형 영역과 P형 영역은 절연막(54)에 의해 서로 분리된다.
이러한 구성을 갖는 반도체 메모리 장치의 직렬 셀은 복수개의 층으로 적층되어 형성된다. 서로 다른 층에 형성된 각각의 직렬 셀 들은 절연층(56)을 사이에 두고 서로 절연된다.
한편, 도 30a 내지 도 39b는 도 10에서와 같이 MTJ 소자를 이용한 직렬 셀을 나타낸 평면도 및 단면도이다.
먼저, 도 30a와 같이 반도체 기판에 액티브 영역(100)과 트랜치가 형성되는 절연 영역(102)을 형성한다. 여기서, 도 30b는 도 30a의 액티브 영역(100)을 A-A' 방향에서 본 경우의 횡단면을 나타낸다. 그리고, 반도체 기판은 P형 영역으로 이루어진 것이 바람직하다.
또한, 도 31b는 도 31a의 액티브 영역(100)과 절연 영역(102)을 B-B' 방향에서 본 경우의 종단면을 나타낸다. 반도체 기판에 일정 깊이로 트랜치가 형성된 절연 영역(102)과 액티브(100) 영역이 형성된다.
이후에, 도 32a에서와 같이, 액티브 영역(100)과 절연 영역(102)의 상부에 비트라인 BL1~BLn을 형성한다. 이때, 각각의 비트라인 BL은 액티브 영역(100)과 교차하도록 형성된다.
그리고, 트랜치가 형성되는 절연 영역(102)을 제외하고, 액티브 영역(100)의 상부에 액티브 영역(100)과 접점 되도록 게이트(104)를 형성한다. 여기서, 각각의 게이트(104)는 액티브 영역(100) 별로 구분되어 형성되도록 한다.
여기서, 도 32b에서와 같이, 게이트(104) 및 비트라인 BL의 하부 영역에는 게이트 산화막(106)이 형성된다. 이에 따라, 게이트(104)와 비트라인 BL 패턴들은 게이트 산화막(106)의 상부에서 일정 간격 이격 되도록 형성된다.
이어서, 도 33a 및 도 33b에서와 같이, 게이트 산화막(106)의 하측 영역에 형성된 반도체 기판상에 N+ 불순물을 도핑 하여 소스/드레인 영역(108a~108c)을 형성한다. 반도체 기판의 액티브 영역(10)이 P형 영역일 경우 소스/드레인 영역(108a~108c)에 N+ 불순물을 도핑 하게 되는데, 액티브 영역(100)은 소스/드레인 영역(108a~108c)과 서로 상반된 극성을 갖는 것이 바람직하다.
이때, 소스/드레인 영역(108a,108b)은 도 10에 도시된 바와 같이 선택 스위치 N6의 소스/드레인 영역에 해당한다. 그리고, 소스/드레인 영역(108b,108c)은 도 10에 도시된 바와 같이 스위칭 소자 N7의 소스/드레인 영역(108b,108c)에 해당한다. 여기서, 선택 스위치 N6와 스위칭 소자 N7는 서로 직렬 연결되어 소스/드레인 영역(108b)을 공유하게 된다.
이후에, 도 34a 및 도 34b에서와 같이, 소스 영역(108a)의 상부에 리드/라이트 비트라인 RWBL의 연결을 위한 콘택 RWBL_C을 형성한다. 그리고, 소스 영역(108c)의 상부에 MTJ 셀 MTJ1을 형성하기 위한 콘택(110)이 형성된다. 이때, 콘택(110)은 한 쌍의 비트라인 BL의 사이사이 영역에 각각 형성되며, 인접한 비트라인 BL의 소스/드레인 영역(108c) 상에 공유되도록 형성된다. 또한, 비트라인 BLn과 연결되는 소스 영역 영역(108d)의 상부에 소스 라인 SL을 형성하기 위한 콘택 SL_C이 형성된다.
다음에, 도 35a 및 도 35b에서와 같이, 콘택 RWBL_C의 상부에 리드/라이트 비트라인 RWBL을 형성한다. 그리고, 콘택(110)의 상부에 MTJ 셀 MTJ1의 제 1(Bottom) 전극(112)이 형성된다. 또한, 콘택 SL_C의 상부에 소스 라인 SL이 형성된다.
여기서, 콘택(110)은 복수개의 비트라인 BL1~BLn 사이에서 비트라인 쌍 별로 하나씩 형성되도록 한다. 즉, 콘택(110)은 한 쌍의 비트라인 BL1,BL2 쌍 사이에 형성되며, 한 쌍의 비트라인 쌍 BL3,BL4 쌍 사이에 형성된다.
이때, 도 35a와 같이 리드/라이트 비트라인 RWBL은 콘택 RWBL_C과 접점 되면서 액티브 영역(100)과 교차하는 방향으로 형성된다. 그리고, 제 1전극(112)은 콘택(110)과 접점 되면서 액티브 영역(100)과 평행한 방향으로 형성된다.
그리고, 제 1전극(112)은 한 쌍의 비트라인 BL1,BL2이 형성된 위치까지 연장되어, 비트라인 BL1,BL2을 덮도록 형성된다. 이때, 제 1전극(112)은 복수개의 비트라인 BL1~BL4 중 인접한 비트라인 쌍의 상측 영역에 형성된다. 즉, 제 1전극(112)은 인접한 비트라인 BL1,BL2 쌍의 상측에 형성되고, 제 1전극(112)은 인접한 비트라인 BL3,BL4 쌍의 상측 영역에 형성된다. 또한, 소스 라인 SL은 콘택 SL_C과 접점 되면서 비트라인 BLn이 형성된 액티브 영역(100)과 절연 영역(102)을 모두 덮도록 형성된다.
이어서, 도 36a 및 도 36b에서와 같이, 제 1전극(112)을 포함한 구조물 전면에 MTJ 층을 증착하게 된다. 여기서, MTJ 층은 고정 강자성층(Fixed magnetic layer; 114)과, 터널 접합층(Tunnel junction layer; 116) 및 가변 강자성층(Free magnetic layer; 118)이 차례로 적층 되어 이루어진다. 가변 강자성층(118)과 고정 강자성층(114)은 대개 NiFeCo/CoFe와 같은 재료를 가지며, 터널 접합층(116)은 Al2O3와 같은 재질을 갖는다.
이어서, 도 37a 및 도 37b에서와 같이, 콘택(110)이 형성되지 않은 나머지 소스/드레인 영역(108b)의 상부에 제 2(Top) 전극을 형성하기 위한 콘택(120)을 형성한다. 이때, 콘택(110)은 MTJ를 관통하도록 형성한다.
그리고, MTJ의 상부에 콘택(120)과 접속되는 제 2전극(122)을 형성한다. 그리고, MTJ와 제 2전극(122)을 선택적으로 식각하여 MTJ 패턴을 형성한다. 이에 따라, MTJ는 제 2전극(122)과 제 1전극(112)을 통해 인가되는 전압에 따라 자기 저항이 변화되는 것을 감지하여 데이터를 저장하게 된다.
이때, MTJ는 비트라인 BL이 형성된 상측 영역에만 형성되도록 한다. 이에 따라, MTJ는 제 1전극(112)의 양측 상부에 형성되며, 소스 라인 SL의 일 측에만 형성되도록 한다.
그리고, MTJ와 제 2전극(122)의 식각 공정시 콘택(110)의 상측에 형성된 제 1전극(112)의 일정 부분이 노출되도록 식각하게 된다. 그리고, MTJ와 제 2전극(122)의 식각 공정시 콘택 SL_C의 상측에 형성된 소스 라인 SL의 일정 부분이 노출되도록 식각하게 된다. 이때, 콘택(120)이 제거되지 않는 영역까지 식각되는 것이 바람직하다.
이어서, 도 38a 및 도 38b에서와 같이, 게이트(104)의 상부에 콘택(124)을 형성한다. 그리고, 도 39a 및 도 39b에서와 같이, 제 2전극(122)의 상측에 콘택(124)과 연결되는 워드라인 WL을 형성한다. 여기서, 워드라인 WL은 액티브 영역(100)과 평행하고, 비트라인 BL과 수직한 방향으로 형성된다.
도 40은 도 8에 도시된 셀 C이 MTJ 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 다른 실시예이다.
본 발명은 선택 스위치 P6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 P7~P10를 포함한다.
여기서, 선택 스위치 P6와 복수개의 스위칭 소자 P7~P10는 PMOS트랜지스터로 이루어지는 것이 바람직하다. 선택 스위치 P6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 P7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 P7의 드레인 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 P7의 소스 단자와 연결된다. 또한, 스위칭 소자 P7~P10의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 P6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 드레인 단자는 인접한 MTJ셀 MTJ2의 소스 단자에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 MTJ 셀 MTJ1은 선택 스위치 P6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.
도 41은 도 40의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 41의 실시예는 반도체 기판의 액티브 영역이 N형으로 이루어진 경우를 나타낸다. 여기서, 선택 스위치 P6와 복수개의 스위칭 소자 P7~P10는 PMOS트랜지스터로 이루어진다. 이러한 경우 선택 스위치 P6와, 복수개의 스위칭 소자 P7~P10의 소스/드레인 영역(126a~126d)이 P+ 영역으로 형성된다.
도 42는 도 8에 도시된 셀 C이 MTJ 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.
본 발명은 선택 스위치 B6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 B7~B10를 포함한다.
여기서, 선택 스위치 B6와 복수개의 스위칭 소자 B7~B10는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 B6와 복수개의 스위칭 소자 B7~B10를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
선택 스위치 B6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 즉, 선택 스위치 B6의 베이스 단자는 워드라인 WL과 연결된다. 그리고, 선택 스위치 B6의 콜렉터 단자는 리드/라이트 비트라인 RWBL과 연결되고, 이미터 단자는 단위 셀 UC2과 연결된다.
그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 B7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 B7의 콜렉터 단자와 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 B7의 이미터 단자와 연결된다.
또한, 스위칭 소자 B7~B10의 베이스 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. 그리고, 스위칭 소자 B7~B10의 콜렉터 단자는 MTJ 셀 MTJ의 한쪽 전극에 연결되고, 이미터 단자는 MTJ 셀 MTJ의 다른 한쪽 전극에 연결된다.
또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 B6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 한쪽 전극은 인접한 MTJ 셀 MTJ2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 MTJ 셀 MTJ1은 선택 스위치 B6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.
도 43은 도 42의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 43의 실시예는 선택 스위치 B6와 복수개의 스위칭 소자 B7~B10가 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 경우를 나타낸다. 이러한 경우 선택 스위치 B6와 복수개의 스위칭 소자 B7~B10의 정션 영역(128a,128b)이 얇은 박막으로 이루어진 NP 영역으로 형성된다.
그리고, 정션 영역(128a,128b)은 N형 영역과 P형 영역이 직렬 연결되어 반복적으로 형성된다. 즉, 리드/라이트 비트라인 RWBL과 연결되는 콘택 RWBL_C, 제 2전극(122)과 연결되는 콘택(120) 및 제 1전극(112)과 연결되는 콘택(110)의 하부에는 N형 영역이 형성되고, 게이트(104)와 비트라인 BL의 하측에는 P형 영역이 형성 된다. 이러한 P형 영역은 콘택(130)을 통해 게이트(104) 또는 비트라인 BL과 연결된다.
이러한 구성을 갖는 반도체 메모리 장치의 직렬 셀은 복수개의 층으로 적층되어 형성된다. 서로 다른 층에 형성된 각각의 직렬 셀 들은 절연층(132)을 사이에 두고 서로 절연된다.
도 44는 도 8에 도시된 셀 C이 MTJ 소자로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.
본 발명은 선택 스위치 D6와, 복수개의 MTJ 셀 MTJ1~MTJn 및 복수개의 스위칭 소자 D7~D10를 포함한다.
여기서, 선택 스위치 D6와 복수개의 스위칭 소자 D7~D10는 PNPN 다이오드 스위치로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 D6와 복수개의 스위칭 소자 D7~D10를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
선택 스위치 D6는 리드/라이트 비트라인 RWBL과 단위 셀 UC2 사이에 연결되어 P형 영역(Base)이 워드라인 WL과 연결된다. 즉, 선택 스위치 D6의 P형 영역(Base)은 워드라인 WL과 연결된다. 그리고, 선택 스위치 D6의 P형 영역(Collector)은 리드/라이트 비트라인 RWBL과 연결되고, N형 영역(Emitter)은 단위 셀 UC2과 연결된다.
그리고, 각각의 단위 셀 UC2은 하나의 MTJ 셀 MTJ1과 하나의 스위칭 소자 D7가 병렬로 연결된다. MTJ 셀 MTJ1의 한쪽 전극은 스위칭 소자 D7의 P형 영 역(Collector)과 연결되고, MTJ 셀 MTJ1의 다른 쪽 전극은 스위칭 소자 D7의 N형 영역(Emitter)과 연결된다. 또한, 스위칭 소자 D7~D10의 P형 영역(Base)은 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 MTJ 셀 MTJ1~MTJn 들은 선택 스위치 D6와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 MTJ 셀 MTJ1의 한쪽 전극은 인접한 MTJ 셀 MTJ2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 MTJ 셀 MTJ1~MTJn들 중 첫 번째 MTJ 셀 MTJ1은 선택 스위치 D6에 연결되고, 마지막 MTJ 셀 MTJn은 소스라인 SL에 연결된다.
도 45는 도 44의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 45의 실시예는 선택 스위치 D6와 복수개의 스위칭 소자 D7~D10가 PNPN 다이오드 스위치로 이루어지는 경우를 나타낸다. 이러한 경우 선택 스위치 D6와 복수개의 스위칭 소자 D7~D10의 다이오드 영역(134a~134d)이 얇은 박막으로 이루어진 PNPN 영역으로 형성된다.
그리고, 다이오드 영역(134a~134d)은 P형 영역과 N형 영역이 직렬 연결되어 반복적으로 형성된다. 즉, 리드/라이트 비트라인 RWBL은 콘택 RWBL_C을 통해 P형 영역과 연결된다. 그리고, 게이트(104)와 비트라인 BL은 콘택(136)을 통해 P형 영역과 연결된다. 또한, 제 2전극(122)과 연결되는 콘택(120) 및 제 1전극(112)과 연결되는 콘택(110)의 하부에는 N형 영역과 P형 영역이 공통 연결된다. 이때, 제 1전극(112)의 하측에 형성된 N형 영역과 P형 영역은 절연막(138)에 의해 서로 분리된다.
이러한 구성을 갖는 반도체 메모리 장치의 직렬 셀은 복수개의 층으로 적층되어 형성된다. 서로 다른 층에 형성된 각각의 직렬 셀 들은 절연층(140)을 사이에 두고 서로 절연된다.
한편, 도 46a 내지 도 55b는 도 11에서와 같이 저항 스위치 소자(RSD)를 이용한 직렬 셀을 나타낸 평면도 및 단면도이다.
먼저, 도 46a와 같이 반도체 기판에 액티브 영역(200)과 트랜치가 형성되는 절연 영역(202)을 형성한다. 여기서, 도 46b는 도 46a의 액티브 영역(200)을 A-A' 방향에서 본 경우의 횡단면을 나타낸다. 그리고, 반도체 기판은 P형 영역으로 이루어진 것이 바람직하다.
또한, 도 47b는 도 47a의 액티브 영역(200)과 절연 영역(202)을 B-B' 방향에서 본 경우의 종단면을 나타낸다. 반도체 기판에 일정 깊이로 트랜치가 형성된 절연 영역(202)과 액티브 영역(200)이 형성된다.
이후에, 도 48a에서와 같이, 액티브 영역(200)과 절연 영역(202)의 상부에 비트라인 BL1~BLn을 형성한다. 이때, 각각의 비트라인 BL은 액티브 영역(200)과 교차하도록 형성된다.
그리고, 트랜치가 형성되는 절연 영역(202)을 제외하고, 액티브 영역(200)의 상부에 액티브 영역(200)과 접점 되도록 게이트(204)를 형성한다. 여기서, 각각의 게이트(204)는 액티브 영역(200) 별로 구분되어 형성되도록 한다.
여기서, 도 48b에서와 같이, 게이트(204) 및 비트라인 BL의 하부 영역에는 게이트 산화막(206)이 형성된다. 이에 따라, 게이트(204)와 비트라인 BL 패턴들은 게이트 산화막(206)의 상부에서 일정 간격 이격 되도록 형성된다.
이어서, 도 49a 및 도 49b에서와 같이, 게이트 산화막(206)의 하측 영역에 형성된 반도체 기판상에 N+ 불순물을 도핑 하여 소스/드레인 영역(208a~208c)을 형성한다. 반도체 기판의 액티브 영역(200)이 P형 영역일 경우 소스/드레인 영역(208a~208c)에 N+ 불순물을 도핑 하게 되는데, 액티브 영역(200)은 소스/드레인 영역(208a~208c)과 서로 상반된 극성을 갖는 것이 바람직하다.
이때, 소스/드레인 영역(208a,208b)은 도 11에 도시된 바와 같이 선택 스위치 N11의 소스/드레인 영역에 해당한다. 그리고, 소스/드레인 영역(208b,208c)은 도 11에 도시된 바와 같이 스위칭 소자 N12의 소스/드레인 영역(208b,208c)에 해당한다. 여기서, 선택 스위치 N11와 스위칭 소자 N12는 서로 직렬 연결되어 소스/드레인 영역(208b)을 공유하게 된다.
이후에, 도 50a 및 도 50b에서와 같이, 소스 영역(208a)의 상부에 리드/라이트 비트라인 RWBL의 연결을 위한 콘택 RWBL_C을 형성한다. 그리고, 소스 영역(208c)의 상부에 저항 스위치 셀 RSD1을 형성하기 위한 콘택(210)이 형성된다.
이때, 콘택(210)은 한 쌍의 비트라인 BL의 사이사이 영역에 각각 형성되며, 인접한 비트라인 BL의 소스/드레인 영역(208c) 상에 공유되도록 형성된다. 또한, 비트라인 BLn과 연결되는 소스 영역 영역(208d)의 상부에 소스 라인 SL을 형성하기 위한 콘택 SL_C이 형성된다.
다음에, 도 51a 및 도 51b에서와 같이, 콘택 RWBL_C의 상부에 리드/라이트 비트라인 RWBL을 형성한다. 그리고, 콘택(210)의 상부에 저항 스위치 셀 RSD1의 제 1(Bottom) 전극(212)이 형성된다. 또한, 콘택 SL_C의 상부에 소스 라인 SL이 형성된다.
여기서, 콘택(210)은 복수개의 비트라인 BL1~BLn 사이에서 비트라인 쌍 별로 하나씩 형성되도록 한다. 즉, 콘택(210)은 한 쌍의 비트라인 BL1,BL2 쌍 사이에 형성되며, 한 쌍의 비트라인 쌍 BL3,BL4 쌍 사이에 형성된다.
이때, 도 51a와 같이 리드/라이트 비트라인 RWBL은 콘택 RWBL_C과 접점 되면서 액티브 영역(200)과 교차하는 방향으로 형성된다. 그리고, 제 1전극(212)은 콘택(210)과 접점 되면서 액티브 영역(200)과 평행한 방향으로 형성된다.
그리고, 제 1전극(212)은 한 쌍의 비트라인 BL1,BL2이 형성된 위치까지 연장되어, 비트라인 BL1,BL2을 덮도록 형성된다. 이때, 제 1전극(30)은 복수개의 비트라인 BL1~BL4 중 인접한 비트라인 쌍의 상측 영역에 형성된다. 즉, 제 1전극(212)은 인접한 비트라인 BL1,BL2 쌍의 상측에 형성되고, 제 1전극(212)은 인접한 비트라인 BL3,BL4 쌍의 상측 영역에 형성된다. 또한, 소스 라인 SL은 콘택 SL_C과 접점 되면서 비트라인 BLn이 형성된 액티브 영역(200)과 절연 영역(202)을 모두 덮도록 형성된다.
이어서, 도 52a 및 도 52b에서와 같이, 제 1전극(212)을 포함한 구조물 전면에 저항 절연층(214)을 증착한다. 여기서, 저항 절연층(214)은 TiOx 등의 물질로 이루어진다.
이어서, 도 53a 및 도 53b에서와 같이, 콘택(210)이 형성되지 않은 나머지 소스/드레인 영역(208b)의 상부에 제 2(Top) 전극을 형성하기 위한 콘택(216)을 형 성한다. 이때, 콘택(216)은 저항 절연층(214)을 관통하도록 형성한다.
그리고, 저항 절연층(214)의 상부에 콘택(216)과 접속되는 제 2전극(218)을 형성한다. 그리고, 제 2전극(218)을 선택적으로 식각하여 제 2전극(218)의 패턴을 형성한다. 이에 따라, 저항 절연층(214)은 제 2전극(218)과 제 1전극(212)을 통해 인가되는 전압에 따라 저항값이 변화되어 전기 전도 상태에 대응하는 데이터를 저장하게 된다.
이때, 제 2전극(218)은 비트라인 BL이 형성된 상측 영역에만 형성되도록 한다. 그리고, 제 2전극(218)의 식각 공정시 콘택(210)의 상측에 형성된 저항 절연층(214)의 일정 부분이 노출되도록 식각하게 된다. 또한, 제 2전극(218)의 식각 공정시 콘택 SL_C의 상측에 형성된 저항 절연층(214)의 일정 부분이 노출되도록 한다.
이어서, 도 54a 및 도 54b에서와 같이, 게이트(204)의 상부에 콘택(220)을 형성한다. 그리고, 도 55a 및 도 55b에서와 같이, 제 2전극(218)의 상측에 콘택(220)과 연결되는 워드라인 WL을 형성한다. 여기서, 워드라인 WL은 액티브 영역(200)과 평행하고, 비트라인 BL과 수직한 방향으로 형성된다.
도 56은 도 11에 도시된 셀 C이 RSD로 이루어진 경우를 나타낸 반도체 메모리 장치의 다른 실시예이다.
본 발명은 선택 스위치 P11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수개의 스위칭 소자 P12~P15를 포함한다.
여기서, 선택 스위치 P11와 복수개의 스위칭 소자 P12~P15는 PMOS트랜지스터 로 이루어지는 것이 바람직하다. 선택 스위치 P11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다.
그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 P12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 P12의 드레인 단자와 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 P12의 소스 단자와 연결된다. 또한, 스위칭 소자 P12~P15의 게이트 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 P11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 드레인 단자는 인접한 저항 스위치 셀 RSD2의 소스 단자에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 P11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.
도 57은 도 56의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 57의 실시예는 반도체 기판의 액티브 영역이 N형으로 이루어진 경우를 나타낸다. 여기서, 선택 스위치 P11와 복수개의 스위칭 소자 P12~P15는 PMOS트랜지스터로 이루어진다. 이러한 경우 선택 스위치 P11와, 복수개의 스위칭 소자 P12~P15의 소스/드레인 영역(222a~222d)이 P+ 영역으로 형성된다.
도 58은 도 11에 도시된 셀 C이 RSD로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.
본 발명은 선택 스위치 B11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수 개의 스위칭 소자 B12~B15를 포함한다.
여기서, 선택 스위치 B11와 복수개의 스위칭 소자 B12~B15는 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 B11와 복수개의 스위칭 소자 B12~B15를 NPN형 바이폴라 정션 트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, PNP형 바이폴라 정션 트랜지스터로 구현할 수도 있다.
선택 스위치 B11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. 즉, 선택 스위치 B11의 베이스 단자는 워드라인 WL과 연결된다. 그리고, 선택 스위치 B11의 콜렉터 단자는 리드/라이트 비트라인 RWBL과 연결되고, 이미터 단자는 단위 셀 UC3과 연결된다.
그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 B12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 B12의 콜렉터 단자와 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 B12의 이미터 단자와 연결된다.
또한, 스위칭 소자 B12~B15의 베이스 단자는 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다. 그리고, 스위칭 소자 B12~B15의 콜렉터 단자는 저항 스위치 셀 RSD의 한쪽 전극에 연결되고, 이미터 단자는 저항 스위치 셀 RSD의 다른 한쪽 전극에 연결된다.
또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 B11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 한쪽 전 극은 인접한 저항 스위치 셀 RSD2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 B11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.
도 59는 도 58의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 59의 실시예는 선택 스위치 B11와 복수개의 스위칭 소자 B12~B15가 바이폴라 정션 트랜지스터(BJT; Bipolar Junction Transistor)로 이루어지는 경우를 나타낸다. 이러한 경우 선택 스위치 B11와 복수개의 스위칭 소자 B12~B15의 정션 영역(224a,224b)이 얇은 박막으로 이루어진 NP 영역으로 형성된다.
그리고, 정션 영역(224a,224b)은 N형 영역과 P형 영역이 직렬 연결되어 반복적으로 형성된다. 즉, 리드/라이트 비트라인 RWBL과 연결되는 콘택 RWBL_C, 제 2전극(218)과 연결되는 콘택(216) 및 제 1전극(212)과 연결되는 콘택(210)의 하부에는 N형 영역이 형성되고, 게이트(204)와 비트라인 BL의 하측에는 P형 영역이 형성된다. 이러한 P형 영역은 콘택(226)을 통해 게이트(204) 또는 비트라인 BL과 연결된다.
이러한 구성을 갖는 반도체 메모리 장치의 직렬 셀은 복수개의 층으로 적층되어 형성된다. 서로 다른 층에 형성된 각각의 직렬 셀 들은 절연층(228)을 사이에 두고 서로 절연된다.
도 60은 도 11에 도시된 셀 C이 RSD로 이루어진 경우를 나타낸 반도체 메모리 장치의 또 다른 실시예이다.
본 발명은 선택 스위치 D11와, 복수개의 저항 스위치 셀 RSD1~RSDn 및 복수 개의 스위칭 소자 D12~D15를 포함한다.
여기서, 선택 스위치 D11와 복수개의 스위칭 소자 D12~D15는 PNPN 다이오드 스위치로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 선택 스위치 D11와 복수개의 스위칭 소자 D12~D15를 PNPN 다이오드 소자로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NPNP 다이오드 소자로 구현할 수도 있다.
선택 스위치 D11는 리드/라이트 비트라인 RWBL과 단위 셀 UC3 사이에 연결되어 P형 영역(Base)이 워드라인 WL과 연결된다. 즉, 선택 스위치 D11의 P형 영역(Base)은 워드라인 WL과 연결된다. 그리고, 선택 스위치 D11의 P형 영역(Collector)은 리드/라이트 비트라인 RWBL과 연결되고, N형 영역(Emitter)은 단위 셀 UC3과 연결된다.
그리고, 각각의 단위 셀 UC3은 하나의 저항 스위치 셀 RSD1과 하나의 스위칭 소자 D12가 병렬로 연결된다. 저항 스위치 셀 RSD1의 한쪽 전극은 스위칭 소자 D12의 P형 영역(Collector)과 연결되고, 저항 스위치 셀 RSD1의 다른 쪽 전극은 스위칭 소자 D12의 N형 영역(Emitter)과 연결된다. 또한, 스위칭 소자 D12~D15의 P형 영역(Base)은 복수개의 비트라인 BL1~BLn에 일대일 대응하여 연결된다.
또한, 복수개의 저항 스위치 셀 RSD1~RSDn 들은 선택 스위치 D11와 소스 라인 SL 사이에서 서로 직렬 연결된다. 즉, 한 개의 저항 스위치 셀 RSD1의 한쪽 전극은 인접한 저항 스위치 셀 RSD2의 다른 쪽 전극에 연결된다. 직렬 연결된 복수개의 저항 스위치 셀 RSD1~RSDn들 중 첫 번째 저항 스위치 셀 RSD1은 선택 스위치 D11에 연결되고, 마지막 저항 스위치 셀 RSDn은 소스라인 SL에 연결된다.
도 61은 도 60의 실시예에 따른 반도체 메모리 장치를 나타낸 단면도이다.
도 61의 실시예는 선택 스위치 D11와 복수개의 스위칭 소자 D12~D15가 PNPN 다이오드 스위치로 이루어지는 경우를 나타낸다. 이러한 경우 선택 스위치 D11와 복수개의 스위칭 소자 D12~D15의 다이오드 영역(230a~230d)이 얇은 박막으로 이루어진 PNPN 영역으로 형성된다.
그리고, 다이오드 영역(230a~230d)은 P형 영역과 N형 영역이 직렬 연결되어 반복적으로 형성된다. 즉, 리드/라이트 비트라인 RWBL은 콘택 RWBL_C을 통해 P형 영역과 연결된다. 그리고, 게이트(204)와 비트라인 BL은 콘택(232)을 통해 P형 영역과 연결된다. 또한, 제 2전극(218)과 연결되는 콘택(216) 및 제 1전극(212)과 연결되는 콘택(210)의 하부에는 N형 영역과 P형 영역이 공통 연결된다. 이때, 제 1전극(212)의 하측에 형성된 N형 영역과 P형 영역은 절연막(210)에 의해 서로 분리된다.
이러한 구성을 갖는 반도체 메모리 장치의 직렬 셀은 복수개의 층으로 적층되어 형성된다. 서로 다른 층에 형성된 각각의 직렬 셀 들은 절연층(236)을 사이에 두고 서로 절연된다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4a 및 도 4b는 종래의 자기저항 램에 관한 구성도 및 셀 어레이를 나타낸 도면.
도 5a 및 도 5b는 종래의 자기저항 램에서 전류 및 저항 변동 곡선을 나타낸 그래프.
도 6a 및 도 6b는 종래의 ReRAM에서 RSD에 관한 단면 구조 및 동작 원리를 설명하기 위한 도면.
도 7은 종래의 ReRAM에서 전류-전압 그래프를 나타낸 도면.
도 8은 본 발명에 따른 반도체 메모리 장치의 회로도.
도 9는 본 발명에 따른 반도체 메모리 장치의 제 1실시예에 관한 회로도.
도 10은 본 발명에 따른 반도체 메모리 장치의 제 2실시예에 관한 회로도.
도 11은 본 발명에 따른 반도체 메모리 장치의 제 3실시예에 관한 회로도.
도 12a 내지 도 23b는 도 9의 반도체 메모리 장치를 나타낸 평면도 및 단면도.
도 24 내지 도 29는 본 발명의 제 1실시예에 따른 반도체 메모리 장치를 나타낸 다른 실시예들.
도 30a 내지 도 39b는 도 10의 반도체 메모리 장치를 나타낸 평면도 및 단면 도.
도 40 내지 도 45는 본 발명의 제 2실시예에 따른 반도체 메모리 장치를 나타낸 다른 실시예들.
도 46a 내지 도 55b는 도 11의 반도체 메모리 장치를 나타낸 평면도 및 단면도.
도 56 내지 도 61은 본 발명의 제 3실시예에 따른 반도체 메모리 장치를 나타낸 다른 실시예들.

Claims (42)

  1. 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역;
    상기 소스 영역과 상기 복수개의 접합 영역 중 상기 소스 영역에 인접한 접합영역의 사이에서 상기 액티브 영역의 상측에 형성된 게이트;
    상기 복수개의 접합 영역 사이에서 상기 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인;
    상기 소스 영역과 연결되는 리드/라이트 비트라인;
    상기 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극;
    상기 제 1전극의 상부에 형성된 히터 전극;
    상기 히터 전극의 상부에 형성되어 상기 히터전극의 온도에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화층;
    상기 상 변화층의 상부에 형성된 제 2전극; 및
    상기 제 2전극의 상측에 형성되어 상기 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 액티브 영역은 상기 소스 영역, 상기 복수개의 접합 영역과 서로 상반된 극성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 복수개의 비트라인은 평면 구조상에서 상기 액티브 영역과 수직한 방향으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 소스 영역의 상부에 형성되어 상기 리드/라이트 비트라인과 연결되는 제 1콘택; 및
    상기 제 1접합 영역의 상부에 형성되어 상기 제 1전극과 연결되는 제 2콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 제 2콘택은 상기 복수개의 비트라인 사이에서 비트라인 쌍 별로 하나씩 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 게이트는 평면 구조상에서 상기 액티브 영역 별로 구분되어 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항 또는 제 6항에 있어서, 상기 제 1전극은 상기 복수개의 비트라인 중 인접한 비트라인 쌍의 상측 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 복수개의 접합 영역 중 제 2접합 영역과 연결되는 소 스 라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 히터 전극은 상기 복수개의 비트라인의 상측 영역에 각각 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 복수개의 접합 영역 중 제 3접합 영역의 상부에 형성되어 상기 제 2전극과 연결되는 제 3콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 게이트의 상부에 형성되어 상기 워드라인과 연결되는 제 4콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1항에 있어서, 상기 워드라인은 평면 구조상에서 상기 액티브 영역과 수평한 방향으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역;
    상기 소스 영역과 상기 복수개의 접합 영역 중 상기 소스 영역에 인접한 접합 영역의 사이에서 상기 액티브 영역의 상측에 형성된 게이트;
    상기 복수개의 접합 영역 사이에서 상기 액티브 영역의 상측에 형성되어 일 정 간격으로 이격된 복수개의 비트라인;
    상기 소스 영역과 연결되는 리드/라이트 비트라인;
    상기 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극;
    상기 제 1전극의 상부에 형성되고, 인가되는 전압에 따라 자기 저항이 변화되는 것을 감지하여 데이터를 저장하는 MTJ(Magnetic Tunnel Junction) 층;
    상기 MTJ 층의 상부에 형성된 제 2전극; 및
    상기 제 2전극의 상측에 형성되어 상기 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 액티브 영역은 상기 소스 영역, 상기 복수개의 접합 영역과 서로 상반된 극성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 복수개의 비트라인은 평면 구조상에서 상기 액티브 영역과 수직한 방향으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13항에 있어서,
    상기 소스 영역의 상부에 형성되어 상기 리드/라이트 비트라인과 연결되는 제 1콘택; 및
    상기 제 1접합 영역의 상부에 형성되어 상기 제 1전극과 연결되는 제 2콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 제 2콘택은 상기 복수개의 비트라인 사이에서 비트라인 쌍 별로 하나씩 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 13항에 있어서, 상기 게이트는 평면 구조상에서 상기 액티브 영역 별로 구분되어 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 13항 또는 제 18항에 있어서, 상기 제 1전극은 상기 복수개의 비트라인 중 인접한 비트라인 쌍의 상측 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 13항에 있어서, 상기 복수개의 접합 영역 중 제 2접합 영역과 연결되는 소스 라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 13항에 있어서, 상기 복수개의 접합 영역 중 제 3접합 영역의 상부에 형성되어 상기 제 2전극과 연결되는 제 3콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 13항에 있어서, 상기 게이트의 상부에 형성되어 상기 워드라인과 연결되는 제 4콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 13항에 있어서, 상기 워드라인은 평면 구조상에서 상기 액티브 영역과 수평한 방향으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 소스 영역과 일정 간격으로 이격된 복수개의 접합 영역을 포함하는 액티브 영역;
    상기 소스 영역과 상기 복수개의 접합 영역 중 상기 소스 영역에 인접한 접합 영역의 사이에서 상기 액티브 영역의 상측에 형성된 게이트;
    상기 복수개의 접합 영역 사이에서 상기 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인;
    상기 소스 영역과 연결되는 리드/라이트 비트라인;
    상기 복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극;
    상기 제 1전극의 상부에 형성되고, 인가되는 전압에 따라 저항값이 변화되어 전기 전도 상태에 대응하는 데이터를 저장하는 저항 절연층;
    상기 저항 절연층의 상부에 형성된 제 2전극; 및
    상기 제 2전극의 상측에 형성되어 상기 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24항에 있어서, 상기 액티브 영역은 상기 소스 영역, 상기 복수개의 접합 영역과 서로 상반된 극성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 24항에 있어서, 상기 복수개의 비트라인은 평면 구조상에서 상기 액티브 영역과 수직한 방향으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 24항에 있어서,
    상기 소스 영역의 상부에 형성되어 상기 리드/라이트 비트라인과 연결되는 제 1콘택; 및
    상기 제 1접합 영역의 상부에 형성되어 상기 제 1전극과 연결되는 제 2콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27항에 있어서, 상기 제 2콘택은 상기 복수개의 비트라인 사이에서 비트라인 쌍 별로 하나씩 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 24항 또는 제 28항에 있어서, 상기 제 1전극은 상기 복수개의 비트라인 중 인접한 비트라인 쌍의 상측 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 24항에 있어서, 상기 복수개의 접합 영역 중 제 2접합 영역과 연결되는 소스 라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 24항에 있어서, 상기 복수개의 접합 영역 중 제 3접합 영역의 상부에 형성되어 상기 제 2전극과 연결되는 제 3콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 24항에 있어서, 상기 게이트의 상부에 형성되어 상기 워드라인과 연결되는 제 4콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 24항에 있어서, 상기 워드라인은 평면 구조상에서 상기 액티브 영역과 수평한 방향으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  34. 교번적으로 직렬 연결된 N형 영역과 P형 영역을 포함하는 액티브 영역;
    상기 액티브 영역의 상측에 형성된 게이트;
    상기 액티브 영역의 상측에 형성되어 일정 간격으로 이격된 복수개의 비트라인;
    소스 영역과 연결되는 리드/라이트 비트라인;
    복수개의 접합 영역 중 제 1접합 영역과 연결되는 제 1전극;
    상기 제 1전극의 상부에 형성되어 인가되는 전압의 상태에 따라 저항값이 변화되는 저항 소자;
    상기 저항 소자의 상부에 형성된 제 2전극; 및
    상기 제 2전극의 상측에 형성되어 상기 게이트와 연결되는 워드라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제 34항에 있어서, 상기 저항 소자는 상 변화 저항 소자인 것을 특징으로 하는 반도체 메모리 장치.
  36. 제 34항에 있어서, 상기 저항 소자는 MTJ 소자인 것을 특징으로 하는 반도체 메모리 장치.
  37. 제 34항에 있어서, 상기 저항 소자는 저항 스위치 소자인 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 34항에 있어서, 상기 리드/라이트 비트라인과 상기 제 2전극 및 상기 제 1전극은 상기 N형 영역과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제 34항에 있어서, 상기 게이트와 상기 복수개의 비트라인은 상기 P형 영역과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제 34항에 있어서, 상기 리드/라이트 비트라인과 상기 게이트와, 상기 복수개의 비트라인은 상기 P형 영역과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제 34항에 있어서, 상기 제 2전극과 상기 제 1전극은 상기 N형 영역과 상기 P형 영역에 공통 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제 34항에 있어서, 상기 워드라인의 상부에 상기 반도체 메모리 장치와 동일한 구조를 가지는 복수 개의 반도체 메모리 장치가 적층되고, 상기 복수 개의 반도체 메모리 장치 각각은 절연층에 의해 절연되는 것을 특징으로 하는 반도체 메모리 장치.
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