KR102471157B1 - 메모리 소자 - Google Patents

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Abstract

메모리 소자는, 기판 상에서 제1 방향으로 연장되는 제1 워드 라인; 상기 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 제1 비트 라인; 상기 제1 워드 라인 및 상기 제1 비트 라인 사이에 배치되며, 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 제1 메모리 셀; 상기 제1 비트 라인 상에 배치되며 상기 제1 방향으로 연장되는 제2 워드 라인; 상기 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 제2 비트 라인; 상기 제2 워드 라인 및 상기 제2 비트 라인 사이에 배치되며, 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 제2 메모리 셀; 및 상기 제1 비트 라인과 상기 제2 비트 라인에 연결되며, 상기 제1 비트 라인에 연결되는 제1 비트 라인 콘택과, 상기 제2 비트 라인에 연결되고 상기 제1 비트 라인 콘택과 수직으로 오버랩되도록 배치되는 제2 비트 라인 콘택을 포함하는 제1 비트 라인 연결 구조물(bit line connection structure)을 포함한다.

Description

메모리 소자{Memory devices}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 소자에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 또한, 서로 교차하는 2개의 전극 사이의 교차점에 메모리 셀을 배치하는 3차원 크로스 포인트 구조의 메모리 소자가 제안되었다. 그러나, 크로스 포인트 구조의 메모리 소자의 집적도가 지속적으로 증가함에 따라 상기 메모리 소자를 구성하는 개별 메모리 유닛들의 위치에 따른 전기적 특성의 차이가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 균일한 동작 특성을 갖는 크로스 포인트 어레이 타입의 메모리 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 제1 방향으로 연장되는 제1 워드 라인; 상기 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 제1 비트 라인; 상기 제1 워드 라인 및 상기 제1 비트 라인 사이에 배치되며, 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 제1 메모리 셀; 상기 제1 비트 라인 상에 배치되며 상기 제1 방향으로 연장되는 제2 워드 라인; 상기 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 제2 비트 라인; 상기 제2 워드 라인 및 상기 제2 비트 라인 사이에 배치되며, 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 제2 메모리 셀; 및 상기 제1 비트 라인과 상기 제2 비트 라인에 연결되며, 상기 제1 비트 라인에 연결되는 제1 비트 라인 콘택과, 상기 제2 비트 라인에 연결되고 상기 제1 비트 라인 콘택과 수직으로 오버랩되도록 배치되는 제2 비트 라인 콘택을 포함하는 제1 비트 라인 연결 구조물(bit line connection structure)을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 제1 방향으로 연장되는 복수의 제1 워드 라인; 상기 복수의 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 제1 비트 라인; 상기 복수의 제1 워드 라인 및 상기 복수의 제1 비트 라인 사이에 배치되고, 각각 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 복수의 제1 메모리 셀; 상기 복수의 제1 비트 라인 상에 배치되며, 상기 제1 방향으로 연장되는 복수의 제2 워드 라인; 상기 복수의 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 복수의 제2 비트 라인; 상기 복수의 제2 워드 라인 및 상기 복수의 제2 비트 라인 사이에 배치되고, 각각 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 복수의 제2 메모리 셀; 및 상기 복수의 제1 비트 라인과 상기 복수의 제2 비트 라인과 전기적으로 연결되는 복수의 제1 비트 라인 연결 구조물로서, 복수의 제1 비트 라인 연결 구조물의 적어도 일부분이 상기 복수의 제1 비트 라인과 상기 복수의 제2 비트 라인 사이에 배치되는, 상기 복수의 제1 비트 라인 연결 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 메모리 소자는, 기판 상에서 제1 방향으로 연장되는 제1 워드 라인; 상기 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 제1 비트 라인; 상기 제1 워드 라인 및 상기 제1 비트 라인 사이에 배치되며, 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 제1 메모리 셀; 상기 제1 비트 라인 상에 배치되며 상기 제1 방향으로 연장되는 제2 워드 라인; 상기 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 제2 비트 라인; 상기 제2 워드 라인 및 상기 제2 비트 라인 사이에 배치되며, 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 제2 메모리 셀; 및 상기 제1 비트 라인 아래에 배치되는 제1 비트 라인 콘택과, 상기 제1 비트라인과 상기 제2 비트 라인 사이에 배치되며 상기 제1 비트 라인 콘택과 수직으로 오버랩되는 제2 비트 라인 콘택을 포함하는 제1 비트 라인 연결 구조물을 포함한다.
본 발명의 기술적 사상에 의한 메모리 소자에 따르면, 제1 워드 라인과 제1 비트 라인 사이에 제1 메모리 셀이 배치되고, 제2 워드 라인과 제2 비트 라인 사이에 제2 메모리 셀이 배치된다. 제1 메모리 셀과 제2 메모리 셀은 동일한 폭 또는 동일한 높이와 같은 실질적으로 동일한 치수를 갖는 한편, 동일한 전류 방향을 갖도록 구성될 수 있다. 따라서, 제1 메모리 셀과 제2 메모리 셀은 동일한 전기적 특성을 나타낼 수 있고, 메모리 셀의 위치에 따른 전기적 특성의 차이 발생이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 메모리 소자의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 메모리 소자의 대표적인 구성을 나타내는 레이아웃도이다. 도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 2의 B1-B1' 선을 따른 단면도이다.
도 5는 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 메모리 소자의 대표적인 구성을 나타내는 레이아웃도이다. 도 12는 도 11의 A2-A2' 선을 따른 단면도이고, 도 13은 도 11의 B2-B2' 선 및 B3-B3' 선을 따른 단면도들이다.
도 14는 예시적인 실시예들에 따른 메모리 소자의 대표적인 구성을 나타내는 레이아웃도이고, 도 15는 도 14의 A4-A4' 선을 따른 단면도이다.
도 16은 예시적인 실시예들에 따른 메모리 소자의 대표적인 구성을 나타내는 레이아웃도이고, 도 17은 도 16의 A5-A5' 선을 따른 단면도이다.
도 18은 예시적인 실시예들에 따른 메모리 소자를 나타내는 단면도이다.
도 19는 예시적인 실시예들에 따른 메모리 소자의 대표적인 구성을 나타내는 레이아웃도이고, 도 20은 도 19의 A6-A6' 선 및 A7-A7' 선을 따른 단면도들이고, 도 21은 도 19의 B6-B6' 선 및 B7-B7' 선을 따른 단면도들이다.
도 22 내지 도 26은 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 메모리 소자(10)의 등가 회로도이다.
도 1을 참조하면, 메모리 소자(10)는 제1 방향(즉, 도 1의 X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(즉, 도 1의 Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(즉, 도 1의 Z 방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 소자(10)는 상부 워드 라인(WL21, WL22)과 제3 방향으로 이격되어 제2 방향을 따라 연장되는 하부 비트 라인(BL11, BL12)과, 하부 비트 라인(BL11, BL12) 상에서 제3 방향으로 이격되어 제2 방향을 따라 연장되는 상부 비트 라인(BL21, BL22)을 포함할 수 있다.
제1 메모리 셀(MC1)은 하부 비트 라인(BL11, BL12)과 하부 워드 라인(WL11, WL12) 사이에 배치될 수 있고, 제2 메모리 셀(MC2)은 상부 비트 라인(BL21, BL22)과 상부 워드 라인(WL21, WL22) 사이에 배치될 수 있다. 구체적으로, 제1 및 제2 메모리 셀(MC1, MC2)은 정보 저장을 위한 가변 저항 물질층(RM)과 메모리 셀을 선택하기 위한 스위칭 소자(SW)를 포함할 수 있다. 한편, 스위칭 소자(SW)는 선택 소자 또는 액세서 소자로 지칭될 수도 있다.
하부 비트 라인(BL11, BL12)과 하부 워드 라인(WL11, WL12) 사이의 제1 메모리 셀(MC1)과, 상부 비트 라인(BL21, BL22)과 상부 워드 라인(WL21, WL22) 사이의 제2 메모리 셀(MC2)은 제3 방향으로 서로 동일한 구조를 갖도록 배치될 수 있다. 도 1에 예시적으로 도시된 것과 같이, 제1 메모리 셀(MC1)에서, 가변 저항 물질층(RM)은 하부 비트 라인(BL11, BL12)에 연결되고, 스위칭 소자(SW)가 하부 워드 라인(WL11, WL12)에 연결되며, 가변 저항 물질층(RM)과 스위칭 소자(SW)는 직렬로 연결될 수 있다. 또한, 제2 메모리 셀(MC2)에서, 가변 저항 물질층(RM)은 상부 비트 라인(BL21, BL22)에 연결되고, 스위칭 소자(SW)가 상부 워드 라인(WL21, WL22)에 연결되며, 가변 저항 물질층(RM)과 스위칭 소자(SW)는 직렬로 연결될 수 있다.
그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 1에 도시된 것과는 달리, 제1 및 제2 메모리 셀(MC1, MC2) 내에서 가변 저항 물질층(RM)과 스위칭 소자(SW)의 위치가 서로 바뀔 수 있다. 예를 들어, 제1 메모리 셀(MC1)에서, 가변 저항 물질층(RM)은 하부 워드 라인(WL11, WL12)에 연결되고, 스위칭 소자(SW)가 하부 비트 라인(BL11, BL12)에 연결될 수 있다. 또한, 제2 메모리 셀(MC2)에서, 가변 저항 물질층(RM)은 상부 워드 라인(WL21, WL22)에 연결되고, 스위칭 소자(SW)가 상부 비트 라인(BL21, BL22)에 연결될 수 있다.
이하에서는 메모리 소자(10)의 구동 방법에 대하여 설명하도록 한다.
예를 들어, 워드 라인(WL11, WL12, WL21, WL22)과 비트 라인(BL11, BL12, BL21, BL22)을 통해 메모리 셀(MC1, MC2)의 가변 저항 물질층(RM)에 전압이 인가되어, 가변 저항 물질층(RM)에 전류가 흐를 수 있다. 예를 들어, 가변 저항 물질층(RM)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항 물질층(RM)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예를 들어, 선택된 메모리 셀(MC1, MC2)의 가변 저항 물질층(RM)에 인가되는 전압에 따라 가변 저항 물질층(RM)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항 물질층(RM)의 저항 변화에 따라, 메모리 셀(MC1, MC2)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC1, MC2)로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC1, MC2)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC1, MC2)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL11, WL12, WL21, WL22) 및 비트 라인(BL11, BL12, BL21, BL22)의 선택에 의해 임의의 메모리 셀(MC1, MC2)이 어드레싱될 수 있으며, 워드 라인(WL11, WL12, WL21, WL22) 및 비트 라인(BL11, BL12, BL21, BL22) 사이에 소정의 신호를 인가하여, 메모리 셀(MC1, MC2)을 프로그래밍하고, 비트 라인(BL11, BL12, BL21, BL22)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC1, MC2)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.
예시적인 실시예들에 따르면, 하부 비트 라인(BL11, BL12)과 하부 워드 라인(WL11, WL12) 사이에 배치되는 제1 메모리 셀(MC1)이 상부 비트 라인(BL21, BL22)과 상부 워드 라인(WL21, WL22) 사이에 배치되는 제2 메모리 셀(MC2)과 동일한 구조로 형성될 수 있다. 따라서, 제1 메모리 셀(MC1)은 제2 메모리 셀(MC2)과 동일한 전기적 특성(예를 들어, 읽기 전류, 쓰기 전류, 또는 문턱 전압)을 가질 수 있고, 이에 따라 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 사이의 전기적 특성의 차이가 발생하지 않을 수 있다.
도 2는 예시적인 실시예들에 따른 메모리 소자(100)의 대표적인 구성을 나타내는 레이아웃도이다. 도 3은 도 2의 A1-A1' 선을 따른 단면도이고, 도 4는 도 2의 B1-B1' 선을 따른 단면도이다.
도 2 내지 도 4를 참조하면, 메모리 소자(100)는 기판(110) 상에 배치된 복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 복수의 제2 비트 라인(160-2), 복수의 제1 메모리 셀(MC1), 및 복수의 제2 메모리 셀(MC2), 제1 및 제2 워드 라인 콘택(134-1, 134-2), 및 제1 비트 라인 연결 구조물(170-1)을 포함할 수 있다.
기판(110)은 메모리 셀 어레이 영역(CA)과 배선 연결 영역(PA)을 포함할 수 있다. 예를 들어, 평면도에서 볼 때, 기판(110)의 중앙부에 메모리 셀 어레이 영역(CA)이 배치되고, 메모리 셀 어레이 영역(CA)의 외부에 배선 연결 영역(PA)이 배치될 수 있다. 메모리 셀 어레이 영역(CA) 상에 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 배치될 수 있다. 배선 연결 영역(PA) 상에 제1 및 제2 워드 라인 콘택(134-1, 134-2), 및 제1 비트 라인 연결 구조물(170-1)이 배치될 수 있다.
기판(110) 상에는 제1 층간 절연막(120)이 배치될 수 있다. 제1 층간 절연막(120)은 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물로 형성될 수 있다. 기판(110) 상에는 하부 배선층(122)이 형성될 수 있고, 제1 층간 절연막(120)이 하부 배선층(122)을 커버할 수 있다. 도 3에는 기판(110)의 직접 상부에 하부 배선층(122)이 배치된 것으로 도시되었으나, 이와는 달리 기판(110)과 하부 배선층(122) 사이에는 제1 층간 절연막(120)의 일부분이 개재되어 하부 배선층(122)이 기판(110)과 직접 접촉하지 않을 수도 있다.
복수의 제1 워드 라인(130-1)은 제1 층간 절연막(120) 상에서 제1 방향(X 방향)으로 연장될 수 있다. 복수의 제1 비트 라인(160-1)은 복수의 제1 워드 라인(130-1) 상에서 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제2 워드 라인(130-2)은 복수의 제1 비트 라인(160-1)보다 높은 레벨 상에서 제1 방향(X 방향)으로 연장될 수 있다. 복수의 제2 비트 라인(160-2)은 복수의 제2 워드 라인(130-2) 상에서 제2 방향(Y 방향)으로 연장될 수 있다.
복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 및 복수의 제2 비트 라인(160-2)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 및 복수의 제2 비트 라인(160-2)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 복수의 제1 워드 라인(130-1), 복수의 제1 비트 라인(160-1), 복수의 제2 워드 라인(130-2), 및 복수의 제2 비트 라인(160-2)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 메모리 셀(MC1)은 복수의 제1 워드 라인(130-1) 및 복수의 제1 비트 라인(160-1) 각각의 사이에 배치될 수 있다. 복수의 제2 메모리 셀(MC2)은 복수의 제2 워드 라인(130-2) 및 복수의 제2 비트 라인(160-2) 각각의 사이에 배치될 수 있다.
예시적인 실시예들에서, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 이와는 달리, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 원기둥, 타원 기둥, 다각 기둥 등의 다양한 기둥 형태를 가질 수 있다.
복수의 제1 메모리 셀(MC1) 각각은 복수의 제1 워드 라인(130-1) 각각 상에 배치된 제1 스위칭 유닛(140-1)과, 제1 스위칭 유닛(140-1) 상에 배치된 제1 메모리 유닛(150-1)을 포함할 수 있다. 복수의 제2 메모리 셀(MC2) 각각은 복수의 제2 워드 라인(130-2) 각각 상에 배치된 제2 스위칭 유닛(140-2)과, 제2 스위칭 유닛(140-2) 상에 배치된 제2 메모리 유닛(150-2)을 포함할 수 있다.
제1 스위칭 유닛(140-1)은 복수의 제1 워드 라인(130-1) 각각 상에 순차적으로 적층된 제1 전극층(142-1), 제1 스위칭 물질층(144-1), 및 제2 전극층(146-1)을 포함할 수 있다.
제1 스위칭 물질층(144-1)은 전류의 흐름을 제어할 수 있는 전류 조정 층일 수 있다. 제1 스위칭 물질층(144-1)은 제1 스위칭 물질층(144-1) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 제1 스위칭 물질층(144-1)은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질층을 포함할 수 있다. OTS 물질층을 기반으로 하는 제1 스위칭 물질층(144-1)의 기능을 간단히 설명하면, 제1 스위칭 물질층(144-1)에 문턱 전압보다 작은 전압이 인가될 때 제1 스위칭 물질층(144-1)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 제1 스위칭 물질층(144-1)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 제1 스위칭 물질층(144-1)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 제1 스위칭 물질층(144-1)은 고저항 상태로 변화될 수 있다.
제1 스위칭 물질층(144-1)은 OTS 물질층으로서 칼코게나이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 스위칭 물질층(144-1)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 인듐(In), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 제1 스위칭 물질층(144-1)은 약 14% 농도의 실리콘(Si), 약 39% 농도의 텔레륨(Te), 약 37% 농도의 비소(As), 약 9% 농도의 저머늄(Ge), 및 약 1% 농도의 인듐(In)을 포함할 수 있다. 여기서, 백분율 비는 원자 구성 요소가 총 100%인 원자 백분율 비이고, 이하에서도 마찬가지이다. 다른 실시예들에서, 제1 스위칭 물질층(144-1)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 제1 스위칭 물질층(144-1)은 약 5% 농도의 실리콘(Si), 약 34% 농도의 텔레륨(Te), 약 28% 농도의 비소(As), 약 11% 농도의 저머늄(Ge), 약 21% 농도의 황(S), 및 약 1% 농도의 셀레늄(Se)을 포함할 수 있다. 또 다른 실시예들에서, 제1 스위칭 물질층(144-1)은 실리콘(Si), 텔레륨(Te), 비소(As), 저머늄(Ge), 황(S), 셀레늄(Se), 안티몬(Sb), 또는 이들 원소의 조합을 포함할 수 있다. 예를 들어, 제1 스위칭 물질층(144-1)은 약 21% 농도의 텔레륨(Te), 약 10% 농도의 비소(As), 약 15% 농도의 저머늄(Ge), 약 2% 농도의 황(S), 약 50% 농도의 셀레늄(Se), 및 약 2% 농도의 안티몬(Sb)을 포함할 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 제1 스위칭 물질층(144-1)은 OTS 물질층에 한정되는 것은 아니다. 예를 들어, 제1 스위칭 물질층(144-1)은 OTS 물질층에 한정되지 않고, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다. 예컨대, 제1 스위칭 물질층(144-1)은 다이오드, 터널 정션(tunnel junction), PNP 다이오드 또는 BJT, MIEC(Mixed Ionic-Electronic Conduction) 등을 포함할 수 있다.
제1 전극층(142-1) 및 제2 전극층(146-1)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예를 들어, 제1 전극층(142-1) 및 제2 전극층(146-1)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 전극층(142-1) 및 제2 전극층(146-1)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 메모리 유닛(150-1)은 제1 스위칭 유닛(140-1) 상에 순차적으로 적층된 제3 전극층(152-1), 제1 가변 저항층(154-1), 및 제4 전극층(156-1)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항층(154-1)은 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 제1 가변 저항층(154-1)은 제1 가변 저항층(154-1)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 상변화 물질은 비정질(amorphous) 상에서 고저항 상태가 되고, 결정질(crystalline) 상에서 저저항 상태가 될 수 있다. 고저항 상태를 "0"으로, 저저항 상태 "1"로 정의함으로써, 제1 가변 저항층(154-1)에 데이터가 저장될 수 있다.
일부 실시예들에서, 제1 가변 저항층(154-1)은 주기율표의 족로부터의 하나 이상의 원소(칼코겐 원소) 및 선택적으로 , Ⅳ 또는 족로부터의 하나 이상의 화학적 개질제(chemical modifier)를 포함할 수 있다. 예를 들어, 제1 가변 저항층(154-1)은 Ge-Sb-Te를 포함할 수 있다. 여기서 사용되는 하이픈(-)표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등의 물질일 수 있다.
제1 가변 저항층(154-1)은 전술한 Ge-Sb-Te 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 제1 가변 저항층(154-1)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
제1 가변 저항층(154-1)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 제1 가변 저항층(154-1)의 결정화 온도, 용융 온도, 결정화 에너지에 따른 상변화 속도, 및 데이터 리텐션(retention) 특성이 조절될 수 있다.
제1 가변 저항층(154-1)은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 중 적어도 어느 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 제1 가변 저항층(154-1)은 금속을 더 포함할 수 있다. 예를 들어, 제1 가변 저항층(154-1)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 납(Pd), 및 폴로늄(Po) 중 적어도 어느 하나를 포함할 수 있다. 이러한 금속 물질들은 제1 가변 저항층(154-1)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 제1 가변 저항층(154-1)의 데이터 리텐션 특성을 향상시킬 수 있다.
제1 가변 저항층(154-1)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 복수의 층들간에 물질 확산을 방지하는 역할을 하는 배리어층이 더 형성될 수 있다. 또한, 제1 가변 저항층(154-1)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 제1 가변 저항층(154-1)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
이상 제1 가변 저항층(154-1)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메모리 소자(100)의 제1 가변 저항층(154-1)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 제1 가변 저항층(154-1)이 전이 금속 산화물을 포함하는 경우, 메모리 소자(100)는 ReRAM (Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 제1 가변 저항층(154-1)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 제1 가변 저항층(154-1) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 제1 가변 저항층(154-1)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 제1 가변 저항층(154-1)은 높은 저항 값을 가질 수 있다. 이러한 제1 가변 저항층(154-1)의 저항 값 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다.
제1 가변 저항층(154-1)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이 금속 산화물은 Ta2O5 -x, ZrO2 -x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3-x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예들에서, 제1 가변 저항층(154-1)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ(Magnetic Tunnel Junction) 구조를 가지는 경우, 메모리 소자(100)는 MRAM (Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 제1 가변 저항층(154-1)의 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반 평행한 경우, 제1 가변 저항층(154-1)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 메모리 소자(100)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
제3 전극층(152-1) 및 제4 전극층(156-1)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예를 들어, 제3 전극층(152-1) 및 제4 전극층(156-1)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제3 전극층(152-1) 및 제4 전극층(156-1) 중 적어도 하나는 제1 가변 저항층(154-1)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 제3 전극층(152-1) 및 제4 전극층(156-1)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 혹은 이들의 조합과 같은 고융점 금속 또는 이들의 질화물, 또는 카본계 도전 물질로 이루어질 수 있다. 그러나 제3 전극층(152-1) 및 제4 전극층(156-1)의 재질이 상기 물질들에 한정되는 것은 아니다. 다른 실시예들에서, 제3 전극층(152-1) 및 제4 전극층(156-1)은 각각 금속, 도전성 금속 질화물, 또는 도전성 금속 산화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3에 예시적으로 도시된 것과 달리, 제1 내지 제4 전극층(142-1, 146-1, 152-1, 156-1) 중 적어도 하나는 생략될 수 있다. 제1 스위칭 물질층(144-1)과 제1 가변 저항층(154-1)의 사이의 직접적인 접촉에 의한 오염 또는 접촉 불량 등을 방지하기 위하여 제2 및 제3 전극층(146-1, 152-1) 중 어느 하나는 생략되지 않을 수 있다. 또한 도 3에 예시적으로 도시된 것과 달리, 제2 및 제3 전극층(146-1, 152-1) 중 어느 하나의 두께가 상대적으로 두껍게 형성될 수도 있다. 이에 따라, 제3 전극층(152-1) 또는 제4 전극층(156-1)이 발열하여 제1 가변 저항층(154-1)이 상변화될 때, 이에 인접하게 배치되는 제1 스위칭 물질층(144-1)에 상기 발열에 의한 영향이 가해지는 것이 방지될 수 있다(예를 들어, 제3 전극층(152-1) 또는 제4 전극층(156-1)으로부터의 열에 의해 제1 스위칭 물질층(144-1)이 부분적으로 결정화되는 등 제1 스위칭 물질층(144-1)의 열화 또는 손상이 발생하는 것이 방지될 수 있다).
제2 스위칭 유닛(140-2)은 복수의 제2 워드 라인(130-2) 각각 상에 순차적으로 적층된 제5 전극층(142-2), 제2 스위칭 물질층(144-2), 및 제6 전극층(146-2)을 포함할 수 있다. 제1 메모리 유닛(150-1)은 제2 스위칭 유닛(140-2) 상에 순차적으로 적층된 제7 전극층(152-2), 제2 가변 저항층(154-2), 및 제8 전극층(156-2)을 포함할 수 있다. 여기서, 제2 스위칭 물질층(144-2), 제2 가변 저항층(154-2), 제5 내지 제8 전극층(142-2, 146-2, 152-2, 156-2)에 대한 상세한 설명은 각각 제1 스위칭 물질층(144-1), 제1 가변 저항층(154-1), 제1 내지 제4 전극층(142-1, 146-1, 152-1, 156-1)에 대하여 전술한 바를 참조할 수 있다.
복수의 제1 워드 라인(130-1) 사이에는 제1 절연층(132-1)이 배치될 수 있다. 복수의 제1 메모리 셀(MC1) 사이에는 제2 절연층(148-1)이 배치될 수 있다. 예를 들어, 제2 절연층(148-1)은 제1 스위칭 유닛(140-1)의 측벽 및 제1 메모리 유닛(150-1)의 측벽을 둘러쌀 수 있다. 제2 절연층(148-1) 상에서 복수의 제1 비트 라인(160-1) 사이에는 제3 절연층(162-1)이 배치될 수 있다. 복수의 제1 비트 라인(160-1)과 제3 절연층(162-1) 상에는 제2 층간 절연막(164)이 배치될 수 있다. 제2 층간 절연막(164) 상에서 복수의 제2 워드 라인(130-2) 사이에는 제4 절연층(132-2)이 배치될 수 있다. 복수의 제2 메모리 셀(MC2) 사이에는 제5 절연층(148-2)이 배치될 수 있다. 예를 들어, 제5 절연층(148-2)은 제2 스위칭 유닛(140-2)의 측벽 및 제2 메모리 유닛(150-2)의 측벽을 둘러쌀 수 있다. 제5 절연층(148-2) 상에서 복수의 제2 비트 라인(160-2) 사이에는 제6 절연층(162-2)이 배치될 수 있다.
제1 내지 제6 절연층(132-1, 148-1, 162-1, 132-2, 148-2, 162-2)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 예를 들어, 제1 내지 제6 절연층(132-1, 148-1, 162-1, 132-2, 148-2, 162-2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 제1 내지 제6 절연층(132-1, 148-1, 162-1, 132-2, 148-2, 162-2) 중 적어도 하나를 대신하여 에어 스페이스들(도시 생략)이 형성될 수도 있고, 이러한 경우에, 상기 에어 스페이스들과 제1 메모리 셀(MC1) 사이, 및/또는 상기 에어 스페이스들과 제2 메모리 셀(MC2) 사이에 소정의 두께를 갖는 절연 라이너(도시 생략)가 형성될 수도 있다.
도 4에 도시된 바와 같이, 복수의 제1 워드 라인(130-1) 각각은 복수의 제1 워드 라인 콘택(134-1)을 통해 하부 배선층(122)의 일부분에 연결될 수 있고, 하부 배선층(122)의 상기 일부분은 제1 워드 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 복수의 제2 워드 라인(130-2) 각각은 복수의 제2 워드 라인 콘택(134-2)을 통해 하부 배선층(122)의 일부분에 연결될 수 있고, 하부 배선층(122)의 상기 일부분은 제2 워드 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 제1 워드 라인 콘택(134-1)은 제1 층간 절연막(120)에 의해 둘러싸일 수 있고, 제2 워드 라인 콘택(134-2)은 제1 층간 절연막(120), 제1 내지 제3 절연층(132-1, 148-1, 162-1), 및 제2 층간 절연막(164)에 의해 둘러싸일 수 있다.
도 3에 도시된 바와 같이, 복수의 제1 비트 라인(160-1)과 복수의 제2 비트 라인(160-2)은 복수의 제1 비트 라인 연결 구조물(bit line connection structure)(170-1)에 연결될 수 있다. 복수의 제1 비트 라인 연결 구조물(170-1) 각각은 제1 비트 라인 콘택(164-1)과 제2 비트 라인 콘택(164-2)을 포함할 수 있다.
제1 비트 라인 콘택(164-1)은 복수의 제1 비트 라인(160-1) 각각의 아래에 배치되며 하부 배선층(122)의 일부분에 연결될 수 있고, 하부 배선층(122)의 상기 일부분은 공통 비트 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 제2 비트 라인 콘택(164-2)은 복수의 제1 비트 라인(160-1)과 복수의 제2 비트 라인(160-2) 각각의 사이에 배치될 수 있다. 제2 비트 라인 콘택(164-2)을 통해 복수의 제2 비트 라인(160-2)이 상기 공통 비트 라인 구동 회로에 전기적으로 연결될 수 있다.
도 3에 예시적으로 도시된 것과 같이, 제2 비트 라인 콘택(164-2)은 제1 비트 라인 콘택(164-1)과 수직으로 오버랩되도록 배치될 수 있다. 제1 비트 라인 콘택(164-1)은 제1 층간 절연막(120), 제1 및 제2 절연층(132-1, 148-1)에 의해 둘러싸일 수 있고, 제2 비트 라인 콘택(164-2)은 제2 층간 절연막(164), 제4 및 제5 절연층(132-2, 148-2)에 의해 둘러싸일 수 있다.
일부 실시예들에서, 제1 및 제2 워드 라인 콘택(134-1, 134-2)과, 제1 및 제2 비트 라인 콘택(164-1, 164-2)은 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 장벽층을 포함할 수 있다. 상기 도전성 장벽층은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 따르면, 복수의 제1 메모리 셀(MC1)은 복수의 제2 메모리 셀(MC2)과 동일한 구조 및/또는 동일한 형상(예를 들어 동일한 치수)을 갖도록 형성될 수 있다. 예를 들어, 도 3에 예시적으로 도시된 바와 같이, 제1 가변 저항층(154-1)의 상면의 제2 방향(Y 방향)을 따른 제1 폭(W11)은 제2 가변 저항층(154-2)의 상면의 제2 방향을 따른 제2 폭(W21)과 실질적으로 동일할 수 있다. 또한, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에서 복수의 제1 메모리 셀(MC1)에 흐르는 전류의 방향은, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2) 사이에서 복수의 제2 메모리 셀(MC2)에 흐르는 전류의 방향과 실질적으로 동일할 수 있다.
일반적으로, 크로스 포인트 타입의 메모리 소자를 2층 이상 적층하는 경우에, 제1 워드 라인과 제2 워드 라인 사이에 공통 비트 라인이 배치되고, 제1 워드 라인과 공통 비트 라인 사이에 제1 메모리 셀이 배치되고, 제2 워드 라인과 공통 비트 라인 사이에 제2 메모리 셀이 배치된다. 그러나, 제1 워드 라인과 공통 비트 라인 사이에서 제1 메모리 셀에 흐르는 전류의 방향은, 제2 워드 라인과 공통 비트 라인 사이에서 제2 메모리 셀에 흐르는 전류의 방향과 다를 수 있다. 이러한 경우에, 오보닉 문턱 스위칭 특성을 갖는 선택 소자에 작용하는 전계 방향에 따라 상기 선택 소자의 문턱 전압이 달라질 수 있고, 따라서 제1 메모리 셀의 전기적 특성이 제2 메모리 셀의 전기적 특성과는 달라질 수 있다.
반대로, 제1 메모리 셀과 제2 메모리 셀에 흐르는 전류의 방향을 동일하게 하기 위하여 제1 메모리 셀과 제2 메모리 셀을 공통 비트 라인에 대하여 서로 대칭 형상으로 형성할 수 있다. 그러나, 제1 메모리 셀 내의 가변 저항층과 제2 메모리 셀 내의 가변 저항층이 동일한 치수 및 동일한 형상을 갖도록 제조 공정을 정밀하게 조절하기 어려울 수 있다. 따라서 제1 메모리 셀과 제2 메모리 셀 사이의 전기적 특성의 차이가 발생할 수 있고, 이는 메모리 소자의 신뢰성을 저하시킬 수 있다.
그러나, 전술한 실시예들에 따르면, 복수의 제1 메모리 셀(MC1)은 복수의 제2 메모리 셀(MC2)과 동일한 구조 및/또는 동일한 형상(예를 들어 동일한 치수)을 갖도록 형성될 수 있고, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에서 복수의 제1 메모리 셀(MC1)에 흐르는 전류의 방향은, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2) 사이에서 복수의 제2 메모리 셀(MC2)에 흐르는 전류의 방향과 실질적으로 동일할 수 있다. 따라서 복수의 제1 메모리 셀(MC1)과 복수의 제2 메모리 셀(MC2) 사이의 전기적 특성의 차이 발생이 방지될 수 있고, 따라서 메모리 소자(100)의 신뢰성이 향상될 수 있다.
또한, 복수의 제1 비트 라인(160-1)과 복수의 제2 비트 라인(160-2)이 복수의 제1 비트 라인 연결 구조물(170-1)을 통해 상기 공통 비트 라인 구동 회로에 전기적으로 연결됨에 따라, 이들이 각각 개별적인 구동 회로에 연결되는 경우에 비하여, 배선 연결 영역(PA)의 면적 및 상기 구동 회로의 면적이 감소될 수 있고, 이에 따라 콤팩트한 메모리 소자(100)가 얻어질 수 있다.
도 5는 예시적인 실시예들에 따른 메모리 소자(100A)를 나타내는 단면도이다. 도 5는 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 5에서, 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 복수의 제1 비트 라인 연결 구조물(170-1) 각각은 제1 비트 라인 콘택(164-1)과, 제1 비트 라인 콘택(164-1)과 수직으로 오버랩되도록 배치되는 제2 비트 라인 콘택(164-2)을 포함할 수 있다.
제1 비트 라인 콘택(164-1)은 복수의 제1 비트 라인(160-1)과 복수의 제2 비트 라인(160-2) 각각 사이에 배치될 수 있고, 제2 비트 라인 콘택(164-2)은 복수의 제2 비트 라인(160-2) 각각 상에 배치될 수 있다. 복수의 제2 비트 라인(160-2) 및 제6 절연층(162-2) 상에는 제3 층간 절연막(166)이 배치될 수 있고, 제3 층간 절연막(166)이 제2 비트 라인 콘택(164-2) 측벽을 둘러쌀 수 있다. 제3 층간 절연막(166) 상에는 상부 배선층(168)이 배치될 수 있고, 제2 비트 라인 콘택(164-2)은 상부 배선층(168)에 연결될 수 있다. 상부 배선층(168)은 공통 비트 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다.
도 6은 예시적인 실시예들에 따른 메모리 소자(100B)를 나타내는 단면도이다. 도 6은 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 복수의 제1 메모리 셀(MC1)은 제1 스위칭 유닛(140-1)과 제1 메모리 유닛(150-1)을 포함하고, 제1 메모리 유닛(150-1)은 복수의 제1 워드 라인(130-1) 각각 상에 배치되며, 제1 스위칭 유닛(140-1)은 제1 메모리 유닛(150-1) 상에 배치될 수 있다. 복수의 제2 메모리 셀(MC2)은 제2 스위칭 유닛(140-2)과 제2 메모리 유닛(150-2)을 포함하고, 제2 메모리 유닛(150-2)은 복수의 제2 워드 라인(130-2) 각각 상에 배치되며, 제2 스위칭 유닛(140-2)은 제2 메모리 유닛(150-2) 상에 배치될 수 있다.
전술한 실시예들에 따르면, 복수의 제1 메모리 셀(MC1)은 복수의 제2 메모리 셀(MC2)과 동일한 구조 및/또는 동일한 형상(예를 들어 동일한 치수)을 갖도록 형성될 수 있고, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에서 복수의 제1 메모리 셀(MC1)에 흐르는 전류의 방향은, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2) 사이에서 복수의 제2 메모리 셀(MC2)에 흐르는 전류의 방향과 실질적으로 동일할 수 있다. 따라서 복수의 제1 메모리 셀(MC1)과 복수의 제2 메모리 셀(MC2) 사이의 전기적 특성의 차이 발생이 방지될 수 있다.
도 7은 예시적인 실시예들에 따른 메모리 소자(100C)를 나타내는 단면도이다. 도 7은 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 복수의 제1 메모리 셀(MC1)은 경사 측벽(MC1S)을 가질 수 있고, 제1 가변 저항층(154-1)의 상면의 제2 방향(Y 방향)을 따른 제1 폭(W11)은 제1 스위칭 물질층(144-1)의 상면의 제2 방향을 따른 제3 폭(W12)보다 작을 수 있다. 복수의 제2 메모리 셀(MC2)은 경사 측벽(MC2S)을 가질 수 있고, 제2 가변 저항층(154-2)의 상면의 제2 방향을 따른 제2 폭(W21)은 제2 스위칭 물질층(144-2)의 상면의 제2 방향을 따른 제4 폭(W22)보다 작을 수 있다. 한편, 제1 가변 저항층(154-1)의 상면의 제2 방향을 따른 제1 폭(W11)은 제2 가변 저항층(154-2)의 상면의 제2 방향을 따른 제2 폭(W21)과 실질적으로 동일할 수 있고, 제1 스위칭 물질층(144-1)의 상면의 제2 방향을 따른 제3 폭(W12)은 제2 스위칭 물질층(144-2)의 상면의 제2 방향을 따른 제4 폭(W22)과 실질적으로 동일할 수 있다.
예시적인 실시예들에서, 복수의 제1 워드 라인(130-1) 및 제1 절연층(132-1) 상에 제1 메모리 스택(M1)(도 23 참조)을 형성하고, 제1 메모리 스택(M1) 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 메모리 스택(M1)에 이방성 식각 공정을 수행함으로써 복수의 제1 메모리 셀(MC1)이 형성될 수 있다. 상기 이방성 식각 공정에서 복수의 제1 메모리 셀(MC1)의 상부 폭이 식각 분위기에 더 오래 노출됨에 따라 복수의 제1 메모리 셀(MC1)은 경사 측벽(MC1S)을 가질 수 있다.
예시적인 실시예들에 따르면, 복수의 제1 메모리 셀(MC1)과 복수의 제2 메모리 셀(MC2)이 각각 경사 측벽(MC1S, MC2S)을 가지더라도, 복수의 제1 메모리 셀(MC1)은 복수의 제2 메모리 셀(MC2)과 동일한 형상 및 동일한 치수를 가질 수 있다. 또한, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에서 복수의 제1 메모리 셀(MC1)에 흐르는 전류의 방향은, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2) 사이에서 복수의 제2 메모리 셀(MC2)에 흐르는 전류의 방향과 동일할 수 있다. 따라서 복수의 제1 메모리 셀(MC1)과 복수의 제2 메모리 셀(MC2) 사이의 전기적 특성의 차이 발생이 방지될 수 있다.
도 8은 예시적인 실시예들에 따른 메모리 소자(100D)를 나타내는 단면도이다. 도 8은 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 제1 가변 저항층(154-1)의 양 측벽 상에 제1 스페이서(182-1)가 형성될 수 있고, 제2 가변 저항층(154-2)의 양 측벽 상에 제2 스페이서(182-2)가 형성될 수 있다.
예시적인 실시예들에서, 제3 전극층(152-1) 상에 절연층(도시 생략)을 형성하고, 상기 절연층에 트렌치를 형성한 후, 상기 트렌치의 측벽 상에 제1 스페이서(182-1)를 형성할 수 있다. 이후, 제1 스페이서(182-1) 상에 상기 트렌치를 채우는 제1 가변 저항층(154-1)을 형성할 수 있다. 제1 스페이서(182-1)는 그 상부 폭보다 그 하부 폭이 더 큰 형상으로 형성될 수 있다. 전술한 제조 공정은 다마신(Damascene) 공정으로 지칭될 수도 있다.
한편, 도 8에 예시적으로 도시된 바와 같이, 제1 가변 저항층(154-1)의 상면의 제2 방향(Y 방향)에 따른 제1 폭(W11)이 제1 가변 저항층(154-1)의 바닥면의 제2 방향에 따른 폭(W13)보다 더 클 수 있다. 제2 가변 저항층(154-2)의 상면의 제2 방향에 따른 제2 폭(W21)이 제2 가변 저항층(154-2)의 바닥면의 제2 방향에 따른 폭(W23)보다 더 클 수 있다.
예시적인 실시예들에 따르면, 제1 가변 저항층(154-1)의 상면의 제2 방향(Y 방향)에 따른 제1 폭(W11)은 제2 가변 저항층(154-2)의 상면의 제2 방향에 따른 제2 폭(W21)과 실질적으로 동일할 수 있고, 제1 가변 저항층(154-1)의 바닥면의 제2 방향에 따른 폭(W13)이 제2 가변 저항층(154-2)의 바닥면의 제2 방향에 따른 폭(W23)과 실질적으로 동일할 수 있다.
비교예에 따른 크로스 포인트 타입의 메모리 소자에서는, 제1 메모리 셀과 제2 메모리 셀에 흐르는 전류의 방향을 동일하게 하기 위하여 제1 메모리 셀과 제2 메모리 셀이 공통 비트 라인에 대하여 서로 대칭 형상을 갖도록 형성될 수 있다. 상기 다마신 공정에 의해 형성되는 가변 저항층은 그 상부 폭과 하부 폭이 서로 다르므로, 제1 메모리 셀 내의 가변 저항층 내에서의 상변화 발생 영역의 부피가 제2 메모리 셀 내의 가변 저항층 내에서의 상변화 발생 영역의 부피와 다를 수 있다. 따라서, 제1 메모리 셀과 제2 메모리 셀 사이의 전기적 특성의 차이가 발생할 수 있다.
그러나, 전술한 예시적인 실시예들에 따르면, 제1 가변 저항층(154-1)은 제2 가변 저항층(154-2)과 동일한 형상 및 동일한 치수를 가질 수 있고, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에서 복수의 제1 메모리 셀(MC1)에 흐르는 전류의 방향은, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2) 사이에서 복수의 제2 메모리 셀(MC2)에 흐르는 전류의 방향과 실질적으로 동일할 수 있다. 따라서 복수의 제1 메모리 셀(MC1)과 복수의 제2 메모리 셀(MC2) 사이의 전기적 특성의 차이 발생이 방지될 수 있다.
도 9는 예시적인 실시예들에 따른 메모리 소자(100E)를 나타내는 단면도이다. 도 9는 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 제3 전극층(152A-1) 및 제7 전극층(152A-2)은 'L' 형상을 가질 수 있다. 제3 전극층(152A-1)의 양 측벽 상에는 제1 스페이서(152B-1)가 형성될 수 있고, 제7 전극층(152A-2)의 양 측벽 상에는 제2 스페이서(152B-2)가 형성될 수 있다. 제3 전극층(152A-1)의 상면의 제2 방향(Y 방향)을 따른 폭(W14)은 제7 전극층(152A-2)의 상면의 제2 방향을 따른 폭(W24)과 실질적으로 동일할 수 있다.
제3 전극층(152A-1) 및 제7 전극층(152A-2)은 제1 가변 저항층(154-1) 및 제2 가변 저항층(154-2)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 여기서, 제3 전극층(152A-1) 및 제7 전극층(152A-2)은 각각 제1 가열 전극(heating electrode) 및 제2 가열 전극으로 지칭될 수 있다. 제3 전극층(152A-1)과 제1 가변 저항층(154-1)과의 사이의 상대적으로 작은 접촉 면적과 제7 전극층(152A-2)과 제2 가변 저항층(154-2)과의 사이의 상대적으로 작은 접촉 면적에 의해 메모리 유닛(150-1, 150-2)의 신뢰성이 향상될 수 있다.
비교예에 따른 크로스 포인트 타입의 메모리 소자에서는, 제1 메모리 셀과 제2 메모리 셀에 흐르는 전류의 방향을 동일하게 하기 위하여 제1 메모리 셀과 제2 메모리 셀이 공통 비트 라인에 대하여 서로 대칭 형상을 갖도록 형성될 수 있다. 제1 메모리 셀과 제2 메모리 셀이 서로 대칭 형상을 갖기 위하여, 제3 전극층(152A-1) 및 제7 전극층(152A-2)은 각각 'L' 형상과 '역-L(inverted-L)' 형상으로 형성될 필요가 있으나, 제3 전극층(152A-1) 및 제7 전극층(152A-2)이 이러한 형상을 갖도록 형성하기 위한 공정은 매우 어려울 수 있다.
그러나, 전술한 예시적인 실시예들에 따르면, 제3 전극층(152A-1) 및 제7 전극층(152A-2)은 동일한 'L' 형상 및 동일한 치수를 가질 수 있고, 복수의 제1 워드 라인(130-1)과 복수의 제1 비트 라인(160-1) 사이에서 복수의 제1 메모리 셀(MC1)에 흐르는 전류의 방향은, 복수의 제2 워드 라인(130-2)과 복수의 제2 비트 라인(160-2) 사이에서 복수의 제2 메모리 셀(MC2)에 흐르는 전류의 방향과 실질적으로 동일할 수 있다. 따라서 복수의 제1 메모리 셀(MC1)과 복수의 제2 메모리 셀(MC2) 사이의 전기적 특성의 차이 발생이 방지될 수 있다.
도 10은 예시적인 실시예들에 따른 메모리 소자(100F)를 나타내는 단면도이다. 도 10은 도 2의 A1-A1' 선을 따른 단면에 대응되는 단면을 나타낸다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 기판(110) 상에는 구동 회로를 구성하는 복수의 트랜지스터(TR)가 형성될 수 있고, 복수의 트랜지스터(TR)보다 높은 레벨에 제1 및 제2 메모리 셀(MC1, MC2)이 배치될 수 있다.
예를 들어, 상기 구동 회로는 제1 및 제2 메모리 셀(MC1, MC2)을 구동하기 위한 주변 회로일 수 있다. 예를 들어, 상기 구동 회로는 제1 및 제2 메모리 셀(MC1, MC2)에 입력/출력되는 데이터를 고속으로 처리할 수 있는 주변 회로들일 수 있고, 예를 들어 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
기판(110)에는 소자 분리막(112)에 의해 구동 회로용 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(GL), 게이트 절연막(GI), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(GL)의 양 측벽은 게이트 스페이서(GS)로 덮일 수 있고, 기판(110)의 상면(110T) 상에는 게이트(GL) 및 게이트 스페이서(GS)를 커버하는 식각 정지막(114)이 형성될 수 있다. 식각 정지막(114)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(114) 상에 제1 하부 절연층(120A-1), 제2 하부 절연층(120A-2), 및 제3 하부 절연층(120A-3)을 포함하는 제1 층간 절연막(120A)이 형성될 수 있다. 다층 배선 구조(124)는 복수의 트랜지스터(TR)에 전기적으로 연결될 수 있다. 다층 배선 구조(124)는 기판(110) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 비아(126-1), 제1 배선층(128-1), 제2 비아(126-2), 및 제2 배선층(128-2)을 포함할 수 있고, 다층 배선 구조(124)는 제1 층간 절연막(120A)에 의해 둘러싸일 수 있다. 제1 층간 절연막(120A) 상에는 복수의 제1 워드 라인(130-1)과 제1 절연층(132-1)이 배치될 수 있고, 제1 비트 라인 콘택(164-1)은 다층 배선 구조(124)에 연결될 수 있다.
예시적인 실시예들에 따른 메모리 소자(100F)에 따르면, 구동 회로를 구성하는 복수의 트랜지스터(TR) 상부에 제1 및 제2 메모리 셀(MC1, MC2)이 배치됨에 따라, 메모리 소자(100F)의 집적도가 더욱 높아질 수 있다.
도 11은 예시적인 실시예들에 따른 메모리 소자(100G)의 대표적인 구성을 나타내는 레이아웃도이다. 도 12는 도 11의 A2-A2' 선을 따른 단면도이고, 도 13은 도 11의 B2-B2' 선 및 B3-B3' 선을 따른 단면도들이다.
도 11 내지 도 13을 참조하면, 기판(110)은 메모리 셀 어레이 영역(CA)은 제1 서브 셀 어레이 영역(SCA1), 제2 서브 셀 어레이 영역(SCA2), 및 제1 분리 영역(IA1)을 포함할 수 있다. 예를 들어, 평면도에서 볼 때, 기판(110)의 중앙부에 제1 서브 셀 어레이 영역(SCA1)과 제2 서브 셀 어레이 영역(SCA2)이 제1 분리 영역(IA1)을 사이에 두고 이격되어 배치될 수 있고, 배선 연결 영역(PA)이 제1 서브 셀 어레이 영역(SCA1), 제2 서브 셀 어레이 영역(SCA2), 및 제1 분리 영역(IA1)을 둘러싸도록 배치될 수 있다. 제1 서브 셀 어레이 영역(SCA1)과 제2 서브 셀 어레이 영역(SCA2) 상에 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 배치될 수 있다. 배선 연결 영역(PA) 상에 제1 및 제2 워드 라인 콘택(134-1, 134-2)이 배치될 수 있고, 제1 분리 영역(IA1) 상에 제1 비트 라인 연결 구조물(170-1)이 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 비트 라인 연결 구조물(170-1)이 제1 서브 셀 어레이 영역(SCA1)과 제2 서브 셀 어레이 영역(SCA2) 사이에 배치됨에 따라, 메모리 셀 어레이(CA)의 외곽에 제1 비트 라인 연결 구조물(170-1)이 배치되는 경우에 비하여 복수의 제1 메모리 셀(MC1)과 제1 비트 라인 연결 구조물(170-1) 사이의 거리가 감소될 수 있고, 이에 따라 복수의 제1 메모리 셀(MC1)에 의해 인가되는 전압 강하(또는 iR drop)가 감소될 수 있고, 복수의 제1 메모리 셀(MC1) 각각 사이의 전기적 특성의 차이가 감소될 수 있다. 마찬가지로, 복수의 제2 메모리 셀(MC2) 에 의해 인가되는 전압 강하(또는 iR drop)가 감소될 수 있고, 복수의 제2 메모리 셀(MC2) 각각 사이의 전기적 특성의 차이가 감소될 수 있다.
도 14는 예시적인 실시예들에 따른 메모리 소자(100H)의 대표적인 구성을 나타내는 레이아웃도이고, 도 15는 도 14의 A4-A4' 선을 따른 단면도이다.
도 14 및 도 15를 참조하면, 제1 서브 셀 어레이 영역(SCA1) 상에는 제1 서브 메모리 셀(SMC1)이 배치되고, 제2 서브 셀 어레이 영역(SCA2) 상에는 제2 서브 메모리 셀(SMC2)이 배치될 수 있다. 제1 서브 메모리 셀(SMC1)과 제2 서브 메모리 셀(SMC2) 상에 복수의 제1 비트 라인(160-1)이 배치되며, 복수의 제1 비트 라인(160-1)은 배선 연결 영역(PA) 상에 배치된 제1 비트 라인 콘택(164-1)과 연결될 수 있다. 제1 서브 메모리 셀(SMC1)과 제2 서브 메모리 셀(SMC2)은 공통 비트 라인 구동 회로(도시 생략)에 전기적으로 연결될 수도 있고, 각각 서로 다른 비트 라인 구동 회로(도시 생략)에 전기적으로 연결될 수도 있다.
제1 서브 셀 어레이 영역(SCA1) 및 제2 서브 셀 어레이 영역(SCA2) 상에는 제2 메모리 셀(MC2)이 배치될 수 있고, 제2 메모리 셀(MC2) 상에 복수의 제2 비트 라인(160-2)이 배치되며, 복수의 제2 비트 라인(160-2)은 제1 분리 영역(IA1) 상에 배치된 제2 비트 라인 콘택(164-2)과 연결될 수 있다.
도 16은 예시적인 실시예들에 따른 메모리 소자(100I)의 대표적인 구성을 나타내는 레이아웃도이고, 도 17는 도 16의 A5-A5' 선을 따른 단면도이다.
도 16 및 도 17을 참조하면, 기판(110)은 연속적으로 배치된 제1 서브 셀 어레이 영역(SCA1), 제1 분리 영역(IA1), 제2 서브 셀 어레이 영역(SCA2), 제2 분리 영역(IA2), 제3 서브 셀 어레이 영역(SCA3), 제3 분리 영역(IA3), 및 제4 서브 셀 어레이 영역(SCA4)을 포함할 수 있고, 이들 주위를 둘러싸는 배선 연결 영역(PA)을 더 포함할 수 있다. 제1 서브 메모리 셀(SMC1)과 전기적으로 연결되는 제1 비트 라인 콘택(164-1)은 제1 분리 영역(IA1) 상에 배치되고, 제2 서브 메모리 셀(SMC2)과 전기적으로 연결되는 제1 비트 라인 콘택(164-1)은 제3 분리 영역(IA3) 상에 배치될 수 있다.
전술한 실시예들에 따르면, 제1 서브 메모리 셀(SMC1), 제2 서브 메모리 셀(SMC2) 및 제2 메모리 셀(MC2)에 인가되는 전압 강하(또는 iR drop)가 감소될 수 있다.
도 18은 예시적인 실시예들에 따른 메모리 소자(100J)를 나타내는 단면도이다. 도 18은 도 16의 A5-A5' 선을 따른 단면에 대응하는 단면을 나타낸다.
도 18을 참조하면, 제2 비트 라인 콘택(164-2) 아래에 도전 물질을 포함하는 스터드(164U-1)가 배치될 수 있고, 스터드(164U-1)가 하부 배선층(122)에 연결될 수 있다. 예를 들어, 제1 비트 라인 콘택(164-1)을 형성하기 위한 공정에서 스터드(164U-1)를 먼저 형성하고, 이후 스터드(164U-1)의 상면과 연결되는 제2 비트 라인 콘택(164-2)을 형성할 수 있다. 전술한 실시예에 따르면, 메모리 소자(100J)의 높이가 크더라도 제2 비트 라인 콘택(164-2)의 형성을 위한 콘택홀의 식각 및 매립 공정이 정밀하게 조절될 수 있다.
도 19는 예시적인 실시예들에 따른 메모리 소자(100K)의 대표적인 구성을 나타내는 레이아웃도이고, 도 20은 도 19의 A6-A6' 선 및 A7-A7' 선을 따른 단면도들이고, 도 21은 도 19의 B6-B6' 선 및 B7-B7' 선을 따른 단면도들이다.
도 19 내지 도 21을 참조하면, 메모리 소자(100K)는 제3 층간 절연막(166) 상에 순차적으로 배치되는 복수의 제3 워드 라인(130-3), 복수의 제3 메모리 셀(MC3), 복수의 제3 비트 라인(160-3), 복수의 제4 워드 라인(130-4), 복수의 제4 메모리 셀(MC4), 복수의 제4 비트 라인(160-4)을 포함할 수 있다. 복수의 제3 메모리 셀(MC3) 및 복수의 제4 메모리 셀(MC4) 각각의 구조는 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)에 대하여 설명한 바를 참조할 수 있다.
복수의 제3 비트 라인(160-3) 및 복수의 제4 비트 라인(160-4)은 복수의 제2 비트 라인 연결 구조물(170-2)에 의해 서로 전기적으로 연결될 수 있고, 복수의 제1 워드 라인(130-1)과 복수의 제4 워드 라인(130-4)은 복수의 제1 워드 라인 연결 구조물(172-1)에 의해 서로 전기적으로 연결될 수 있고, 복수의 제2 워드 라인(130-2)과 복수의 제3 워드 라인(130-3)은 복수의 제2 워드 라인 연결 구조물(172-2)에 의해 서로 전기적으로 연결될 수 있다.
도 22 내지 도 26은 예시적인 실시예들에 따른 메모리 소자의 제조 방법을 나타내는 단면도들이다. 도 22 내지 도 26에서는 도 2의 A1-A1' 선 및 B1-B1' 선을 따른 단면에 대응되는 단면들을 공정 순서에 따라 도시하였다.
도 22를 참조하면, 기판(110) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 하부 배선층(122)을 형성할 수 있다. 이후, 기판(110) 상에 하부 배선층(122)을 덮는 제1 층간 절연막(120)을 형성할 수 있다.
제1 층간 절연막(120) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 하부 배선층(122)의 상면을 노출하는 콘택홀(134-1H)을 형성하고, 콘택홀(134-1H)을 채우는 제1 워드 라인 콘택(134-1)을 형성할 수 있다.
이후, 제1 층간 절연막(120) 상에 도전층(도시 생략)을 형성하고 상기 도전층을 패터닝하여 복수의 제1 워드 라인(130-1)을 형성할 수 있다.
도 23을 참조하면, 복수의 제1 워드 라인(130-1) 및 제1 층간 절연막(120) 상에 절연층(도시 생략)을 형성하고, 복수의 제1 워드 라인(130-1)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제1 절연층(132-1)을 형성할 수 있다.
복수의 제1 워드 라인(130-1) 및 제1 절연층(132-1) 상에 제1 전극층(142-1), 제1 스위칭 물질층(144-1), 제2 전극층(146-1), 제3 전극층(152-1), 제1 가변 저항층(154-1), 및 제4 전극층(156-1)을 순차적으로 형성하여 제1 메모리 스택(M1)을 형성할 수 있다.
도 24를 참조하면, 제1 메모리 스택(M1)(도 23 참조) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 메모리 스택(M1)을 패터닝하여 복수의 제1 메모리 셀(MC1)을 형성할 수 있다. 이후, 복수의 제1 메모리 셀(MC1) 사이의 공간을 채우는 절연층(도시 생략)을 형성한 후, 복수의 제1 메모리 셀(MC1) 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제2 절연층(148-1)을 형성할 수 있다.
예시적인 공정에서, 상기 패터닝 공정은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 복수의 아일랜드 패턴을 식각 마스크로 사용하여 수행될 수 있다. 다른 예시적인 공정에서, 상기 패터닝 공정은 제1 방향으로 연장되는 복수의 라인 패턴을 식각 마스크로 사용한 제1 패터닝 공정과, 이에 뒤따르는 제2 방향으로 이격되어 배치되는 복수의 라인 패턴을 식각 마스크로 사용한 제2 패터닝 공정을 포함할 수 있다.
도 25를 참조하면, 제2 절연층(148-1), 제1 절연층(132-1) 및 제1 층간 절연막(120)을 관통하여 하부 배선층(122)의 상면을 노출하는 콘택홀(도시 생략)을 형성하고, 상기 콘택홀을 채우는 제1 비트 라인 콘택(164-1)을 형성할 수 있다.
이후, 제2 절연층(148-1) 및 제1 메모리 셀(MC1) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 복수의 제1 비트 라인(160-1)을 형성할 수 있다. 복수의 제1 비트 라인(160-1) 및 제2 절연층(148-1) 상에 절연층(도시 생략)을 형성하고, 복수의 제1 비트 라인(160-1)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제3 절연층(162-1)을 형성할 수 있다.
도 26을 참조하면, 복수의 제1 비트 라인(160-1) 및 제3 절연층(162-1) 상에 제2 층간 절연막(164)을 형성할 수 있다. 이후, 제2 층간 절연막(164), 제3 절연층(162-1), 제2 절연층(148-1), 제1 절연층(132-1) 및 제1 층간 절연막(120)을 관통하여 하부 배선층(122)의 상면을 노출하는 콘택홀(도시 생략)을 형성하고, 상기 콘택홀을 채우는 제2 워드 라인 콘택(134-2)을 형성할 수 있다.
이후, 도 22 내지 도 25를 참조로 설명한 공정과 유사한 공정을 수행하여, 복수의 제2 워드 라인(130-2), 제4 절연층(132-2), 복수의 제2 메모리 셀(MC2), 제5 절연층(148-2)을 형성할 수 있다.
이후, 제5 절연층(148-2), 제4 절연층(132-2), 및 제2 층간 절연막(164)을 관통하여 복수의 제1 비트 라인(160-1)의 상면을 노출하는 콘택홀(도시 생략)을 형성하고, 상기 콘택홀을 채우는 제2 비트 라인 콘택(164-2)을 형성할 수 있다.
제5 절연층(148-2) 및 제2 메모리 셀(MC2) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 복수의 제2 비트 라인(160-2)을 형성할 수 있다. 복수의 제2 비트 라인(160-2) 및 제5 절연층(148-2) 상에 절연층(도시 생략)을 형성하고, 복수의 제2 비트 라인(160-2)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제6 절연층(162-2)을 형성할 수 있다.
전술한 공정에 의해 메모리 소자(100C)가 완성될 수 있다.
예시적인 실시예들에 따른 메모리 소자(100C)의 제조 방법에 따르면, 제1 메모리 셀(MC1)의 형성 공정과 실질적으로 동일한 공정 조건들을 사용하여 제2 메모리 셀(MC2)이 형성될 수 있다. 따라서, 제1 메모리 셀(MC1)의 구조 또는 단면 형상은 제2 메모리 셀(MC2)의 구조 또는 단면 형상과 실질적으로 동일할 수 있고, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 사이의 전기적 특성 차이가 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
130-1, 130-2, 130-3, 130-4: 제1 내지 제4 워드 라인
160-1, 160-2, 160-3, 160-4: 제1 내지 제4 비트 라인
134-1, 134-2: 워드 라인 콘택 164-1, 164-2: 비트 라인 콘택
140-1, 140-2: 스위칭 유닛 150-1, 150-2: 메모리 유닛
170-1, 170-2: 비트 라인 연결 구조물
172-1, 172-2: 워드 라인 연결 구조물

Claims (20)

  1. 제1 서브 셀 어레이 영역, 제2 서브 셀 어레이 영역, 및 상기 제1 및 제2 서브 셀 어레이 영역 사이에 배치되는 분리 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 워드 라인;
    상기 복수의 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 제1 비트 라인으로서, 상기 복수의 제1 비트 라인 각각의 중심부가 상기 분리 영역과 수직 오버랩되는, 복수의 제1 비트 라인;
    상기 복수의 제1 워드 라인 및 상기 복수의 제1 비트 라인 사이에 배치되며, 각각 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 복수의 제1 메모리 셀;
    상기 복수의 제1 비트 라인 상에 배치되며 상기 제1 방향으로 연장되는 복수의 제2 워드 라인;
    상기 복수의 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 복수의 제2 비트 라인으로서, 상기 복수의 제2 비트 라인 각각의 중심부가 상기 분리 영역과 수직 오버랩되는, 복수의 제2 비트 라인;
    상기 복수의 제2 워드 라인 및 상기 복수의 제2 비트 라인 사이에 배치되며, 각각 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 복수의 제2 메모리 셀; 및
    상기 복수의 제1 비트 라인과 상기 복수의 제2 비트 라인에 연결되고 상기 분리 영역 상에 배치되는 복수의 제1 비트 라인 연결 구조물(bit line connection structure)로서, 상기 복수의 제1 비트 라인 연결 구조물 각각은 상기 복수의 제1 비트 라인의 상기 중심부에 연결되는 제1 비트 라인 콘택과, 상기 복수의 제2 비트 라인의 상기 중심부에 연결되고 상기 제1 비트 라인 콘택과 수직으로 오버랩되도록 배치되는 제2 비트 라인 콘택을 포함하는, 복수의 제1 비트 라인 연결 구조물을 포함하고,
    상기 제1 스위칭 유닛 및 상기 제2 스위칭 유닛은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질을 포함하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 제2 비트 라인 콘택이 상기 제1 비트 라인과 상기 제2 비트 라인 사이에 배치되고,
    상기 제1 비트 라인 콘택은 상기 제1 비트 라인 아래에 배치되는 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서, 상기 제1 비트 라인 콘택이 상기 제1 비트 라인과 상기 제2 비트 라인 사이에 배치되고,
    상기 제2 비트 라인 콘택은 상기 제2 비트 라인 상에 배치되는 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서, 상기 제1 스위칭 유닛은 상기 제1 워드 라인 상에 배치되고, 상기 제1 메모리 유닛은 상기 제1 스위칭 유닛 상에 배치되며,
    상기 제2 스위칭 유닛은 상기 제2 워드 라인 상에 배치되고, 상기 제2 메모리 유닛은 상기 제2 스위칭 유닛 상에 배치되는 것을 특징으로 하는 메모리 소자.
  5. 제1항에 있어서, 상기 제1 메모리 유닛은 상기 제1 워드 라인 상에 배치되고, 상기 제1 스위칭 유닛은 상기 제1 메모리 유닛 상에 배치되며,
    상기 제2 메모리 유닛은 상기 제2 워드 라인 상에 배치되고, 상기 제2 스위칭 유닛은 상기 제2 메모리 유닛 상에 배치되는 것을 특징으로 하는 메모리 소자.
  6. 제1항에 있어서, 상기 제1 메모리 유닛은,
    L 형상의 단면을 갖는 제1 가열 전극과,
    상기 제1 가열 전극 상에 배치되는 제1 가변 저항층을 포함하고,
    상기 제2 메모리 유닛은,
    L 형상의 단면을 갖는 제2 가열 전극과,
    상기 제2 가열 전극 상에 배치되는 제2 가변 저항층을 포함하는 것을 특징으로 하는 메모리 소자.
  7. 제1항에 있어서, 상기 제1 메모리 유닛은,
    제1 가변 저항층과, 상기 제1 가변 저항층의 양 측벽 상에 배치되는 제1 스페이서를 포함하고,
    상기 제2 메모리 유닛은,
    제2 가변 저항층과, 상기 제2 가변 저항층의 양 측벽 상에 배치되는 의 제2 스페이서를 포함하고,
    상기 제1 가변 저항층의 상면의 폭이 상기 제2 가변 저항층의 상면의 폭과 동일한 것을 특징으로 하는 메모리 소자.
  8. 제1 서브 셀 어레이 영역, 제2 서브 셀 어레이 영역, 및 상기 제1 및 제2 서브 셀 어레이 영역 사이에 배치되는 분리 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 워드 라인;
    상기 복수의 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 제1 비트 라인으로서, 상기 복수의 제1 비트 라인 각각의 중심부가 상기 분리 영역과 수직 오버랩되는, 복수의 제1 비트 라인;
    상기 복수의 제1 워드 라인 및 상기 복수의 제1 비트 라인 사이에 배치되고, 각각 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 복수의 제1 메모리 셀;
    상기 복수의 제1 비트 라인 상에 배치되며, 상기 제1 방향으로 연장되는 복수의 제2 워드 라인;
    상기 복수의 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 복수의 제2 비트 라인으로서, 상기 복수의 제2 비트 라인 각각의 중심부가 상기 분리 영역과 수직 오버랩되는, 복수의 제2 비트 라인;
    상기 복수의 제2 워드 라인 및 상기 복수의 제2 비트 라인 사이에 배치되고, 각각 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 복수의 제2 메모리 셀; 및
    상기 복수의 제1 비트 라인과 상기 복수의 제2 비트 라인과 전기적으로 연결되고 상기 분리 영역 상에 배치되는 복수의 제1 비트 라인 연결 구조물로서, 복수의 제1 비트 라인 연결 구조물의 적어도 일부분이 상기 복수의 제1 비트 라인의 상기 중심부와 상기 복수의 제2 비트 라인의 상기 중심부 사이에 배치되는, 상기 복수의 제1 비트 라인 연결 구조물을 포함하고,
    상기 제1 스위칭 유닛 및 상기 제2 스위칭 유닛은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질을 포함하는 것을 특징으로 하는 메모리 소자.
  9. 제8항에 있어서, 상기 복수의 제1 비트 라인 연결 구조물 각각은,
    상기 제1 비트 라인에 연결되는 제1 비트 라인 콘택; 및
    상기 제2 비트 라인에 연결되고, 상기 제1 비트 라인 콘택과 수직으로 오버랩되도록 배치되는 제2 비트 라인 콘택을 포함하는 것을 특징으로 하는 메모리 소자.
  10. 제9항에 있어서, 상기 제1 비트 라인 콘택이 상기 복수의 제1 비트 라인 아래에 배치되고,
    상기 제2 비트 라인 콘택이 상기 복수의 제1 비트 라인과 상기 복수의 제2 비트 라인 사이에 배치되는 것을 특징으로 하는 메모리 소자.
  11. 제9항에 있어서, 상기 제1 비트 라인 콘택이 상기 복수의 제1 비트 라인과 상기 복수의 제2 비트 라인 사이에 배치되고,
    상기 제2 비트 라인 콘택이 상기 복수의 제2 비트 라인 상에 배치되는 것을 특징으로 하는 메모리 소자.
  12. 제8항에 있어서, 상기 기판은 평면적 관점에서 상기 제1 서브 셀 어레이 영역, 상기 분리 영역, 및 상기 제2 서브 셀 어레이 영역의 주위를 둘러싸는 배선 연결 영역을 더 포함하고,
    상기 복수의 제1 비트 라인 연결 구조물은 상기 분리 영역 상에 배치되고 상기 배선 연결 영역 상에 배치되지 않는 것을 특징으로 하는 메모리 소자.
  13. 제12항에 있어서, 상기 배선 연결 영역 상에 배치되고 상기 복수의 제1 워드 라인에 각각 연결되는 복수의 제1 워드 라인 콘택; 및
    상기 배선 연결 영역 상에 배치되고 상기 복수의 제2 워드 라인에 각각 연결되는 복수의 제2 워드 라인 콘택을 더 포함하는 메모리 소자.
  14. 제8항에 있어서, 상기 복수의 제2 비트 라인 상에 배치되며 상기 제1 방향으로 연장되는 복수의 제3 워드 라인;
    상기 복수의 제3 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 복수의 제3 비트 라인;
    상기 복수의 제3 워드 라인 및 상기 복수의 제3 비트 라인 사이에 배치되고, 각각 제3 메모리 유닛과 제3 스위칭 유닛을 포함하는 복수의 제3 메모리 셀;
    상기 복수의 제3 비트 라인 상에 배치되며, 상기 제1 방향으로 연장되는 복수의 제4 워드 라인;
    상기 복수의 제4 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 복수의 제4 비트 라인;
    상기 복수의 제4 워드 라인 및 상기 복수의 제4 비트 라인 사이에 배치되고, 각각 제4 메모리 유닛과 제4 스위칭 유닛을 포함하는 복수의 제4 메모리 셀; 및
    상기 복수의 제3 비트 라인과 상기 복수의 제4 비트 라인 사이에 각각 배치되며, 상기 복수의 제3 비트 라인과 상기 복수의 제4 비트 라인과 전기적으로 연결되는 복수의 제2 비트 라인 연결 구조물을 더 포함하는 메모리 소자.
  15. 제14항에 있어서, 상기 복수의 제2 비트 라인 연결 구조물 각각은,
    상기 제3 비트 라인에 연결되는 제3 비트 라인 콘택; 및
    상기 제4 비트 라인에 연결되고, 상기 제3 비트 라인 콘택과 수직으로 오버랩되도록 배치되는 제4 비트 라인 콘택을 포함하는 것을 특징으로 하는 메모리 소자.
  16. 제1 서브 셀 어레이 영역, 제2 서브 셀 어레이 영역, 및 상기 제1 및 제2 서브 셀 어레이 영역 사이에 배치되는 분리 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 복수의 제1 워드 라인;
    상기 복수의 제1 워드 라인 상에 배치되며, 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 제1 비트 라인으로서, 상기 복수의 제1 비트 라인 각각의 중심부가 상기 분리 영역과 수직 오버랩되는, 복수의 제1 비트 라인;
    상기 복수의 제1 워드 라인 및 상기 복수의 제1 비트 라인 사이에 배치되며, 각각 제1 메모리 유닛과 제1 스위칭 유닛을 포함하는 복수의 제1 메모리 셀;
    상기 복수의 제1 비트 라인 상에 배치되며 상기 제1 방향으로 연장되는 복수의 제2 워드 라인;
    상기 복수의 제2 워드 라인 상에 배치되며, 상기 제2 방향으로 연장되는 복수의 제2 비트 라인으로서, 상기 복수의 제2 비트 라인 각각의 중심부가 상기 분리 영역과 수직 오버랩되는, 복수의 제2 비트 라인;
    상기 복수의 제2 워드 라인 및 상기 복수의 제2 비트 라인 사이에 배치되며, 각각 제2 메모리 유닛과 제2 스위칭 유닛을 포함하는 복수의 제2 메모리 셀; 및
    상기 복수의 제1 비트 라인의 상기 중심부 아래에 배치되는 복수의 제1 비트 라인 콘택과, 상기 복수의 제1 비트 라인의 상기 중심부와 상기 복수의 제2 비트 라인의 상기 중심부 사이에 배치되며 상기 복수의 제1 비트 라인 콘택과 각각 수직으로 오버랩되는 복수의 제2 비트 라인 콘택을 포함하는 복수의 제1 비트 라인 연결 구조물을 포함하고,
    상기 제1 스위칭 유닛 및 상기 제2 스위칭 유닛은 오보닉 문턱 스위칭(Ovonic Threshold Switching: OTS) 특성을 갖는 물질을 포함하는 것을 특징으로 하는 메모리 소자.
  17. 제16항에 있어서, 상기 제1 메모리 유닛의 상기 제2 방향을 따른 제1 폭은 상기 제2 메모리 유닛의 상기 제2 방향을 따른 제2 폭과 동일한 것을 특징으로 하는 메모리 소자.
  18. 제16항에 있어서, 상기 제1 메모리 유닛의 단면 형상은 상기 제2 메모리 유닛의 단면 형상과 동일하고,
    상기 제1 스위칭 유닛의 단면 형상은 상기 제2 스위칭 형상의 단면 형상과 동일한 것을 특징으로 하는 메모리 소자.
  19. 제16항에 있어서, 상기 기판은 평면적 관점에서 상기 제1 서브 셀 어레이 영역, 상기 분리 영역, 및 상기 제2 서브 셀 어레이 영역의 주위를 둘러싸는 배선 연결 영역을 포함하고,
    상기 복수의 제1 비트 라인 연결 구조물은 상기 분리 영역 상에 배치되고 상기 배선 연결 영역 상에 배치되지 않는 것을 특징으로 하는 메모리 소자.
  20. 제19항에 있어서,
    상기 배선 연결 영역 상에 배치되고 상기 복수의 제1 워드 라인에 각각 연결되는 복수의 제1 워드 라인 콘택; 및
    상기 배선 연결 영역 상에 배치되고 상기 복수의 제2 워드 라인에 각각 연결되는 복수의 제2 워드 라인 콘택을 더 포함하는 메모리 소자.
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