CN109872995B - 存储器件 - Google Patents

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Abstract

本公开提供了存储器件。一种存储器件包括在基板上处于第一水平面的第一单元块以及在基板上处于不同于第一水平面的第二水平面的第二单元块。第一单元块和第二单元块中的每个包括：在第一方向上延伸的字线，该第一方向平行于基板的顶表面；连接到字线在第一方向上的中心点的字线接触；在第二方向上延伸的位线，该第二方向平行于基板的顶表面并与第一方向交叉；连接到位线在第二方向上的中心点的位线接触；以及在字线和位线之间的存储单元。第二单元块在第一方向和第二方向中的至少一个上从第一单元块偏移。

Description

存储器件
技术领域
本发明构思涉及存储器件，更具体地，涉及具有交叉点阵列结构的存储器件。
背景技术
随着电子产品变得更小并且重量、厚度和尺寸减小，对存储器件的高集成密度的需求会增加。高集成密度存储器件可以使用三维(3D)交叉点结构，其中存储单元提供在两个电极之间的交叉点处。当存储器件堆叠成两层或更多层时，存储器件的布线电阻或布线连接区域的面积会增大。
发明内容
本发明构思的实施方式可以提供一种具有相对低的布线电阻和相对紧凑的尺寸的交叉点阵列存储器件。
根据本发明构思的一些实施方式，提供一种存储器件，该存储器件包括在基板上处于第一水平面的第一单元块以及在基板上处于与第一水平面不同的第二水平面的第二单元块，其中第一单元块和第二单元块的每个包括：在第一方向上延伸的字线，该第一方向平行于基板的顶表面；连接到字线在第一方向上的中心点的字线接触；在第二方向上延伸的位线，该第二方向平行于基板的顶表面并与第一方向交叉；连接到位线在第二方向上的中心点的位线接触；以及在字线和位线之间的存储单元，其中第二单元块在第一方向和第二方向中的至少一个上从第一单元块偏移。
根据本发明构思的另一些实施方式，提供一种存储器件，该存储器件包括在基板上的第一单元块、在第一单元块上的第二单元块、在第二单元块上的第三单元块以及在第三单元块上的第四单元块，其中第一单元块至第四单元块中的每个包括：在与基板的顶表面平行的第一方向上延伸的字线；连接到字线在第一方向上的中心点的字线接触；在平行于基板的顶表面并与第一方向交叉的第二方向上延伸的位线；连接到位线在第二方向上的中心点的位线接触；以及在字线与位线之间的存储单元，其中第一单元块至第四单元块中的至少一个在第一方向和第二方向中的至少一个上从第一单元块至第四单元块中的另一个偏移。
根据本发明构思的另一些实施方式，提供一种存储器件，该存储器件包括在基板上处于第一水平面的第一单元块、在基板上处于不同于第一水平面的第二水平面的第二单元块、在基板上处于不同于第一水平面和第二水平面的第三水平面的第三单元块、以及在基板上处于不同于第一水平面至第三水平面的第四水平面的第四单元块，其中第一单元块至第四单元块中的每个包括：在平行于基板的顶表面的第一方向上彼此间隔开的第一子单元阵列区域和第二子单元阵列区域；以及在第二方向上分别与第一子单元阵列区域和第二子单元阵列区域间隔开的第三子单元阵列区域和第四子单元阵列区域，该第二方向与第一方向交叉，其中第一单元块至第四单元块在第一方向和第二方向中的至少一个上彼此偏移。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是根据本发明构思的示例实施方式的存储器件的等效电路图；
图2A是根据本发明构思的示例实施方式的存储器件的分解透视图；
图2B是根据本发明构思的另一些示例实施方式的存储器件的分解透视图；
图2C是根据本发明构思的另一些示例实施方式的存储器件的分解透视图；
图3是根据本发明构思的示例实施方式的存储器件的透视图；
图4至图7分别是图3的第一单元块、第二单元块、第三单元块和第四单元块的俯视布局图；
图8是沿着图4至图7的线A1-A1'截取的剖视图；
图9是沿着图4至图7的线B1-B1'截取的剖视图；
图10至图14是根据本发明构思的示例实施方式的存储单元的剖视图；
图15是根据本发明构思的示例实施方式的存储器件的俯视布局图；
图16是根据本发明构思的示例实施方式的存储器件的剖视图；
图17和图18是根据本发明构思的示例实施方式的存储器件的剖视图；
图19和图20是根据本发明构思的另一些示例实施方式的存储器件的剖视图；以及
图21和图22是根据本发明构思的另一些示例实施方式的存储器件的剖视图。
具体实施方式
在下文，将参照附图详细描述本发明构思的实施方式。在整个附图的描述中，相同的附图标记表示相同的元件。注意，关于一个实施方式描述的本发明的方面可以被结合在不同的实施方式中，尽管没有相对于其具体描述。也就是，所有的实施方式和/或任何实施方式的特征可以以任何方式和/或组合来结合。
本发明构思的一些实施方式源于以下认识：包括多个顺序地堆叠的单元块的存储器件可以通过位线接触和/或字线接触互连，其中在存储器件的平面图中，互连线设置在单元块的占用区域(footprint)之外。这会导致布线电阻增大以及存储器件的更大的占用区域。根据本发明构思的一些实施方式，存储器件可以包括多个堆叠的单元块，其中每个单元块在至少一个方向上从相邻的单元块偏移。当在平面图中观看时，该偏移可以提供路径以使位线和/或字线在单元块之间行进，而不使线在存储器件的整个周边之外行进。这可以减小位线和/或字线的总长度，并因此减小布线电阻。还可以提供电特性的改进，诸如与布线相关的电压降。由于在存储器件的平面图中用于位线和/或字线的布线连接在单元块的占用区域内，所以可以减小整个器件占用区域。
图1是根据本发明构思的示例实施方式的存储器件10的等效电路图。
参照图1，存储器件10可以包括：下字线WL11和WL12，在第一方向(例如图1的X方向)上延伸并在垂直于第一方向或与第一方向交叉的第二方向(例如图1中的Y方向)上彼此间隔开；以及上字线WL21和WL22，提供在下字线WL11和WL12上、在垂直于第一方向或与第一方向交叉的第三方向(例如图1的Z方向)上与下字线WL11和WL12间隔开、并在第一方向上延伸。存储器件10还可以包括：位线BL1、BL2、BL3和BL4，提供在下字线WL11和WL12与上字线WL21和WL22之间、在第三方向上与下字线WL11和WL12以及上字线WL21和WL22间隔开、并在第二方向上延伸。
第一存储单元MC1可以提供在下字线WL11和WL12与位线BL1、BL2、BL3和BL4之间，第二存储单元MC2可以提供在位线BL1、BL2、BL3和BL4与上字线WL21和WL22之间。具体地，第一存储单元MC1和第二存储单元MC2可以包括用于存储数据的可变电阻材料层RM和用于选择存储单元的开关器件SW。开关器件SW也可以称为选择器件或访问器件。
在示例实施方式中，第一存储单元MC1和第二存储单元MC2可以被提供为在第三方向上具有对称结构。例如，如图1所示，在第一存储单元MC1中，可变电阻材料层RM可以连接到位线BL1、BL2、BL3和BL4，开关器件SW可以连接到下字线WL11和WL12，并且可变电阻材料层RM可以串联连接到开关器件SW。在第二存储单元MC2中，可变电阻材料层RM可以连接到位线BL1、BL2、BL3和BL4，开关器件SW可以连接到上字线WL21和WL22，并且可变电阻材料层RM可以串联连接到开关器件SW。
然而，本发明构思的实施方式不限于此。与图1不同，可变电阻材料层RM和开关器件SW的位置可以在第一存储单元MC1和第二存储单元MC2中交换。例如，在第一存储单元MC1中，可变电阻材料层RM可以连接到下字线WL11和WL12，开关器件SW可以连接到位线BL1、BL2、BL3和BL4。在第二存储单元MC2中，可变电阻材料层RM可以连接到上字线WL21和WL22，开关器件SW可以连接到位线BL1、BL2、BL3和BL4。
在另一些实施方式中，第一存储单元MC1和第二存储单元MC2可以被提供为具有相似或相同的结构。与图1不同，在第一存储单元MC1中，可变电阻材料层RM可以连接到位线BL1、BL2、BL3和BL4，开关器件SW可以连接到下字线WL11和WL12；在第二存储单元MC2中，可变电阻材料层RM可以连接到上字线WL21和WL22，开关器件SW可以连接到位线BL1、BL2、BL3和BL4。
与图1不同，附加位线(未示出)和附加字线(未示出)可以进一步提供在上字线WL21和WL22上，并且附加存储单元可以进一步提供在上字线WL21和WL22与附加位线之间以及在附加位线与附加字线之间。
现在将描述根据本发明构思的一些实施方式的驱动存储器件10的方法。
例如，电压可以通过下字线WL11和WL12和上字线WL21和WL22以及位线BL1、BL2、BL3和BL4被施加到第一存储单元MC1和第二存储单元MC2的可变电阻材料层RM，使得电流可以流过可变电阻材料层RM。例如，可变电阻材料层RM可以包括能够在第一状态和第二状态之间可逆地转变的相变材料层。然而，可变电阻材料层RM的实施方式不限于此，并可以包括任何可变电阻器，其中电阻值根据施加到其的施加电压和/或通过其接收的电流而变化。例如，可变电阻材料层RM的电阻可以基于施加到所选择的第一存储单元MC1或第二存储单元MC2的可变电阻材料层RM的电压在第一状态和第二状态之间可逆地转变。
基于可变电阻材料层RM的电阻的变化，数字数据诸如“0”或“1”可以存储在第一存储单元MC1和第二存储单元MC2中或从第一存储单元MC1和第二存储单元MC2擦除。例如，对应于高电阻状态“0”和低电阻状态“1”的数据可以被编程在第一存储单元MC1和第二存储单元MC2中。这里，从高电阻状态“0”到低电阻状态“1”的编程操作可以被称为“设定操作”，从低电阻状态“1”到高电阻状态“0”的编程操作可以被称为“复位操作”。然而，将理解，根据本发明构思的各种实施方式，第一存储单元MC1和第二存储单元MC2不限于高电阻状态“0”和低电阻状态“1”的上述数字数据，并可以基于各种电阻状态存储数据。
任意的第一存储单元MC1或第二存储单元MC2可以通过选择下字线WL11、WL12和上字线WL21、WL22中的一个以及位线BL1、BL2、BL3和BL4中的一个而被寻址，并可以通过在下字线WL11、WL12和上字线WL21、WL22中的一个与位线BL1、BL2、BL3或BL4之间施加信号而被编程，并且基于第一存储单元MC1或第二存储单元MC2的可变电阻器的电阻值的数据可以通过测量流过位线BL1、BL2、BL3或BL4的电流值来读取。
根据示例实施方式，下字线WL11和WL12以及上字线WL21和WL22可以通过在其间提供位线BL1、BL2、BL3和BL4而彼此垂直地间隔开，第一存储单元MC1可以提供在位线BL1、BL2、BL3和BL4与下字线WL11和WL12之间，第二存储单元MC2可以提供在位线BL1、BL2、BL3和BL4与上字线WL21和WL22之间。因此，根据本发明构思的一些实施方式，存储器件10可以具有相对紧凑的尺寸和相对高的集成密度。
图2A是根据本发明构思的示例实施方式的存储器件10A的分解透视图。
参照图2A，存储器件10A可以包括位于基板110上处于不同水平面的第一至第四单元块BF1、BF2、BF3和BF4。第一至第四单元块BF1、BF2、BF3和BF4中的每个可以包括下字线WL11和WL12(见图1)、位线BL1、BL2、BL3和BL4(见图1)以及提供在下字线WL11和WL12与位线BL1、BL2、BL3和BL4之间的第一存储单元MC1(见图1)，如图1所示。
例如，如图2A所示，第一单元块BF1可以提供在基板110上的第一水平面LV1处，第二单元块BF2可以提供在基板110上的第二水平面LV2处。第二单元块BF2可以定位为与第一单元块BF1部分地重叠。例如，第二单元块BF2可以提供在从第一单元块BF1在第一方向(例如X方向)上移动或偏移第一单元块BF1在第一方向上的第一宽度W1的1/2的位置处。
第三单元块BF3可以提供在基板110上的第三水平面LV3处。第三单元块BF3可以定位为与第一单元块BF1和第二单元块BF2两者部分地重叠。例如，第三单元块BF3可以提供在从第一单元块BF1在第一方向上移动或偏移第一单元块BF1的第一宽度W1的1/2并从第一单元块BF1在第二方向(例如Y方向)上移动或偏移第一单元块BF1在第二方向上的第二宽度W2的1/2的位置处。此外，第三单元块BF3可以提供在从第二单元块BF2在第二方向上移动或偏移第二宽度W2的1/2的位置处。
第四单元块BF4可以提供在基板110上的第四水平面LV4处。第四单元块BF4可以定位为与所有的第一至第三单元块BF1、BF2和BF3部分地重叠。例如，第四单元块BF4可以提供在从第一单元块BF1在第二方向上移动或偏移第二宽度W2的1/2的位置处。此外，第四单元块BF4可以提供在从第三单元块BF3在第一方向上移动或偏移第一宽度W1的1/2的位置处。
包括用于分别驱动第一至第四单元块BF1、BF2、BF3和BF4的驱动电路的驱动电路区域DR可以提供在基板110上的第五水平面LV5处。例如，第一字线驱动区域DR_WL1、第二字线驱动区域DR_WL2、第一位线驱动区域DR_BL1和第二位线驱动区域DR_BL2可以提供在基板110上。驱动电路可以是能够处理输入到第一存储单元MC1和第二存储单元MC2(见图1)或者从第一存储单元MC1和第二存储单元MC2输出的数据的外围电路。例如，外围电路可以包括页缓冲器、锁存电路、高速缓存电路、列解码器、感测放大器、数据输入/输出电路或行解码器。
例如，如图2A所示，第一至第四单元块BF1、BF2、BF3和BF4中的任意两个可以彼此不完全重叠。这样，提供在基板110上的第五水平面LV5处的驱动电路区域DR可以与分别提供在基板110上的第一至第四水平面LV1、LV2、LV3和LV4处的第一至第四单元块BF1、BF2、BF3和BF4垂直地重叠。第一字线驱动区域DR_WL1、第二字线驱动区域DR_WL2、第一位线驱动区域DR_BL1和第二位线驱动区域DR_BL2中的任何一个可以不与另一个重叠。因此，可以获得在从第一至第四单元块BF1、BF2、BF3和BF4到驱动电路区DR的紧凑区域上具有减小的长度或最小长度的布线连接结构(未示出)。
通常，当单元块垂直堆叠为多个层时，包括用于提供与单元块的电连接的位线接触和字线接触的布线连接结构可以提供在单元块外面(或提供为在平面图中围绕单元块)。特别地，当单元块垂直堆叠为多个层时，由于用于每层单元块的布线连接结构提供在单元块外面，所以会增大用于提供布线连接结构的布线连接区域的面积，因此，存储器件的总芯片面积也会增大。
然而，根据示例实施方式，第一至第四单元块BF1、BF2、BF3和BF4可以彼此部分地重叠，或者可以彼此移动或偏移第一宽度W1的1/2或第二宽度W2的1/2。因此，分别连接到第一至第四单元块BF1、BF2、BF3和BF4的位线接触和字线接触可以提供在基板110的与第一至第四单元块BF1、BF2、BF3和BF4重叠的区域上。也就是，根据本发明构思的一些实施方式的布线结构可以被限制到由第一至第四单元块BF1、BF2、BF3和BF4的平面图限定的多边形内的区域。这样，可以减小布线连接区域的面积，并且存储器件10A可以具有紧凑的尺寸。
图2B是根据本发明构思的另一些示例实施方式的存储器件10B的分解透视图。
参照图2B，第一单元块BF1可以提供在基板110上的第一水平面LV1处，第二单元块BF2可以提供在基板110上的第二水平面LV2处，第二单元块BF2可以提供在从第一单元块BF1在第一方向(例如X方向)上移动或偏移第一单元块BF1在第一方向上的第一宽度W1的1/2的位置处。
包括用于分别驱动第一单元块BF1和第二单元块BF2的驱动电路的驱动电路区域DR可以提供在基板110上的第五水平面LV5上。例如，第一字线驱动区域DR_WL1、第二字线驱动区域DR_WL2和第一位线驱动区域DR_BL1可以提供在基板110上。第一单元块BF1的位线和第二单元块BF2的位线两者可以电连接到第一位线驱动区域DR_BL1。
图2C是根据本发明构思的另一些示例实施方式的存储器件10C的分解透视图。
参照图2C，第一单元块BF1可以提供在基板110上的第一水平面LV1处，第二单元块BF2可以提供在基板110上的第二水平面LV2处，第二单元块BF2可以提供在从第一单元块BF1在第二方向(例如Y方向)上移动或偏移第一单元块BF1在第二方向上的第二宽度W2的1/2的位置处。
包括用于分别驱动第一单元块BF1和第二单元块BF2的驱动电路的驱动电路区域DR可以提供在基板110上的第五水平面LV5处。例如，第一字线驱动区域DR_WL1、第一位线驱动区域DR_BL1和第二位线驱动区域DR_BL2可以提供在基板110上。第一单元块BF1的字线和第二单元块BF2的字线两者可以电连接到第一字线驱动区域DR_WL1。
图3是根据本发明构思的示例实施方式的存储器件100的透视图。图4至图7分别是图3的第一单元块BF1、第二单元块BF2、第三单元块BF3和第四单元块BF4的俯视布局图。图8是沿着图4至图7的线A1-A1'截取的剖视图。图9是沿着图4至图7的线B1-B1'截取的剖视图。
参照图3至图9，存储器件100可以包括提供在基板110上的多个第一字线130-1、多个第二字线130-2、多个第三字线130-3、多个第一位线160-1、多个第二位线160-2和多个存储单元MC。
第一字线130-1可以在第一方向(例如图3的X方向)上在基板110上延伸，第一位线160-1可以在第二方向(例如图3的Y方向)上在第一字线130-1上延伸。第二字线130-2可以在第一方向上在第一位线160-1上延伸，第二位线160-2可以在第二方向上在第二字线130-2上延伸，第三字线130-3可以在第一方向上在第二位线160-2上延伸。
存储单元MC可以提供在第一字线130-1和第一位线160-1之间、在第一位线160-1和第二字线130-2之间、在第二字线130-2和第二位线160-2之间、以及在第二位线160-2和第三字线130-3之间。
存储器件100可以包括提供在基板110上且在第三方向(例如图3的Z方向)上的不同水平面处的第一至第四单元块BF1、BF2、BF3和BF4。每个第一单元块BF1可以包括第一字线130-1和第一位线160-1以及在它们之间的存储单元MC，每个第二单元块BF2可以包括第一位线160-1和第二字线130-2以及在它们之间的存储单元MC。每个第三单元块BF3可以包括第二字线130-2和第二位线160-2以及在它们之间的存储单元MC，每个第四单元块BF4可以包括第二位线160-2和第三字线130-3以及在它们之间的存储单元MC。
图4示意性地示出提供在每个第一单元块BF1中的第一字线130-1和第一位线160-1以及第一字线接触134-1和第一位线接触164-1的布置。
第一单元块BF1可以包括在第一方向(例如X方向)上延伸的第一字线130-1以及在第二方向(例如Y方向)上延伸的第一位线160-1。提供在第一单元块BF1中的第一字线130-1不连接到提供在另一相邻的第一单元块BF1中的第一字线130-1。提供在第一单元块BF1中的第一位线160-1不连接到提供在另一相邻的第一单元块BF1中的第一位线160-1。
如这里所用的，单元块可以被限定为包括由第一字线组和第一位线组配置的多个存储单元MC，该第一字线组包括在第一方向上延伸并彼此间隔开的多个第一字线130-1，该第一位线组包括在第二方向上延伸并彼此间隔开的多个第一位线160-1。也就是，在图4中，在第一方向上的两个第一单元块BF1和在第二方向上的两个第一单元块BF1布置为矩阵。
第一单元块BF1可以包括第一至第四子单元阵列区域SB1A、SB1B、SB1C和SB1D。第一子单元阵列区域SB1A和第二子单元阵列区域SB1B可以在第一方向上彼此间隔开。第三子单元阵列区域SB1C和第四子单元阵列区域SB1D可以在第一方向上彼此间隔开，并在第二方向上分别与第一子单元阵列区域SB1A和第二子单元阵列区域SB1B间隔开。第一子单元阵列区域SB1A可以通过第一字线130-1连接到第二子单元阵列区域SB1B，并可以通过第一位线160-1连接到第三子单元阵列区域SB1C。
例如，如图4所示，分别连接到第一字线130-1的第一字线接触134-1可以提供在第一子单元阵列区域SB1A和第二子单元阵列区域SB1B之间。分别连接到第一位线160-1的第一位线接触164-1可以提供在第一子单元阵列区域SB1A和第三子单元阵列区域SB1C之间。
例如，如图4或图8所示，由于第一字线接触134-1提供在第一子单元阵列区域SB1A和第二子单元阵列区域SB1B之间，所以第一字线接触134-1可以与第一字线130-1在第一方向上的中心点重叠。也就是，当每个第一字线130-1在第一方向上具有第一长度L1(参照图8)时，每个第一字线接触134-1与第一字线130-1的端部之间的距离可以对应于第一长度L1的1/2。因此，第一字线接触134-1与距离其最远的存储单元MC之间的距离可以对应于第一长度L1的1/2。
由于第一字线接触134-1提供在第一子单元阵列区域SB1A和第二子单元阵列区域SB1B之间，所以第一字线接触134-1和存储单元MC之间的距离可以减小并且第一单元块BF1可以具有较低的布线电阻。此外，由于布线的电阻(例如第一字线130-1的电阻)引起的电压降(或IR降)可以减小，因此提供在第一单元块BF1中的存储单元MC的电特性基于其位置的差异或偏差也可以减小。
例如，如图5所示，每个第二单元块BF2可以包括第一至第四子单元阵列区域SB2A、SB2B、SB2C和SB2D。在平面图中，第二单元块BF2可以在第一方向上从第一单元块BF1移动或偏移第一单元块BF1的第一宽度W1(见图2A)的1/2。也就是，提供在第二单元块BF2中的第二字线130-2可以在第一方向上从提供在第一单元块BF1中的第一字线130-1移动或偏移第一宽度W1的1/2。提供在第二单元块BF2中且连接到第二字线130-2的第二字线接触134-2可以在第一方向上与提供在第一单元块BF1中的第一字线接触134-1间隔开第一宽度W1的1/2。或者，当每个第一字线130-1在第一方向上具有第一长度L1时，第二字线130-2可以在第一方向上从第一字线130-1移动或偏移第一长度L1的1/2，第二字线接触134-2可以在第一方向上与第一字线接触134-1间隔开第一长度L1的1/2。也就是，在平面图中，第二字线接触134-2可以不与第一字线接触134-1重叠。
例如，如图6所示，每个第三单元块BF3可以包括第一至第四子单元阵列区域SB3A、SB3B、SB3C和SB3D。在平面图中，第三单元块BF3可以在第一方向上从第一单元块BF1移动或偏移第一单元块BF1的第一宽度W1的1/2，并在第二方向上从第一单元块BF1移动或偏移第一单元块BF1的第二宽度W2的1/2。例如，如图7所示，每个第四单元块BF4可以包括第一至第四子单元阵列区域SB4A、SB4B、SB4C和SB4D。在平面图中，第四单元块BF4可以从第一单元块BF1在第二方向上移动或偏移第一单元块BF1的第二宽度W2的1/2。
提供在第四单元块BF4中的第二位线160-2可以在第二方向上从提供在第一单元块BF1中的第一位线160-1移动或偏移第二宽度W2的1/2。提供在第四单元块BF4中且连接到第二位线160-2的第二位线接触164-2可以在第二方向上与提供在第一单元块BF1中的第一位线接触164-1间隔开第二宽度W2的1/2。
在示例实施方式中，第二单元块BF2的第三子单元阵列区域SB2C、第三单元块BF3的第一子单元阵列区域SB3A和第四单元块BF4的第二子单元阵列区域SB4B可以在第三方向上顺序地提供在第一单元块BF1的第四子单元阵列区域SB1D上。
例如，如图4、图7和图8所示，提供在第四单元块BF4中的第三字线130-3可以与提供在第一单元块BF1中的第一字线130-1垂直地重叠。分别连接到第三字线130-3的第三字线接触134-3可以与分别连接到第一字线130-1的第一字线接触134-1重叠。第三字线130-3可以通过第三字线接触134-3分别连接到且电连接到第一字线130-1。这样，第三字线130-3可以通过第三字线接触134-3和第一字线接触134-1电连接到用于驱动第一字线130-1的第一字线驱动区域DR_WL1。
例如，如图8所示，第一字线驱动区域DR_WL1可以与第一单元块BF1的第一字线接触134-1和第四单元块BF4的第三字线接触134-3垂直地重叠，但是本发明构思的实施方式不限于此。第二字线驱动区域DR_WL2可以与第二单元块BF2和第三单元块BF3的第二字线接触134-2垂直地重叠。如图9所示，第一位线驱动区域DR_BL1可以与第一单元块BF1和第二单元块BF2的第一位线接触164-1垂直地重叠，并且第二位线驱动区域DR_BL2可以与第三单元块BF3和第四单元块BF4的第二位线接触164-2垂直地重叠。
如图8和图9所示，用于配置驱动电路的多个晶体管TR可以提供在基板110上。用于驱动电路的有源区域(未示出)可以通过隔离层112限定在基板110中，并且晶体管TR可以提供在有源区域上。每个晶体管TR可以包括栅极GL、栅极绝缘层GI和源极/漏极区域SD。栅极GL的两个侧壁可以覆盖有栅极间隔物GS，并且蚀刻停止层114可以提供在基板110的顶表面110T上以覆盖栅极GL和栅极间隔物GS。蚀刻停止层114可以包括绝缘材料，诸如硅氮化物或硅氮氧化物。
层间绝缘层120可以提供在蚀刻停止层114上，层间绝缘层120包括第一下绝缘层120-1、第二下绝缘层120-2、第三下绝缘层120-3和第四下绝缘层120-4。多层布线结构124可以电连接到每个晶体管TR。多层布线结构124可以包括第一通路126-1、第一布线层128-1、第二通路126-2和第二布线层128-2(它们在基板110上顺序地彼此堆叠并电连接到彼此)，并可以被层间绝缘层120围绕。层间绝缘层120可以由氧化物(诸如硅氧化物)或氮化物(诸如硅氮化物)制成。
第一字线130-1、第一位线160-1、第二字线130-2、第二位线160-2和第三字线130-3中的每个可以由金属、导电的金属氮化物、导电的金属氧化物或其组合制成。例如，第一字线130-1、第一位线160-1、第二字线130-2、第二位线160-2和第三字线130-3中的每个可以由钨(W)、钨氮化物(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、钛铝氮化物(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、铟锡氧化物(ITO)、其合金、或其组合制成，或包括金属层和覆盖金属层的至少一部分的导电的阻挡层。导电的阻挡层可以由例如钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)或其组合制成。
存储单元MC可以提供在第一字线130-1、第一位线160-1、第二字线130-2、第二位线160-2和第三字线130-3之间。每个存储单元MC可以包括开关元件140和提供在开关元件140上的存储元件150。在示例实施方式中，存储单元MC可以具有矩形柱形状。在另一些实施方式中，存储单元MC可以具有各种柱形状，诸如但不限于圆形、椭圆形或多边形的柱形状。
第一绝缘层132-1可以提供在层间绝缘层120上在第一字线130-1之间，第二绝缘层148-1可以提供在第一绝缘层132-1和第一字线130-1上以填充相邻的存储单元MC之间的空间。第三绝缘层162-1可以提供在第二绝缘层148-1上在相邻的第一位线160-1之间，第四绝缘层148-2可以提供在第三绝缘层162-1和第一位线160-1上以填充相邻的存储单元MC之间的空间。第五绝缘层132-2可以提供在第四绝缘层148-2上在相邻的第二字线130-2之间，第六绝缘层148-3可以提供在第五绝缘层132-2和第二字线130-2上以填充相邻的存储单元MC之间的空间。第七绝缘层162-2可以提供在第六绝缘层148-3上在相邻的第二位线160-2之间，第八绝缘层148-4可以提供在第七绝缘层162-2和第二位线160-2上以填充相邻的存储单元MC之间的空间。第九绝缘层132-3可以提供在第八绝缘层148-4上在相邻的第三字线130-3之间。另外，第一至第九绝缘层132-1、148-1、162-1、148-2、132-2、148-3、162-2、148-4和132-3可以由相同的材料制成，或者在另一些实施方式中，它们中的至少一个可以由与其它绝缘层不同的材料制成。例如，第一至第九绝缘层132-1、148-1、162-1、148-2、132-2、148-3、162-2、148-4和132-3可以包括硅氧化物、硅氮化物和硅氮氧化物中的一种或更多种。可以提供空气空间(未示出)代替第一至第九绝缘层132-1、148-1、162-1、148-2、132-2、148-3、162-2、148-4和132-3中的至少一个，并且在此实施方式中，具有特定厚度的绝缘衬层(未示出)可以提供在空气空间和存储单元MC之间。
例如，如图8和图9所示，第一字线接触134-1可以穿过层间绝缘层120并电连接到提供在基板110上的第一字线驱动区域DR_WL1。第二字线接触134-2可以穿过层间绝缘层120和第一至第四绝缘层132-1、148-1、162-1和148-2并电连接到第二字线驱动区域DR_WL2。第一位线接触164-1可以穿过层间绝缘层120以及第一绝缘层132-1和第二绝缘层148-1并电连接到第一位线驱动区域DR_BL1，第二位线接触164-2可以穿过层间绝缘层120和第一至第六绝缘层132-1、148-1、162-1、148-2、132-2和148-3并电连接到第二位线驱动区域DR_BL2。第三字线接触134-3可以通过第一字线接触134-1电连接到第一字线驱动区域DR_WL1。
通常，当单元块垂直地堆叠为多个层时，会在单元块外面提供布线连接结构，该布线连接结构包括用于提供与单元块的电连接的位线接触和字线接触。特别地，当单元块垂直地堆叠为多个层时，由于用于每层的单元块的布线连接结构提供在单元块外面，所以会增大用于提供布线连接结构的布线连接区域的面积，因此存储器件的总芯片面积也会增大。
然而，根据前述示例实施方式，第一至第三字线接触134-1、134-2和134-3以及第一位线接触164-1和第二位线接触164-2可以提供在与第一至第四单元块BF1、BF2、BF3和BF4重叠的位置处。因此，通过第一至第三字线接触134-1、134-2和134-3以及第一位线接触164-1和第二位线接触164-2，可以获得从第一至第四单元块BF1、BF2、BF3和BF4到驱动电路区域DR(见图2A)的具有减小的长度或最小长度的布线连接结构。因此，存储器件100可以具有相对紧凑的尺寸。
此外，根据前述示例实施方式，由于第一字线接触134-1提供在第一子单元阵列区域SB1A和第二子单元阵列区域SB1B之间，所以第一字线接触134-1和存储单元MC之间的距离可以减小，因此由于布线的电阻引起的电压降(或IR降)也可以减小。因此，可以减小提供在第一至第四单元块BF1、BF2、BF3和BF4中的存储单元MC的电特性基于其位置的差异或偏差。
现在将参照图10至图14描述根据本发明构思的示例实施方式的存储单元MC、MC-1、MC-2、MC-3和MC-4的详细配置。
参照图10，存储单元MC可以包括开关元件140和提供在开关元件140上的存储元件150。开关元件140可以包括顺序地堆叠在多个第一字线130-1中的每个上的第一电极层142、开关材料层144和第二电极层146。
开关材料层144可以是配置为控制电流的流动的电流控制层。开关材料层144可以包括其电阻是基于施加到开关材料层144的两端的电压和/或流过其的电流的大小而可变化的材料层。例如，开关材料层144可以包括具有双向阈值开关(OTS)特性的材料层。现在将简要描述基于OTS材料层的开关材料层144的示例功能。当低于阈值电压的电压被施加到开关材料层144时，开关材料层144保持在高电阻状态，因此几乎没有电流流过开关材料层144。当高于阈值电压的电压被施加到开关材料层144时，开关材料层144处于低电阻状态，因此电流开始从其流过。当流过开关材料层144的电流低于保持电流时，开关材料层144可以转变为高电阻状态。
开关材料层144可以包括硫族化物材料作为OTS材料层。在示例实施方式中，开关材料层144可以包括硅(Si)、碲(Te)、砷(As)、锗(Ge)、铟(In)或其组合。例如，开关材料层144可以包括含量为约14％的硅(Si)、含量为约39％的碲(Te)、含量为约37％的砷(As)、含量为约9％的锗(Ge)以及含量为约1％的铟(In)。这里，所述百分比是总共100％中的原子百分比，并且此原则可以同样地应用于以下描述。在另一些实施方式中，开关材料层144可以包括硅(Si)、碲(Te)、砷(As)、锗(Ge)、硫(S)、硒(Se)或其组合。例如，开关材料层144可以包括含量为约5％的硅(Si)、含量为约34％的碲(Te)、含量为约28％的砷(As)、含量为约11％的锗(Ge)、含量为约21％的硫(S)以及含量为约1％的硒(Se)。在另一些实施方式中，开关材料层144可以包括硅(Si)、碲(Te)、砷(As)、锗(Ge)、硫(S)、硒(Se)、锑(Sb)或其组合。例如，开关材料层144可以包括含量为约21％的碲(Te)、含量为约10％的砷(As)、含量为约15％的锗(Ge)、含量为约2％的硫(S)、含量为约50％的硒(Se)以及含量为约2％的锑(Sb)。
开关材料层144不限于OTS材料层，并可以包括可操作以选择器件的各种材料层。例如，开关材料层144可以包括但不限于二极管、隧道结、PNP二极管或双极结型晶体管(BJT)、混合离子电子传导(MIEC)材料等。
第一电极层142和第二电极层146可以用作电流路径并由导电材料制成。例如，第一电极层142和第二电极层146中的每个可以由金属、导电的金属氮化物、导电的金属氧化物或其组合制成。第一电极层142和第二电极层146中的每个可以包括钛氮化物(TiN)层，但是本发明构思的实施方式不限于此。
存储元件150可以包括顺序地堆叠在开关元件140上的第三电极层152、可变电阻层154和第四电极层156。
在示例实施方式中，可变电阻层154可以包括相变材料，其基于加热时间在非晶态和结晶态之间可逆地改变。例如，可变电阻层154可以具有由于施加到可变电阻层154的两端的电压而产生的焦耳热可逆地可改变的相，并可以包括其电阻由于相变而可改变的材料。具体地，相变材料可以转变为处于非晶相的高电阻状态，并可以转变为处于结晶相的低电阻状态。通过将高电阻状态定义为“0”并将低电阻状态定义为“1”，数据可以存储在可变电阻层154中。
在一些实施方式中，可变电阻层154可以包括来自周期表中的VI族的一种或更多种元素(硫族元素)，并可以包括来自周期表中的III族、IV族或V族的一种或更多种化学改性剂。例如，可变电阻层154可以包括Ge-Sb-Te。这里，使用连字符的化学组成可以指示包含在特定混合物或化合物中的元素，并代表包括所指示的元素的所有化学结构。例如，Ge-Sb-Te可以是材料化合物，诸如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或Ge1Sb4Te7。
除了Ge-Sb-Te之外，可变电阻层154可以包括各种相变材料。例如，可变电阻层154可以包括Ge-Te、Sb-Te、In-Se、Ga-Sb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、In-Sn-Sb-Te和As-Ge-Sb-Te中的至少一种或组合。
可变电阻层154的每种元素可以具有各种化学计量比。可以基于每种元素的化学计量比来控制可变电阻层154的结晶温度、熔化温度、基于结晶能的相变速度和数据保持特性。
可变电阻层154还可以包括碳(C)、氮(N)、硅(Si)、氧(O)、铋(Bi)和锡(Sn)中的至少一种杂质。存储器件100的驱动电流可以通过杂质改变。可变电阻层154还可以包括金属。例如，可变电阻层154可以包括铝(Al)、镓(Ga)、锌(Zn)、钛(Ti)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、钼(Mo)、钌(Ru)、钯(Pd)、铪(Hf)、钽(Ta)、铱(Ir)、铂(Pt)、锆(Zr)、铊(T1)、铅(Pb)和钋(Po)中的至少一种。上述金属材料可以增大可变电阻层154的电导率和热导率，从而提高结晶速度和设定速度。此外，金属材料可以改善可变电阻层154的数据保持特性。
可变电阻层154可以具有多层结构，其中具有不同特性的两个或更多个层彼此堆叠。所述层的数量或厚度可以被自由选择。可以在所述层之间进一步提供阻挡层，该阻挡层配置为减少或防止所述层之间的材料的扩散。此外，可变电阻层154可以具有超晶格结构，其中包括不同材料的多个层彼此交替地堆叠。例如，可变电阻层154可以具有这样的结构，其中由Ge-Te制成的第一层和由Sb-Te制成的第二层交替地彼此堆叠。然而，第一层和第二层不限于Ge-Te和Sb-Te，并可以包括上述各种材料。
尽管在上述实施方式中可变电阻层154包括相变材料，但是本发明构思的实施方式不限于此，在另一些实施方式中可变电阻层154可以包括具有可变电阻特性的各种材料。
在一些实施方式中，当可变电阻层154包括过渡金属氧化物时，存储器件100可以是电阻RAM(ReRAM)。使用包括过渡金属氧化物的可变电阻层154，至少一个电路径可以由于编程操作而在可变电阻层154中产生或消除。可变电阻层154可以在电路径被产生时具有低的电阻值，并在电路径被消除时具有高的电阻值。存储器件100可以通过利用可变电阻层154的电阻值的差异来存储数据。
当可变电阻层154由过渡金属氧化物制成时，过渡金属氧化物可以包括钽(Ta)、锆(Zr)、钛(Ti)、铪(Hf)，锰(Mn)、钇(Y)、镍(Ni)、钴(Co)、锌(Zn)、铌(Nb)、铜(Cu)、铁(Fe)和铬(Cr)当中选择的至少一种金属。例如，过渡金属氧化物可以包括由选自Ta2O5-x、ZrO2-x、TiO2-x、HfO2-x、MnO2-x、Y2O3-x、NiO1-y、Nb2O5-x、CuO1-y和Fe2O3-x中的至少一种材料制成的单层或多层。在上述材料中，x和y可以在0≤x≤1.5和0≤y≤0.5的范围内选择，但是本发明构思的实施方式不限于此。
在另一些实施方式中，当可变电阻层154具有包括由磁性材料制成的两个电极以及提供在这两个磁性电极之间的电介质的磁隧道结(MTJ)结构时，存储器件100可以是磁性RAM(MRAM)。
这两个电极可以是被钉扎层(或固定层)和自由层，并且提供在这两个电极之间的电介质可以是隧道阻挡层。被钉扎层可以具有被钉扎到一方向的磁化方向，自由层可以具有可改变为与被钉扎层的磁化方向平行或反平行的磁化方向。被钉扎层的磁化方向和自由层的磁化方向可以平行于隧道阻挡层的表面，但是本发明构思的实施方式不限于此。被钉扎层的磁化方向和自由层的磁化方向可以垂直于隧道阻挡层的表面。
当自由层的磁化方向平行于被钉扎层的磁化方向时，可变电阻层154可以具有第一电阻值。当自由层的磁化方向反平行于被钉扎层的磁化方向时，可变电阻层154可以具有第二电阻值。存储器件100可以通过利用电阻值的差异来存储数据。自由层的磁化方向可以由于编程电流中的电子的自旋扭矩而改变。
被钉扎层和自由层可以包括磁性材料。在这些实施方式中，被钉扎层还可以包括用于钉扎被钉扎层中的铁磁材料的磁化方向的反铁磁材料。隧道阻挡层可以由选自Mg、Ti、Al、MgZn和MgB中的任何一种材料的氧化物制成，但是本发明构思的实施方式不限于上述材料。
第三电极层152和第四电极层156可以用作电流路径并可以由导电材料制成。例如，第三电极层152和第四电极层156中的每个可以由金属、导电的金属氮化物、导电的金属氧化物或其组合制成。在示例实施方式中，第三电极层152和第四电极层156中的至少一个可以包括配置为产生足够的热以改变可变电阻层154的相的导电材料。例如，第三电极层152和第四电极层156可以由基于高熔点金属的导电材料诸如TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、TiCN、TaCN或其组合、或碳基导电材料(诸如C、SiC、SiCN、CN)制成。然而，第三电极层152和第四电极层156的实施方式不限于上述材料。在另一些实施方式中，第三电极层152和第四电极层156中的每个可以包括由金属、导电的金属氮化物或导电的金属氧化物制成的导电层以及覆盖导电层的至少一部分的至少一个导电的阻挡层。导电的阻挡层可以由金属氧化物、金属氮化物或其组合制成，但是本发明构思的实施方式不限于此。
在另一些实施方式中，可以省略第一至第四电极层142、146、152和156中的至少一个。第二电极层146和第三电极层152中的一个可以不被省略以减少或防止由于开关材料层144和可变电阻层154之间的直接接触引起的污染或接触故障。此外，第二电极层146和第三电极层152中的任何一个可以具有比另一个大的厚度。这样，当第三电极层152或第四电极层156被加热以改变可变电阻层154的相时，可以减少或防止热对与其相邻的开关材料层144的影响(例如可以减少或防止由于从第三电极层152或第四电极层156提供的热引起的开关材料层144的劣化或损坏，例如部分结晶)。
参照图11，存储单元MC-1可以包括提供在第一字线130-1上的存储元件150以及提供在存储元件150上的开关元件140。
根据示例实施方式，存储单元MC-1可以与以上参照图10描述的存储单元MC一起用于存储器件100中。例如，为了实现流过存储单元MC和MC-1的电流的大致等同的方向，存储单元MC-1可以提供在第一字线130-1和第一位线160-1之间，并且存储单元MC可以提供在第一位线160-1和第二字线130-2之间。
参照图12，存储单元MC-2可以具有倾斜的侧壁150SW，并且可变电阻层154的顶表面在第二方向(例如Y方向)上的宽度可以小于开关材料层144的顶表面在第二方向上的宽度。
在示例实施方式中，通过在第一字线130-1和第一绝缘层132-1上形成存储叠层(未示出)、在存储叠层上形成掩模图案(未示出)、然后通过使用掩模图案作为蚀刻掩模对存储叠层执行各向异性蚀刻工艺，可以制造存储单元MC-2。在各向异性蚀刻工艺中，存储单元MC-2的上部可以暴露于蚀刻气氛更长的时间，因此存储单元MC-2可以具有倾斜的侧壁150SW。
参照图13，存储单元MC-3还可以包括提供在可变电阻层154的两个侧壁上的间隔物158。
在示例实施方式中，绝缘层(未示出)可以形成在第三电极层152上，沟槽可以形成在绝缘层中，然后间隔物158可以形成在沟槽的侧壁上。此后，可变电阻层154可以形成在间隔物158上以填充沟槽。间隔物158的下部的宽度可以大于其上部的宽度。上述工艺也可以称为镶嵌工艺。
参照图14，存储单元MC-4可以包括具有“L”形状的第三电极层152A，并且间隔物152B可以提供在第三电极层152A的两个侧壁上。
第三电极层152A可以包括导电材料，该导电材料配置为产生足够的热以改变可变电阻层154的相。这里，第三电极层152A可以被称为加热电极。由于第三电极层152A和可变电阻层154之间的小的接触面积，可以提高存储元件150的可靠性。
图15是根据本发明构思的示例实施方式的存储器件100A的俯视布局图。图15示出图3的第四单元块BF4的布局。在图1至图15中，相同的附图标记表示相同的元件。
参照图15，第三字线接触134-3A和134-3B可以布置为Z字形形式。也就是，连接到奇数编号的第三字线130-3的第三字线接触134-3A可以在第一方向(例如X方向)上与连接到偶数编号的第三字线130-3的第三字线接触134-3B间隔开特定距离。
尽管没有在图15中示出，但是第一字线接触134-1、第二字线接触134-2、第一位线接触164-1和第二位线接触164-2可以都布置为Z字形形式，类似于第三字线接触134-3A和134-3B。
图16是根据本发明构思的示例实施方式的存储器件100B的剖视图。图16示出对应于沿着图4至图7的线B1-B1'截取的剖视图的剖面。在图1至图16中，相同的附图标记表示相同的元件。
参照图16，第一位线接触164-1和第二位线接触164-2中的每个可以包括多个柱(stud)CO_U。例如，第一位线接触164-1可以具有由层间绝缘层120围绕的柱CO_U以及由第一绝缘层132-1和第二绝缘层148-1围绕的柱CO_U的堆叠结构。第二位线接触164-2可以具有由层间绝缘层120围绕的柱CO_U、由第一绝缘层132-1和第二绝缘层148-1围绕的柱CO_U、由第三绝缘层162-1和第四绝缘层148-2围绕的柱CO_U以及由第五绝缘层132-2和第六绝缘层148-3围绕的柱CO_U的堆叠结构。
尽管没有在图16中示出，第一字线接触134-1(见图8)、第二字线接触134-2(见图8)和第三字线接触134-3(见图8)也可以具有多个柱CO_U的堆叠结构。
图17和图18是根据本发明构思的示例实施方式的存储器件100C的剖视图。图17示出对应于沿着图4至图7的线A1-A1'截取的剖视图的剖面，图18示出对应于沿着图4至图7的线B1-B1'截取的剖视图的剖面。在图1至图18中，相同的附图标记表示相同的元件。
参照图17和图18，在第一方向(例如X方向)上延伸的多个第一字线130-1、多个第二字线130-2、多个第三字线130-3和多个第四字线130-4以及在第二方向(例如Y方向)上延伸的多个第一位线160-1、多个第二位线160-2、多个第三位线160-3和多个第四位线160-4可以提供在基板110上且在不同的水平面。
存储单元MC可以提供在第一字线130-1和第一位线160-1之间、在第二字线130-2和第二位线160-2之间、在第三字线130-3和第三位线160-3、以及在第四字线130-4和第四位线160-4之间。
第一字线130-1可以与第四字线130-4垂直地重叠，并且分别连接到第一字线130-1的第一字线接触134-1可以电连接到分别连接到第四字线130-4的第四字线接触134。第二字线130-2可以与第三字线130-3垂直地重叠，并且分别连接到第二字线130-2的第二字线接触134-2可以电连接到分别连接到第三字线130-3的第三字线接触134-3。
第一位线160-1可以与第二位线160-2垂直地重叠，并且分别连接到第一位线160-1的第一位线接触164-1可以电连接到分别连接到第二位线160-2的第二位线接触164-2。第三位线160-3可以与第四位线160-4垂直地重叠，并且分别连接到第三位线160-3的第三位线接触164-3可以电连接到分别连接到第四位线160-4的第四位线接触164-4。
层间绝缘层182-1、182-2和182-3可以进一步提供在第一位线160-1和第二字线130-2之间、在第二位线160-2和第三字线130-3之间、以及在第三位线160-3和第四字线130-4之间。
图19和图20是根据本发明构思的另一些示例实施方式的存储器件100D的剖视图。图19示出对应于沿着图4和图5的线A1-A1'截取的剖视图的剖面。图20示出对应于沿着图4和图5的线B1-B1'截取的剖视图的剖面。
参照图19和图20，第一字线130-1可以在第一方向(例如图19的X方向)上在基板110上延伸，第一位线160-1可以在第二方向(例如图20的Y方向)上在第一字线130-1上延伸。第二字线130-2可以在第一方向上在第一位线160-1上延伸，并在第一方向上从第一字线130-1移动或偏移第一宽度W1(见图2A)的1/2。第二位线160-2可以在第二方向上在第二字线130-2上延伸，并与第一位线160-1垂直地重叠。
第二位线160-2可以通过第二位线接触164-2分别连接到并电连接到第一位线160-1，第一位线160-1可以通过第一位线接触164-1分别连接到并电连接到第一位线驱动区域DR_BL1。
根据前述示例实施方式，由于第一字线接触134-1和第二字线接触134-2以及第一位线接触164-1和第二位线接触164-2分别连接到第一字线130-1和第二字线130-2以及第一位线160-1和第二位线160-2的中心点，所以可以获得具有从第一字线130-1和第二字线130-2以及第一位线160-1和第二位线160-2到驱动电路区域DR(见图2B)的减小的长度或最小长度的布线连接结构。因此，存储器件100D可以具有相对紧凑的尺寸。此外，由于第一字线接触134-1和第二字线接触134-2以及第一位线接触164-1和第二位线接触164-2分别连接到第一字线130-1和第二字线130-2以及第一位线160-1和第二位线160-2的中心点，所以可以减小存储单元MC的电特性基于其位置的差异或偏差。
图21和图22是根据本发明构思的另一些示例实施方式的存储器件100E的剖视图。图21示出对应于沿着图4和图5的线A1-A1'截取的剖视图的剖面。图22示出对应于沿着图4和图5的线B1-B1'截取的剖视图的剖面。
参照图21和图22，第一字线130-1可以在第一方向(例如图21的X方向)上在基板110上延伸，第一位线160-1可以在第二方向(例如图22的Y方向)上在第一字线130-1上延伸。第二字线130-2可以在第一方向上在第一位线160-1上延伸，并与第一字线130-1垂直地重叠。第二位线160-2可以在第二方向上在第二字线130-2上延伸，并在第二方向上从第一位线160-1移动或偏移第二宽度W2(见图2A)的1/2。
第二字线130-2可以通过第二字线接触134-2分别连接到并电连接到第一字线130-1，第一字线130-1可以通过第一字线接触134-1分别连接到并电连接到第一字线驱动区域DR_WL1。
根据前述示例实施方式，由于第一字线接触134-1和第二字线接触134-2以及第一位线接触164-1和第二位线接触164-2分别连接到第一字线130-1和第二字线130-2以及第一位线160-1和第二位线160-2的中心点，所以可以获得具有从第一字线130-1和第二字线130-2以及第一位线160-1和第二位线160-2到驱动电路区域DR(见图2C)的减小的长度或最小长度的布线连接结构。因此，存储器件100E可以具有相对紧凑的尺寸。此外，由于第一字线接触134-1和第二字线接触134-2以及第一位线接触164-1和第二位线接触164-2分别连接到第一字线130-1和第二字线130-2以及第一位线160-1和第二位线160-2的中心点，所以可以减小存储单元MC的电特性基于其位置的差异或偏差。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变，而没有脱离权利要求书的精神和范围。
本申请要求于2017年12月1日在韩国知识产权局提交的韩国专利申请第10-2017-0164331号的权益，其公开内容通过引用整体地结合于此。

Claims (19)

1.一种存储器件，包括：
第一单元块，在基板上处于第一水平面；和
第二单元块，在所述基板上处于不同于所述第一水平面的第二水平面，
其中所述第一单元块和所述第二单元块中的每个包括：
在第一方向上延伸的字线，该第一方向平行于所述基板的顶表面；
字线接触，连接到所述字线在所述第一方向上的中心点；
在第二方向上延伸的位线，该第二方向平行于所述基板的顶表面并与所述第一方向交叉；
位线接触，连接到所述位线在所述第二方向上的中心点；以及
在所述字线和所述位线之间的存储单元，
其中所述第二单元块在所述第一方向和所述第二方向中的至少一个上从所述第一单元块偏移。
2.根据权利要求1所述的存储器件，其中在所述存储器件的平面图中，所述第一单元块和所述第二单元块彼此部分地且垂直地重叠；并且
其中所述存储单元包括存储元件和开关元件。
3.根据权利要求1所述的存储器件，其中所述第一单元块在所述第一方向上具有第一宽度并在所述第二方向上具有第二宽度，并且
其中，在所述存储器件的平面图中，所述第二单元块在所述第一方向上从所述第一单元块偏移所述第一宽度的1/2。
4.根据权利要求3所述的存储器件，其中，在所述存储器件的平面图中，所述第二单元块的所述字线在所述第一方向上从所述第一单元块的所述字线偏移所述第一宽度的1/2。
5.根据权利要求3所述的存储器件，其中所述第二单元块的所述位线通过所述位线接触电连接到所述第一单元块的所述位线。
6.根据权利要求1所述的存储器件，其中所述第一单元块在所述第一方向上具有第一宽度并在所述第二方向上具有第二宽度，并且
其中，在所述存储器件的平面图中，所述第二单元块在所述第二方向上从所述第一单元块偏移所述第二宽度的1/2。
7.根据权利要求6所述的存储器件，其中，在所述存储器件的平面图中，所述第二单元块的所述位线在所述第二方向上从所述第一单元块的所述位线偏移所述第二宽度的1/2。
8.根据权利要求6所述的存储器件，其中所述第二单元块的所述字线通过所述字线接触电连接到所述第一单元块的所述字线。
9.一种存储器件，包括：
在基板上的第一单元块；
在所述第一单元块上的第二单元块；
在所述第二单元块上的第三单元块；以及
在所述第三单元块上的第四单元块，
其中所述第一单元块至所述第四单元块中的每个包括：
在第一方向上延伸的字线，该第一方向平行于所述基板的顶表面；
字线接触，连接到所述字线在所述第一方向上的中心点；
在第二方向上延伸的位线，该第二方向平行于所述基板的所述顶表面并与所述第一方向交叉；
位线接触，连接到所述位线在所述第二方向上的中心点；以及
在所述字线和所述位线之间的存储单元，
其中所述第一单元块至所述第四单元块中的至少一个在所述第一方向和所述第二方向中的至少一个上从所述第一单元块至所述第四单元块中的另一个偏移。
10.根据权利要求9所述的存储器件，其中所述第一单元块在所述第一方向上具有第一宽度并在所述第二方向上具有第二宽度，
其中所述第二单元块在所述第一方向上从所述第一单元块偏移所述第一宽度的1/2，
其中所述第三单元块在所述第一方向上从所述第一单元块偏移所述第一宽度的1/2并在所述第二方向上从所述第一单元块偏移所述第二宽度的1/2，
其中所述第四单元块在所述第二方向上从所述第一单元块偏移所述第二宽度的1/2，并且
其中所述存储单元包括存储元件和开关元件。
11.根据权利要求9所述的存储器件，还包括：在所述基板和所述第一单元块之间的第一字线驱动区域、第二字线驱动区域、第一位线驱动区域和第二位线驱动区域，
其中在所述存储器件的平面图中，所述第一字线驱动区域和所述第二字线驱动区域以及所述第一位线驱动区域和所述第二位线驱动区域中的一个不与所述第一字线驱动区域和所述第二字线驱动区域以及所述第一位线驱动区域和所述第二位线驱动区域中的另一个垂直地重叠。
12.根据权利要求11所述的存储器件，其中在所述存储器件的平面图中，所述第一字线驱动区域与所述第一单元块和所述第四单元块中的每个的所述字线接触垂直地重叠，并且
其中在所述存储器件的平面图中，所述第二字线驱动区域与所述第二单元块和所述第三单元块中的每个的所述字线接触垂直地重叠。
13.根据权利要求11所述的存储器件，其中在所述存储器件的平面图中，所述第一位线驱动区域与所述第一单元块和所述第二单元块中的每个的所述位线接触垂直地重叠，并且
其中在所述存储器件的平面图中，所述第二位线驱动区域与所述第三单元和所述第四单元块中的每个的所述位线接触垂直地重叠。
14.一种存储器件，包括：
第一单元块，在基板上处于第一水平面；
第二单元块，在所述基板上处于第二水平面，该第二水平面不同于所述第一水平面；
第三单元块，在所述基板上处于第三水平面，该第三水平面不同于所述第一水平面和所述第二水平面；以及
第四单元块，在所述基板上处于第四水平面，该第四水平面不同于所述第一水平面至所述第三水平面，
其中所述第一单元块至所述第四单元块中的每个包括：
在第一方向上彼此间隔开的第一子单元阵列区域和第二子单元阵列区域，该第一方向平行于所述基板的顶表面；和
第三子单元阵列区域和第四子单元阵列区域，在与所述第一方向交叉的第二方向上分别与所述第一子单元阵列区域和所述第二子单元阵列区域间隔开，并且
其中所述第一单元块至所述第四单元块在所述第一方向和所述第二方向中的至少一个上彼此偏移，
其中所述第一单元块还包括：
在所述第一方向上延伸的多个第一字线；
在所述第二方向上延伸的多个第一位线；
第一字线接触，在所述第一子单元阵列区域和所述第二子单元阵列区域之间并且连接到所述多个第一字线；以及
第一位线接触，在所述第一子单元阵列区域和所述第三子单元阵列区域之间并且连接到所述多个第一位线。
15.根据权利要求14所述的存储器件，其中所述第二单元块的所述第三子单元阵列区域在所述第一单元块的所述第四子单元阵列区域上，
其中所述第三单元块的所述第一子单元阵列区域在所述第二单元块的所述第三子单元阵列区域上，并且
其中所述第四单元块的所述第二子单元阵列区域在所述第三单元块的所述第一子单元阵列区域上。
16.根据权利要求14所述的存储器件，其中所述第一子单元阵列区域中的所述多个第一字线分别连接到所述第二子单元阵列区域中的所述多个第一字线。
17.根据权利要求14所述的存储器件，其中所述第二单元块还包括：
在所述第二方向上延伸的所述多个第一位线；
在所述第一方向上延伸的多个第二字线；以及
第二字线接触，在所述第一子单元阵列区域和所述第二子单元阵列区域之间并且连接到所述多个第二字线。
18.根据权利要求17所述的存储器件，其中在所述存储器件的平面图中，所述第一单元块的所述第一字线接触不与所述第二单元块的所述第二字线接触重叠。
19.根据权利要求17所述的存储器件，其中所述第一单元块在所述第一方向上具有第一宽度，并且
其中，在所述存储器件的平面图中，所述第一单元块的所述第一字线接触与所述第二单元块的所述第二字线接触间隔开所述第一宽度的1/2。
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