JP2021027205A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、第１領域、第１方向において第１領域と隣り合う第２領域、及び、第１方向において第１領域と隣り合う第３領域を備える基板と、第１領域、第２領域及び第３領域に設けられた第１絶縁層と、第１領域において第１絶縁層の表面に設けられた第１配線と、第１配線に設けられたメモリセルと、メモリセルに設けられ、第１方向に延伸する第２配線と、第２領域において第２配線に接続され、基板と交差する第２方向に延伸するコンタクトと、を備える。第１絶縁層の表面は、第２領域及び第３領域の少なくとも一方に設けられ、第１方向に並ぶ複数の第１面と、複数の第１面の間に設けられた複数の第２面と、を備える。複数の第２面は、複数の第１面よりも基板に近く、又は、複数の第２面よりも基板から遠い。【選択図】図５

Description

本実施形態は、半導体記憶装置その製造方法に関する。
第１配線と、この第１配線に配置されたメモリセルと、このメモリセルに接続された第２配線と、を備える半導体記憶装置が知られている。
特開２０１１−１８８３８号公報
好適に製造可能な半導体記憶装置及びその製造方法を提供する。
一の実施形態に係る半導体記憶装置は、第１領域、第１方向において第１領域と隣り合う第２領域、及び、第１方向において第１領域と隣り合う第３領域を備える基板と、第１領域、第２領域及び第３領域に設けられた第１絶縁層と、第１領域において第１絶縁層の表面に設けられた第１配線と、第１配線に設けられたメモリセルと、メモリセルに設けられ、第１方向に延伸する第２配線と、第２領域において第２配線に接続され、基板と交差する第２方向に延伸するコンタクトと、を備える。第１絶縁層の表面は、第２領域及び第３領域の少なくとも一方に設けられ、第１方向に並ぶ複数の第１面と、複数の第１面の間に設けられた複数の第２面と、を備える。複数の第２面は、複数の第１面よりも基板に近く、又は、複数の第２面よりも基板から遠い。
一の実施形態に係る半導体記憶装置の製造方法では、第１領域、第１方向において第１領域と隣り合う第２領域、及び、第１方向において第１領域と隣り合う第３領域を備える基板の上方に第１絶縁層を形成する。また、第１絶縁層の表面に、第１導電層、抵抗変化層及び第１電極層を含む積層体を形成する。また、第１領域、第２領域及び第３領域に、第１導電層、抵抗変化層及び第１電極層の少なくとも一部が残る様に、積層体を第１方向に分断する。また、第１領域、第２領域及び第３領域に第２絶縁層を形成し、平坦化処理によって第２絶縁層の一部を除去する。また、第１領域に形成された第１導電層、抵抗変化層、第１電極層及び第２絶縁層を保護して、第２領域及び第３領域に形成された第１導電層、抵抗変化層、第１電極層及び第２絶縁層を除去する。また、第２領域及び第３領域に第３絶縁層を形成し、第１電極層に第２導電層を形成する。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 図３のＡで示した部分の模式的な拡大図である。 図４に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図４に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。 図５及び図６の一部に対応する模式的な断面図である。 図５に対応する模式的な断面図である。 図６に対応する模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 比較例に係る半導体記憶装置の製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。 同製造方法を示す模式的な図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応しても良いし、対応しなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［第１実施形態］
まず、図１及び図２を参照して、第１実施形態に係る半導体記憶装置について、簡単に説明する。図１は、同半導体記憶装置の一部の構成を示す模式的な回路図である。図２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、例えば、図２に示す通り、Ｚ方向に並ぶ下層メモリマットＬＭＭ及び上層メモリマットＵＭＭを備える。下層メモリマットＬＭＭは、Ｘ方向に並びＹ方向に延伸する複数の下層ビット線ＬＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、下層ビット線ＬＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣと、を備える。上層メモリマットＵＭＭは、Ｘ方向に並びＹ方向に延伸する複数の上層ビット線ＵＢＬと、Ｙ方向に並びＸ方向に延伸する複数のワード線ＷＬと、上層ビット線ＵＢＬ及びワード線ＷＬに対応してＸ方向及びＹ方向に並ぶ複数のメモリセルＭＣと、を備える。図示の例において、下層メモリマットＬＭＭ及び上層メモリマットＵＭＭは、ワード線ＷＬを共有する。図１の例において、メモリセルＭＣの陰極ＥＣは下層ビット線ＬＢＬ又は上層ビット線ＵＢＬに接続される。また、メモリセルＭＣの陽極ＥＡはワード線ＷＬに接続される。メモリセルＭＣは、抵抗変化素子ＶＲ及び非線形素子ＮＯを備える。
周辺回路ＰＣは、ビット線コンタクトＢＬＣを介して、下層ビット線ＬＢＬ及び上層ビット線ＵＢＬに接続される。周辺回路ＰＣは、例えば、電源電圧等を降圧して電圧供給線に出力する降圧回路、選択アドレスに対応する下層ビット線ＬＢＬ及び上層ビット線ＵＢＬ及びワード線ＷＬを対応する電圧供給線と導通させる選択回路、下層ビット線ＬＢＬ及び上層ビット線ＵＢＬの電圧又は電流に応じて０又は１のデータを出力するセンスアンプ回路、これらを制御するシーケンサ等を備える。
次に、図３〜図９を参照して、本実施形態に係る半導体記憶装置の構成について、より詳しく説明する。
図３は、本実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、基板１００を備える。基板１００には、メモリ領域ＭＡ及び周辺領域ＰＡが設けられる。メモリ領域ＭＡには、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のメモリセルアレイＭＣＡが設けられる。周辺領域ＰＡには、周辺回路ＰＣが設けられる。
図４は、図３のＡで示した部分の模式的な拡大図である。メモリ領域ＭＡには、メモリセルアレイＭＣＡが設けられる領域１０１と、Ｘ方向において領域１０１と隣り合う領域１０２及び領域１０３と、Ｙ方向において領域１０１と隣り合う領域１０４及び領域１０５と、が設けられる。領域１０１には、メモリセルアレイＭＣＡ、及び、下層ビット線ＬＢＬに接続されたビット線コンタクトＢＬＣが設けられる。領域１０２には、ワード線ＷＬの一部、及び、ワード線ＷＬに接続されたワード線コンタクトＷＬＣが設けられる。領域１０４には、上層ビット線ＵＢＬの一部、及び、上層ビット線ＵＢＬに接続されたビット線コンタクトＢＬＣが設けられる。領域１０５には、下層ビット線ＬＢＬの一部が設けられる。
図５は、図４に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図６は、図４に示す構造をＢ−Ｂ´線に沿って切断し、矢印の方向に見た模式的な断面図である。図７は、図５及び図６の一部に対応する模式的な断面図である。
図５に示す通り、本実施形態に係る半導体記憶装置は、配線層２００と、配線層２００に設けられたメモリ層３００と、メモリ層３００に設けられたメモリ層４００と、を備える。
配線層２００は、コンタクト配線２０１と、コンタクト配線２０２と、コンタクト配線２０３（図６）と、これらの間に設けられた絶縁層２０４と、を備える。
コンタクト配線２０１（図５）は、Ｚ方向に延伸し、下層ビット線ＬＢＬに接続されたビット線コンタクトＢＬＣとして機能する。コンタクト配線２０１は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
コンタクト配線２０２は、Ｚ方向に延伸し、ワード線ＷＬに接続されたワード線コンタクトＷＬＣの一部として機能する。コンタクト配線２０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
コンタクト配線２０３（図６）は、Ｚ方向に延伸し、上層ビット線ＵＢＬに接続されたビット線コンタクトＢＬＣの一部として機能する。コンタクト配線２０３は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
絶縁層２０４は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
メモリ層３００の領域１０１は、例えば図７に示す様に、導電層３０１と、バリア導電層３０２と、電極層３０３と、カルコゲン層３０４と、電極層３０５と、バリア導電層３０６と、カルコゲン層３０７と、バリア導電層３０８と、電極層３０９と、バリア導電層３１０と、導電層３１１と、を含む。また、メモリ層３００は、例えば図５に示す様に、コンタクト配線３１２を含む。
導電層３０１は、例えば図７に示す様に、絶縁層２０４の上面に設けられる。導電層３０１は、Ｙ方向に延伸し、下層ビット線ＬＢＬの一部として機能する。導電層３０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層３０２は、導電層３０１の上面に設けられる。バリア導電層３０２は、Ｙ方向に延伸し、下層ビット線ＬＢＬの一部として機能する。バリア導電層３０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０３は、バリア導電層３０２の上面に設けられる。電極層３０３は、メモリセルＭＣの陰極ＥＣとして機能する。電極層３０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層３０４は、電極層３０３の上面に設けられる。カルコゲン層３０４は、非線形素子ＮＯとして機能する。例えば、カルコゲン層３０４に所定のしきい値よりも低い電圧が印加された場合、カルコゲン層３０４は高抵抗状態である。カルコゲン層３０４に印加される電圧が所定のしきい値に達すると、カルコゲン層３０４は低抵抗状態となり、カルコゲン層３０４に流れる電流は複数桁増大する。カルコゲン層３０４に印加される電圧が一定の時間所定の電圧を下回ると、カルコゲン層３０４は再度高抵抗状態となる。
カルコゲン層３０４は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０４は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。また、カルコゲン層３０４は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種の元素を含んでもよい。
尚、ここで言うカルコゲンとは、周期表の第１６族に属する元素のうち、酸素（Ｏ）を除くものである。カルコゲンは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）等を含む。
電極層３０５は、カルコゲン層３０４の上面に設けられる。電極層３０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層３０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層３０６は、電極層３０５の上面に設けられる。バリア導電層３０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層３０７は、バリア導電層３０６の上面に設けられる。カルコゲン層３０７は、抵抗変化素子ＶＲとして機能する。カルコゲン層３０７は、例えば、結晶領域及び相変化領域を備える。相変化領域は、結晶領域よりも陰極側に設けられる。相変化領域は、溶融温度以上の加熱と急速な冷却によりアモルファス状態（リセット状態：高抵抗状態）となる。また、相変化領域は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態（セット状態：低抵抗状態）となる。
カルコゲン層３０７は、例えば、少なくとも１種以上のカルコゲンを含む。カルコゲン層３０７は、例えば、カルコゲンを含む化合物であるカルコゲナイドを含んでも良い。カルコゲン層３０７は、例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｉＴｅ等でも良い。また、カルコゲン層３０７は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）のうちから選ばれた少なくとも１種の元素を含んでも良い。
バリア導電層３０８は、カルコゲン層３０７の上面に設けられる。バリア導電層３０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層３０９は、バリア導電層３０８の上面に設けられる。電極層３０９は、メモリセルＭＣの陽極ＥＡとして機能する。電極層３０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層３１０は、電極層３０９の上面に設けられる。バリア導電層３１０は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層３１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層３１１は、バリア導電層３１０の上面に設けられる。導電層３１１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層３１１は、例えば、タングステン（Ｗ）等を含む。
コンタクト配線３１２は、例えば図５に示す様に、Ｚ方向に延伸し、バリア導電層３１０の下面及びコンタクト配線２０２の上面に接続される。コンタクト配線３１２は、ワード線ＷＬに接続されたワード線コンタクトＷＬＣの一部として機能する。コンタクト配線３１２は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図５に示す様に、メモリ層３００の領域１０１中の構成のＸ方向の側面には、バリア絶縁層３２１と、これらの構成の間に設けられた絶縁層３２２と、が設けられる。また、メモリ層３００の領域１０２中、下層ビット線ＬＢＬ及びメモリセルＭＣに対応する高さ位置には絶縁層３２３が設けられる。また、メモリ層３００の領域１０３中、下層ビット線ＬＢＬに対応する高さ位置には絶縁層３２３が設けられ、メモリセルＭＣ及びワード線ＷＬに対応する高さ位置には絶縁層３２６が設けられる。バリア絶縁層３２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２２、絶縁層３２３及び絶縁層３２６は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図６に示す様に、メモリ層３００の領域１０１中の構成のＹ方向の側面には、バリア絶縁層３２４と、これらの構成の間に設けられた絶縁層３２５と、が設けられる。また、メモリ層３００の領域１０４中、下層ビット線ＬＢＬに対応する高さ位置には絶縁層３２３が設けられ、メモリセルＭＣ及びワード線ＷＬに対応する高さ位置には絶縁層３２６が設けられる。また、メモリ層３００の領域１０５中、メモリセルＭＣ及びワード線ＷＬに対応する高さ位置には絶縁層３２６が設けられる。バリア絶縁層３２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層３２５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
メモリ層４００の領域１０１は、例えば図７に示す様に、導電層４０１と、バリア導電層４０２と、電極層４０３と、カルコゲン層４０４と、電極層４０５と、バリア導電層４０６と、カルコゲン層４０７と、バリア導電層４０８と、電極層４０９と、バリア導電層４１０と、導電層４１１と、を含む。また、メモリ層４００は、例えば図６に示す様に、コンタクト配線４１２を含む。
導電層４０１は、例えば図７に示す様に、導電層３１１の上面に設けられる。導電層４０１は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。導電層４０１は、例えば、タングステン（Ｗ）等を含む。
バリア導電層４０２は、導電層４０１の上面に設けられる。バリア導電層４０２は、Ｘ方向に延伸し、ワード線ＷＬの一部として機能する。バリア導電層４０２は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０３は、バリア導電層４０２の上面に設けられる。電極層４０３は、メモリセルＭＣの陽極ＥＡとして機能する。電極層４０３は、例えば、窒化炭素（ＣＮ）等を含む。
カルコゲン層４０４は、電極層４０３の上面に設けられる。カルコゲン層４０４は、カルコゲン層３０４と同様に、非線形素子ＮＯとして機能する。カルコゲン層４０４は、例えば、カルコゲン層３０４と同様の材料を含む。
電極層４０５は、カルコゲン層４０４の上面に設けられる。電極層４０５は、抵抗変化素子ＶＲ及び非線形素子ＮＯに接続された電極として機能する。電極層４０５は、例えば、炭素（Ｃ）等を含む。
バリア導電層４０６は、電極層４０５の上面に設けられる。バリア導電層４０６は、例えば、窒化タングステン（ＷＮ）等を含む。
カルコゲン層４０７は、バリア導電層４０６の上面に設けられる。カルコゲン層４０７は、カルコゲン層３０７と同様に、抵抗変化素子ＶＲとして機能する。カルコゲン層４０７は、例えば、カルコゲン層３０７と同様の材料を含む。
バリア導電層４０８は、カルコゲン層４０７の上面に設けられる。バリア導電層４０８は、例えば、窒化タングステン（ＷＮ）等を含む。
電極層４０９は、バリア導電層４０８の上面に設けられる。電極層４０９は、メモリセルＭＣの陰極ＥＣとして機能する。電極層４０９は、例えば、炭素（Ｃ）等を含む。
バリア導電層４１０は、電極層４０９の上面に設けられる。バリア導電層４１０は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。バリア導電層４１０は、例えば、窒化タングステン（ＷＮ）等を含む。
導電層４１１は、バリア導電層４１０の上面に設けられる。導電層４１１は、Ｙ方向に延伸し、上層ビット線ＵＢＬの一部として機能する。導電層４１１は、例えば、タングステン（Ｗ）等を含む。
コンタクト配線４１２は、例えば図６に示す様に、Ｚ方向に延伸し、バリア導電層４１０の下面及びコンタクト配線２０３の上面に接続される。コンタクト配線４１２は、上層ビット線ＵＢＬに接続されたビット線コンタクトＢＬＣの一部として機能する。コンタクト配線４１２は、例えば、タングステン（Ｗ）等を含む。
尚、例えば図６に示す様に、メモリ層４００の領域１０１中の構成のＹ方向の側面には、バリア絶縁層４２１と、これらの構成の間に設けられた絶縁層４２２と、が設けられる。また、メモリ層４００の領域１０４中、ワード線ＷＬ及びメモリセルＭＣに対応する高さ位置には絶縁層４２３が設けられる。また、メモリ層４００の領域１０５中、ワード線ＷＬに対応する高さ位置には絶縁層４２３が設けられ、メモリセルＭＣ及び上層ビット線ＵＢＬに対応する高さ位置には絶縁層４２６が設けられる。バリア絶縁層４２１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４２２、絶縁層４２３及び絶縁層４２６は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、例えば図５に示す様に、メモリ層４００の領域１０１中の構成のＸ方向の側面には、バリア絶縁層４２４と、これらの構成の間に設けられた絶縁層４２５と、が設けられる。また、メモリ層４００の領域１０２中、メモリセルＭＣ及び上層ビット線ＵＢＬに対応する高さ位置には絶縁層４２６が設けられる。また、メモリ層４００の領域１０３中、ワード線ＷＬに対応する高さ位置には絶縁層４２３が設けられ、メモリセルＭＣ及び上層ビット線ＵＢＬに対応する高さ位置には絶縁層４２６が設けられる。バリア絶縁層４２４は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４２５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
図８は、図５に対応する模式的な断面図である。図９は、図６に対応する模式的な断面図である。尚、説明の都合上、図８及び図９では一部の構成を省略する。
領域１０１においては、図８に示す通り、複数のメモリセルＭＣが周期ｘ１でＸ方向に並ぶ。また、絶縁層２０４の上面に、導電層３０１が設けられる複数の面Ｓ１１と、これらの間に設けられる複数の面Ｓ１２と、が設けられる。面Ｓ１１は、導電層３０１に対応してＸ方向に並び、Ｙ方向に延伸する。面Ｓ１２は、面Ｓ１１と同じ高さ位置に設けられても良いし、面Ｓ１１より下方に設けられても良い。尚、図示の例において、面Ｓ１１は、周期ｘ１でＸ方向に並ぶ。
領域１０２においては、絶縁層２０４の上面に、複数の凸状の面Ｓ２１と、これら複数の面Ｓ２１の間に設けられた複数の凹状の面Ｓ２２と、が設けられる。また、領域１０２においては、絶縁層２０４の上面に、複数の凸状の面Ｓ２３と、これら複数の面Ｓ２３の間に設けられた複数の凹状の面Ｓ２４と、が設けられる。凹状の面Ｓ２２及び面Ｓ２４は、凸状の面Ｓ２１及び面Ｓ２３よりも下方に設けられる。複数の面Ｓ２１及び面Ｓ２２は、複数の面Ｓ２３及び面Ｓ２４よりも領域１０１に近い。面Ｓ２１は、上記面Ｓ１１と共に周期ｘ１でＸ方向に並ぶ。面Ｓ２２は、上記面Ｓ１２と共に周期ｘ１でＸ方向に並ぶ。面Ｓ２３は、周期ｘ１よりも大きい周期ｘ２でＸ方向に並ぶ。面Ｓ２４は、周期ｘ２でＸ方向に並ぶ。
領域１０３においては、絶縁層２０４の上面に、複数の凸状の面Ｓ２１と、これら複数の面Ｓ２１の間に設けられた複数の凹状の面Ｓ２２と、が設けられる。また、図示は省略するものの、領域１０３においては、絶縁層２０４の上面に、複数の凸状の面Ｓ２３と、これら複数の面Ｓ２３の間に設けられた複数の凹状の面Ｓ２４と、が設けられる。
また、領域１０３においては、絶縁層４２３の上面に、複数の凸状の面Ｓ３１と、これら複数の面Ｓ３１の間に設けられた複数の凹状の面Ｓ３２と、が設けられる。これら複数の面Ｓ３１及び面Ｓ３２は、絶縁層２０４の上面に設けられた複数の面Ｓ２１及び面Ｓ２２と同様に形成される。面Ｓ３１は、複数のメモリセルＭＣと共に周期ｘ１でＸ方向に並ぶ。また、図示は省略するものの、領域１０３においては、絶縁層４２３の上面に、複数の凸状の面と、これら複数の凸状の面の間に設けられた複数の凹状の面と、が設けられる。これら複数の面は、絶縁層２０４の上面に設けられた複数の面Ｓ２３及び面Ｓ２４と同様に形成される。
また、図９に示す通り、領域１０１においては、複数のメモリセルＭＣが周期ｙ１でＹ方向に並ぶ。
領域１０４においては、絶縁層２０４の上面に、複数の凸状の面Ｓ４３と、これら複数の面Ｓ４３の間に設けられた複数の凹状の面Ｓ４４と、が設けられる。凹状の面Ｓ４４は、凸状の面Ｓ４３よりも下方に設けられる。面Ｓ４３は、周期ｙ１よりも大きい周期ｙ２でＹ方向に並ぶ。面Ｓ４４は、周期ｙ２でＹ方向に並ぶ。
また、領域１０４においては、絶縁層３２３の上面に、複数の凸状の面Ｓ５１と、これら複数の面Ｓ５１の間に設けられた複数の凹状の面Ｓ５２と、が設けられる。また、領域１０４においては、絶縁層３２３の上面に、複数の凸状の面Ｓ５３と、これら複数の面Ｓ５３の間に設けられた複数の凹状の面Ｓ５４と、が設けられる。凹状の面Ｓ５２及び面Ｓ５４は、凸状の面Ｓ５１及び面Ｓ５３よりも下方に設けられる。複数の面Ｓ５１及び面Ｓ５２は、複数の面Ｓ５３及び面Ｓ５４よりも領域１０１に近い。面Ｓ５１は、複数のメモリセルＭＣと共に周期ｙ１でＹ方向に並ぶ。面Ｓ５２は、周期ｙ１でＹ方向に並ぶ。面Ｓ５３は、周期ｙ２でＹ方向に並ぶ。面Ｓ５４は、周期ｙ２でＹ方向に並ぶ。
また、領域１０４においては、絶縁層３２６の上面に、複数の凸状の面Ｓ６１と、これら複数の面Ｓ６１の間に設けられた複数の凹状の面Ｓ６２と、が設けられる。また、領域１０４においては、絶縁層３２６の上面に、複数の凸状の面Ｓ６３と、これら複数の面Ｓ６３の間に設けられた複数の凹状の面Ｓ６４と、が設けられる。凹状の面Ｓ６２及び面Ｓ６４は、凸状の面Ｓ６１及び面Ｓ６３よりも下方に設けられる。複数の面Ｓ６１及び面Ｓ６２は、複数の面Ｓ６３及び面Ｓ６４よりも領域１０１に近い。面Ｓ６１は、複数のメモリセルＭＣと共に周期ｙ１でＹ方向に並ぶ。面Ｓ６２は、周期ｙ１でＹ方向に並ぶ。面Ｓ６３は、周期ｙ２でＹ方向に並ぶ。面Ｓ６４は、周期ｙ２でＹ方向に並ぶ。
領域１０５においては、絶縁層３２６の上面に、複数の凸状の面Ｓ６１と、これら複数の面Ｓ６１の間に設けられた複数の凹状の面Ｓ６２と、が設けられる。面Ｓ６１は、複数のメモリセルＭＣと共に周期ｙ１でＹ方向に並ぶ。また、図示は省略するものの、領域１０５においては、絶縁層３２６の上面に、複数の凸状の面Ｓ６３と、これら複数の面Ｓ６３の間に設けられた複数の凹状の面Ｓ６４と、が設けられる。
［製造方法］
次に、図１０〜図７５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１０、図１２、図１６、図２１、図２４、図３１、図３３、図３８、図４１、図４７、図４９、図５０、図５４、図５７、図５８、図６４、図６６、図７０、図７１、図７３、及び、図７４は、図４に対応する模式的な平面図である。図１１、図１３〜図１５、図１７、図１９、図２０、図２２、図２５、図２７〜図２９、図３０、図３４、図３９、図４２、図５５、図６２、図６５、及び、図６７〜図６９は、図５に対応する模式的な断面図である。図１８、図２３、図２６、図３２、図３５、図３６、図３７、図４０、図４３〜図４６、図４８、図５１〜図５３、図５６、図５９〜図６１、図６３、図７２、及び、図７５は、図６に対応する模式的な断面図である。尚、説明の都合上、図１０〜図７５では一部の構成を省略する場合がある。
本実施形態に係る半導体記憶装置の製造に際しては、例えば、半導体ウェハ上に周辺回路ＰＣ（図３）を形成する。次に、例えば、この周辺回路ＰＣをメモリセルアレイＭＣＡに接続するための配線層２００（図５）等を形成する。
次に、例えば図１１に示す様に、絶縁層２０４の上面に、導電層３０１を形成する導電層３０１Ａと、バリア導電層３０２を形成するバリア導電層３０２Ａと、電極層３０３を形成する電極層３０３Ａと、カルコゲン層３０４を形成するカルコゲン層３０４Ａと、電極層３０５を形成する電極層３０５Ａと、バリア導電層３０６を形成するバリア導電層３０６Ａと、カルコゲン層３０７を形成するカルコゲン層３０７Ａ（抵抗変化層）と、バリア導電層３０８を形成するバリア導電層３０８Ａと、電極層３０９を形成する電極層３０９Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５０１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ（ Physical Vapor Deposition ）等によって行われる。
次に、例えば図１０及び図１１に示す様に、ハードマスク層５０１の上面に、炭素（Ｃ）等の芯材５０２を形成する。芯材５０２は、例えば、領域１０１及び領域１０５、並びに、領域１０１及び領域１０５の近傍（領域１０２の一部、領域１０３の一部及び領域１０４の一部）では、Ｙ方向に延伸し、周期２ｘ１でＸ方向に並ぶ。また、例えば、領域１０１及び領域１０５から離れた領域（領域１０２の一部、領域１０３の一部、及び、領域１０４の一部）では、周期２ｘ２でＸ方向に並び、所定の周期でＹ方向に並ぶ。
次に、例えば図１１に示す様に、ハードマスク層５０１の上面、芯材５０２の側面、及び、芯材５０２の上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５０３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図１２及び図１３に示す様に、ハードマスク層５０３のうち、芯材５０２の側面に形成された部分を残して、ハードマスク層５０１及び芯材５０２の上面に形成された部分を除去する。
次に、例えば図１４に示す様に、領域１０１及び領域１０５から離れた領域に設けられた一部の芯材５０２を覆うマスク材５０４を形成する。また、芯材５０２のうち、マスク材５０４によって保護されていないものを除去する。芯材５０２の除去は、例えば、アッシング等によって行われる。その後、マスク材５０４を除去する。
次に、例えば図１５に示す様に、ハードマスク層５０１の一部を除去する。この工程は、例えば、芯材５０２及びハードマスク層５０３をマスクとするＲＩＥ（ Reactive Ion Etching）等の異方性エッチング等によって行われる。この工程により、領域１０１及び領域１０５、並びに、領域１０１及び領域１０５の近傍においてハードマスク層５０１がＸ方向に分断され、ラインアンドスペースのパターンが形成される。また、領域１０１及び領域１０５から離れた領域においてハードマスク層５０１がＸ方向及びＹ方向に分断され、マトリクス状に並ぶアイランド状のパターンが形成される。
次に、例えば図１６〜図１８に示す様に、導電層３０１Ａ、バリア導電層３０２Ａ、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、及び、電極層３０９Ａの一部を除去する。この工程は、例えば、ハードマスク層５０１、芯材５０２及びハードマスク層５０３をマスクとするＲＩＥ等の異方性エッチング等によって行う。この工程により、ハードマスク層５０１に形成されたパターンに沿って、これらの層がＸ方向及びＹ方向に分断される。尚、この工程により、芯材５０２及びハードマスク層５０３が除去され、ハードマスク層５０１の少なくとも一部は残存する。
次に、例えば図１９に示す様に、絶縁層２０４の上面、ハードマスク層５０１の上面、並びに、導電層３０１Ａ、バリア導電層３０２Ａ、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、及び、電極層３０９ＡのＸ方向の側面に、バリア絶縁層３２１を形成する。また、絶縁層３２２を形成する。絶縁層３２２は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、例えば図２０に示す様に、絶縁層３２２の一部を除去してハードマスク層５０１の上面を露出させる。この工程は、例えば、ハードマスク層５０１をストッパとするＣＭＰ（ Chemical Mechanical Polishing ）等の平坦化処理によって行われる。
次に、例えば図２１〜図２３に示す様に、領域１０１及び領域１０５を覆うマスク材５０５を形成する。
次に、例えば図２４〜図２６に示す様に、領域１０２、領域１０３及び領域１０４の、絶縁層２０４上に形成された構成を除去する。この工程は、例えば、マスク材５０５をマスクとするＲＩＥ等の異方性エッチング等によって行う。尚、ハードマスク層５０１等を含む構造と、絶縁層３２２とでは、エッチングレートが異なる場合がある。この様な場合には、例えば図２５に示す様に、領域１０１及び領域１０５の近傍（上記ラインアンドスペースのパターンに対応する位置）において、絶縁層２０４の上面に、凸状の面Ｓ２１及び凹状の面Ｓ２２が形成される場合がある。また、領域１０１及び領域１０５から離れた領域（上記アイランド状のパターンに対応する位置）において、絶縁層２０４の上面に、凸状の面Ｓ２３、凹状の面Ｓ２４、凸状の面Ｓ４３、及び、凹状の面Ｓ４４が形成される場合がある。その後、マスク材５０５を除去する。
次に、例えば図２７に示す様に、絶縁層３２３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図２８に示す様に、絶縁層３２３の一部を除去してハードマスク層５０１の上面を露出させる。この工程は、例えば、ハードマスク層５０１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図２９及び図３０に示す様に、ハードマスク層５０１及び絶縁層３２３の一部を除去して電極層３０９Ａの上面を露出させる。この工程は、例えば、ＣＭＰ又はウェットエッチング等によって行われる。この工程の後に、例えば、コンタクト配線３１２（図５）を形成しても良い。
次に、例えば図３２に示す様に、電極層３０９Ａ及び絶縁層３２３の上面に、バリア導電層３１０を形成するバリア導電層３１０Ａと、導電層３１１を形成する導電層３１１Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５１１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図３１及び図３２に示す様に、ハードマスク層５１１の上面に、炭素（Ｃ）等の芯材５１２を形成する。芯材５１２は、例えば、領域１０１及び領域１０２、並びに、領域１０１及び領域１０２の近傍（領域１０３の一部、領域１０４の一部及び領域１０５の一部）では、Ｘ方向に延伸し、周期２ｙ１でＹ方向に並ぶ。また、例えば、領域１０１及び領域１０２から離れた領域（領域１０３の一部、領域１０４の一部、及び、領域１０５の一部）では、周期２ｙ２でＹ方向に並び、所定の周期でＸ方向に並ぶ。
次に、例えば図３２に示す様に、ハードマスク層５１１の上面、芯材５１２の側面、及び、芯材５１２の上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５１３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図３３〜図３５に示す様に、図１２〜図１８を参照して説明した工程と同様の工程を行う。
この工程により、領域１０１及び領域１０２、並びに、領域１０１及び領域１０２の近傍においてハードマスク層５１１がＹ方向に分断され、ラインアンドスペースのパターンが形成される。また、領域１０１及び領域１０２から離れた領域においてハードマスク層５１１がＸ方向及びＹ方向に分断され、マトリクス状に並ぶアイランド状のパターンが形成される。
また、この工程により、ハードマスク層５１１に形成されたパターンに沿って、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、及び、導電層３１１ＡがＸ方向及びＹ方向に分断される。尚、この工程により、芯材５１２及びハードマスク層５１３が除去され、ハードマスク層５１１の少なくとも一部は残存する。
次に、例えば図３６に示す様に、バリア導電層３０２Ａ及び絶縁層３２３の上面、ハードマスク層５１１の上面、並びに、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、導電層３１１Ａ、及び、ハードマスク層５１１のＹ方向の側面に、バリア絶縁層３２４を形成する。また、絶縁層３２５を形成する。絶縁層３２５は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、例えば図３７に示す様に、絶縁層３２５の一部を除去してハードマスク層５１１の上面を露出させる。この工程は、例えば、ハードマスク層５１１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図３８〜図４０に示す様に、領域１０１及び領域１０２を覆うマスク材５１５を形成する。
次に、例えば図４１〜図４３に示す様に、領域１０３、領域１０４及び領域１０５の、絶縁層３２３上に形成された構成を除去する。この工程は、例えば、マスク材５１５をマスクとするＲＩＥ等の異方性エッチング等によって行う。尚、ハードマスク層５１１等を含む構造と、絶縁層４２２とでは、エッチングレートが異なる場合がある。この様な場合には、例えば図４３に示す様に、領域１０１及び領域１０２の近傍（上記ラインアンドスペースのパターンに対応する位置）において、絶縁層３２３の上面に、凸状の面Ｓ５１及び凹状の面Ｓ５２が形成される場合がある。また、領域１０１及び領域１０２から離れた領域（上記アイランド状のパターンに対応する位置）において、絶縁層３２３の上面に、凸状の面Ｓ５３及び凹状の面Ｓ５４が形成される場合がある。その後、マスク材５１５を除去する。
次に、例えば図４４に示す様に、絶縁層３２６を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図４５に示す様に、絶縁層３２６の一部を除去してハードマスク層５１１の上面を露出させる。この工程は、例えば、ハードマスク層５１１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図４６に示す様に、ハードマスク層５１１及び絶縁層３２６の一部を除去して導電層３１１Ａの上面を露出させる。この工程は、例えば、ＣＭＰ又はウェットエッチング等によって行われる。
次に、例えば図４８に示す様に、導電層３１１Ａ及び絶縁層３２６の上面に、導電層４０１を形成する導電層４０１Ａと、バリア導電層４０２を形成するバリア導電層４０２Ａと、電極層４０３を形成する電極層４０３Ａと、カルコゲン層４０４を形成するカルコゲン層４０４Ａと、電極層４０５を形成する電極層４０５Ａと、バリア導電層４０６を形成するバリア導電層４０６Ａと、カルコゲン層４０７を形成するカルコゲン層４０７Ａ（抵抗変化層）と、バリア導電層４０８を形成するバリア導電層４０８Ａと、電極層４０９を形成する電極層４０９Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５２１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図４７及び図４８に示す様に、ハードマスク層５２１の上面に、炭素（Ｃ）等の芯材５２２を形成する。芯材５２２は、例えば、領域１０１及び領域１０２、並びに、領域１０１及び領域１０２の近傍（領域１０３の一部、領域１０４の一部及び領域１０５の一部）では、Ｘ方向に延伸し、周期２ｙ１でＹ方向に並ぶ。また、例えば、領域１０１及び領域１０２から離れた領域（領域１０３の一部、領域１０４の一部及び領域１０５の一部）では、周期２ｙ２でＹ方向に並び、所定の周期でＸ方向に並ぶ。
次に、例えば図４８に示す様に、ハードマスク層５２１の上面、芯材５２２の側面、及び、芯材５２２の上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５２３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図４９〜図５１に示す様に、図１２〜図１８を参照して説明した工程と同様の工程を行う。
この工程により、領域１０１及び領域１０２、並びに、領域１０１及び領域１０２の近傍においてハードマスク層５２１がＹ方向に分断され、ラインアンドスペースのパターンが形成される。また、領域１０１及び領域１０２から離れた領域においてハードマスク層５２１がＸ方向及びＹ方向に分断され、マトリクス状に並ぶアイランド状のパターンが形成される。
また、この工程により、ハードマスク層５２１に形成されたパターンに沿って、導電層４０１Ａ、バリア導電層４０２Ａ、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、及び、電極層４０９ＡがＸ方向及びＹ方向に分断される。尚、この工程により、芯材５２２及びハードマスク層５２３が除去され、ハードマスク層５２１の少なくとも一部は残存する。
次に、例えば図５２に示す様に、絶縁層３２６の上面、ハードマスク層５２１の上面、並びに、導電層４０１Ａ、バリア導電層４０２Ａ、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、電極層４０９Ａ、及び、ハードマスク層５２１のＹ方向の側面に、バリア絶縁層４２１を形成する。また、絶縁層４２２を形成する。絶縁層４２２は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、例えば図５３に示す様に、絶縁層４２２の一部を除去してハードマスク層５２１の上面を露出させる。この工程は、例えば、ハードマスク層５２１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図５４〜図５６に示す様に、領域１０１及び領域１０２を覆うマスク材５２５を形成する。
次に、例えば図５７〜図５９に示す様に、領域１０３、領域１０４及び領域１０５の、絶縁層３２６上に形成された構成を除去する。この工程は、例えば、マスク材５２５をマスクとするＲＩＥ等の異方性エッチング等によって行う。尚、ハードマスク層５２１等を含む構造と、絶縁層４２２とでは、エッチングレートが異なる場合がある。この様な場合には、例えば図５９に示す様に、領域１０１及び領域１０２の近傍（上記ラインアンドスペースのパターンに対応する位置）において、絶縁層３２６の上面に、凸状の面Ｓ６１及び凹状の面Ｓ６２が形成される場合がある。また、領域１０１及び領域１０２から離れた領域（上記アイランド状のパターンに対応する位置）において、絶縁層３２６の上面に、凸状の面Ｓ６３及び凹状の面Ｓ６４が形成される場合がある。その後、マスク材５２５を除去する。
次に、例えば図６０に示す様に、絶縁層４２３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図６１に示す様に、絶縁層４２３の一部を除去してハードマスク層５２１の上面を露出させる。この工程は、例えば、ハードマスク層５２１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図６２及び図６３に示す様に、ハードマスク層５２１及び絶縁層４２３の一部を除去して電極層４０９Ａの上面を露出させる。この工程は、例えば、ＣＭＰ又はウェットエッチング等によって行われる。
次に、例えば図６５に示す様に、電極層４０９Ａ及び絶縁層４２３の上面に、バリア導電層４１０を形成するバリア導電層４１０Ａと、導電層４１１を形成する導電層４１１Ａと、窒化シリコン（ＳｉＮ）等のハードマスク層５３１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図６４及び図６５に示す様に、ハードマスク層５３１の上面に、炭素（Ｃ）等の芯材５３２を形成する。芯材５３２は、例えば、領域１０１及び領域１０４、並びに、領域１０１及び領域１０４の近傍（領域１０２の一部、領域１０３の一部及び領域１０５の一部）では、Ｙ方向に延伸し、周期２ｘ１でＸ方向に並ぶ。また、例えば、領域１０１及び領域１０４から離れた領域（領域１０２の一部、領域１０３の一部、及び、領域１０５の一部）では、周期２ｘ２でＸ方向に並び、所定の周期でＹ方向に並ぶ。
次に、例えば図６５に示す様に、ハードマスク層５３１の上面、芯材５３２の側面、及び、芯材５３２の上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５３３を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。
次に、例えば図６６及び図６７に示す様に、図１２〜図１８を参照して説明した工程と同様の工程を行う。
この工程により、領域１０１及び領域１０４、並びに、領域１０１及び領域１０４の近傍においてハードマスク層５３１がＸ方向に分断され、ラインアンドスペースのパターンが形成される。また、領域１０１及び領域１０４から離れた領域においてハードマスク層５３１がＸ方向及びＹ方向に分断され、マトリクス状に並ぶアイランド状のパターンが形成される。
また、この工程により、ハードマスク層５３１に形成されたパターンに沿って、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、電極層４０９Ａ、バリア導電層４１０Ａ、及び、導電層４１１ＡがＸ方向及びＹ方向に分断される。尚、この工程により、芯材５３２及びハードマスク層５３３が除去され、ハードマスク層５３１の少なくとも一部は残存する。
次に、例えば図６８に示す様に、バリア導電層４０２Ａ及び絶縁層４２３の上面、ハードマスク層５３１の上面、並びに、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、電極層４０９Ａ、バリア導電層４１０Ａ、導電層４１１Ａ、及び、ハードマスク層５３１のＹ方向の側面に、バリア絶縁層４２４を形成する。また、絶縁層４２５を形成する。絶縁層４２５は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、例えば図６９に示す様に、絶縁層４２５の一部を除去してハードマスク層５３１の上面を露出させる。この工程は、例えば、ハードマスク層５３１をストッパとするＣＭＰ等の平坦化処理によって行われる。
次に、例えば図７０〜図７２に示す様に、領域１０１及び領域１０４を覆うマスク材５３５を形成する。
次に、例えば図７３〜図７５に示す様に、領域１０３、領域１０４及び領域１０５の、絶縁層４２３上に形成された構成を除去する。この工程は、例えば、マスク材５３５をマスクとするＲＩＥ等の異方性エッチング等によって行う。尚、ハードマスク層５３１等を含む構造と、絶縁層４２５とでは、エッチングレートが異なる場合がある。この様な場合には、例えば図７４に示す様に、領域１０１及び領域１０４の近傍（上記ラインアンドスペースのパターンに対応する位置）において、絶縁層４２３の上面に、凸状の面Ｓ５３及び凹状の面Ｓ５３が形成される場合がある。また、領域１０１及び領域１０４から離れた領域（上記アイランド状のパターンに対応する位置）において、絶縁層４２３の上面に、凸状の面及び凹状の面が形成される場合がある。その後、マスク材５３５を除去する。
次に、例えば、絶縁層４２６（図５）を形成する。この工程は、例えば、ＴＥＯＳ等のガスを用いたＣＶＤ等によって行われる。これにより、図５及び図６を参照して説明した構成が形成される。
［比較例］
次に、図７６〜図７８を参照して、比較例に係る半導体記憶装置の製造方法を説明する。
比較例に係る半導体記憶装置の製造方法は、第１実施形態に係る半導体記憶装置の製造方法とほぼ同様である。
しかしながら、例えば図１６〜図１８を参照して説明した様に、第１実施形態においては、領域１０１だけでなく、領域１０２〜領域１０４にもハードマスク層５０１等を残存させる。一方、図７６に示す様に、比較例においては、この工程に対応する工程において、領域１０２〜領域１０４において、ハードマスク層５０１等を除去する。
次に、例えば図７７に示す様に、絶縁層３２２を形成する。絶縁層３２２は、例えば、スピンコート等の手段によってウェハ上にポリシラザン等を塗布し、熱処理等を行うことによって形成される。
次に、例えば図７８に示す様に、絶縁層３２２の一部を除去してハードマスク層５０１の上面を露出させる。この工程は、例えば、ハードマスク層５０１をストッパとするＣＭＰ等の平坦化処理によって行われる。
尚、比較例に係る半導体記憶装置の製造方法では、本実施形態の図３３〜図３５を参照して説明した工程に対応する工程、本実施形態の図４９〜図５１を参照して説明した工程に対応する工程、並びに、本実施形態の図６６及び図６７を参照して説明した工程に対応する工程のいずれにおいても、配線等を形成しない領域に設けられたハードマスク層５１１，５２１，５３１等を除去する。
［効果］
比較例においては、本実施形態と同様に、例えば図２７等に対応する工程において絶縁層３２３等を形成しており、この工程はＴＥＯＳ等のガスを用いたＣＶＤ等によって行う。この様な方法では、高密度な酸化シリコンを形成することが可能であり、絶縁性及び機械的強度の優れた絶縁層を形成することが可能である。
しかしながら、半導体記憶装置の微細化に伴い、メモリセルＭＣ間の距離、例えば、図８の周期ｘ１及び図９の周期ｙ１は小さくなりつつある。これにより、ＴＥＯＳ等のガスを用いたＣＶＤ等によってメモリセルＭＣ間に絶縁層を形成することが困難になりつつある。
そこで、比較例においては、本実施形態と同様に、例えば図１９等に対応する工程において絶縁層３２２等を形成しており、この工程はウェハ上にポリシラザン等を塗布することによって行う。この様な方法では、メモリセルＭＣの間に好適に絶縁層を形成することが可能である。
しかしながら、ポリシラザン等によって形成した絶縁層は、機械的強度が低い場合がある。この様な状態でＣＭＰ等の平坦化処理を行うと、例えば図７８に例示する様に、領域１０２〜領域１０４において絶縁層３２２が大きく削れてしまう場合がある。これにより、領域１０１及び領域１０５中に形成された構造の上面と、領域１０２〜領域１０４に形成された構造の上面と、の間に高低差が生じてしまい、その後の工程において問題となってしまう場合がある。
そこで、第１実施形態においては、例えば図１６〜図１８を参照して説明した工程等において、領域１０１及び領域１０５だけでなく、領域１０２〜領域１０４にもハードマスク層５０１等を残存させる。また、例えば図２０を参照して説明した工程においてＣＭＰ等の平坦化処理を行う際、このハードマスク層５０１をストッパとして利用する。これにより、領域１０２〜領域１０４において絶縁層３２２が大きく削れてしまうことを抑制して、半導体記憶装置を好適に製造することが可能である。
しかしながら、領域１０２〜領域１０４にハードマスク層５０１等を残存させる場合、コンタクト配線３１２等との関係で位置の制約を受けてしまう場合がある。また、意図しない位置にメモリセルＭＣと同様の構造が作成されてしまう場合がある。
そこで、第１実施形態においては、図２４〜図２６を参照して説明した工程等において、領域１０２〜領域１０４等に形成された構造を除去する。従って、ハードマスク層５０１等を含む上記構造は、コンタクト配線３１２等の位置に制約を受けることなく、高密度に配置可能である。
また、比較例においては、例えば図７６に示す様に、領域１０１及び領域１０５にのみラインアンドスペースのパターンを形成する。この様な場合、領域１０１のＸ方向の端部近傍において、ラインアンドスペースの線幅が変わってしまったり、パターンが崩れてしまったりする場合がある。この様な場合、領域１０１端部近傍に形成されるメモリセルＭＣの特性が変わってしまう場合がある。
そこで、第１実施形態においては、例えば図１６〜図１８を参照して説明した工程等において、領域１０１及び領域１０５、並びに、領域１０１及び領域１０５の近傍等にラインアンドスペースのパターンを形成する。これにより、パターンが崩れてしまう箇所を領域１０１の外に設定して、領域１０１に形成されるメモリセルＭＣの特性を揃えることが可能である。
［第２実施形態］
次に、図７９〜図８２を参照して、第２実施形態に係る半導体記憶装置について説明する。図７９は、同半導体記憶装置の図５に対応する断面を示す模式的な断面図である。図８０は、同半導体記憶装置の図６に対応する断面を示す模式的な断面図である。
図７９及び図８０に示す様に、第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置とほぼ同様に構成されている。
しかしながら、例えば図８０に示す様に、本実施形態においては、メモリ層３００及びメモリ層４００の領域１０１中の構成のＹ方向の側面には、バリア絶縁層４３１と、これらの構成の間に設けられた絶縁層４３２と、が設けられる。バリア絶縁層４３１は、窒化シリコン（ＳｉＮ）等を含む。絶縁層４３２は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、図７９及び図８０に示す様に、本実施形態に係る半導体記憶装置には絶縁層３２６及び絶縁層４２３が設けられておらず、絶縁層３２６及び絶縁層４２３が設けられる部分には絶縁層４３３が設けられている。絶縁層４３３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
図８１は、図７９に対応する模式的な断面図である。図８２は、図８０に対応する模式的な断面図である。尚、説明の都合上、図８１及び図８２では一部の構成を省略する。
図８１及び図８２に示す様に、絶縁層４３３の上面は、絶縁層４２３の上面と同様に構成される。
［製造方法］
次に、図８３〜図８７を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図８４、及び、図８６は、図７９に対応する模式的な断面図である。図８３、図８５、及び、図８７は、図８０に対応する模式的な断面図である。
本実施形態に係る半導体記憶装置の製造に際しては、例えば、図２９及び図３０を参照して説明した工程までを、第１実施形態と同様に行う。
次に、例えば図８３に示す様に、電極層３０９Ａ及び絶縁層３２３の上面に、バリア導電層３１０Ａと、導電層３１１Ａと、導電層４０１Ａと、バリア導電層４０２Ａと、電極層４０３Ａと、カルコゲン層４０４Ａと、電極層４０５Ａと、バリア導電層４０６Ａと、カルコゲン層４０７Ａと、バリア導電層４０８Ａと、電極層４０９Ａと、ハードマスク層５１１と、を含む積層体を形成する。この工程は、例えば、スパッタ等のＰＶＤ等によって行われる。
次に、例えば図３１及び図８３に示す様に、ハードマスク層５１１の上面に、芯材５１２を形成する。
次に、例えば図８３に示す様に、ハードマスク層５１１の上面、芯材５１２の側面、及び、芯材５１２の上面に、酸化シリコン（ＳｉＯ２）等のハードマスク層５１３を形成する。
次に、例えば図３３、図８４及び図８５に示す様に、図１２〜図１８を参照して説明した工程と同様の工程を行う。
この工程により、電極層３０３Ａ、カルコゲン層３０４Ａ、電極層３０５Ａ、バリア導電層３０６Ａ、カルコゲン層３０７Ａ、バリア導電層３０８Ａ、電極層３０９Ａ、バリア導電層３１０Ａ、導電層３１１Ａ、導電層４０１Ａ、バリア導電層４０２Ａ、電極層４０３Ａ、カルコゲン層４０４Ａ、電極層４０５Ａ、バリア導電層４０６Ａ、カルコゲン層４０７Ａ、バリア導電層４０８Ａ、及び、電極層４０９ＡがＸ方向及びＹ方向に分断される。
次に、例えば図４１、図８６及び図８７に示す様に、図１９、図２０、及び、図３８〜図４３を参照して説明した工程と同様の工程を行う。
次に、例えば図６０を参照して説明した工程と同様に、絶縁層４３３を形成する。
その後、図６１を参照して説明した工程以降の工程を行う。これにより、図７９及び図８０を参照して説明した構成が形成される。
［その他の実施形態］
第１実施形態及び第２実施形態では、下層ビット線ＬＢＬを形成する工程において、領域１０１及び領域１０５、並びに、領域１０１及び領域１０５の近傍（領域１０２の一部、領域１０３の一部及び領域１０４の一部）にラインアンドスペースのパターンを形成し、領域１０１及び領域１０５から離れた領域（領域１０２の一部、領域１０３の一部及び領域１０４の一部）にアイランド状のパターンを形成する。しかしながら、これは例示に過ぎず、具体的なパターンは適宜調整可能である。例えば、領域１０１〜領域１０５の全てにラインアンドスペースのパターンを形成しても良い。上層ビット線ＵＢＬを形成する工程及びワード線ＷＬを形成する工程についても同様である。
また、第１実施形態及び第２実施形態では、上記ラインアンドスペースのパターンにおいて、全ての線の幅及び線同士の間隔が一定の大きさを有する。しかしながら、例えば領域１０１の外の領域において、線の幅及び線の間隔の少なくとも一方を、領域１０１中における大きさと異なる大きさにしても良い。
また、第１実施形態及び第２実施形態では、図２４〜図２６を参照して説明した工程において、絶縁層２０４の、ハードマスク層５０１等を含む構造に対応する部分に凸状の面Ｓ２１、Ｓ２３、Ｓ４３等が形成され、絶縁層３２２に対応する部分に凹状の面Ｓ２２、Ｓ２４、Ｓ４４等が形成される例を示した。しかしながら、ＲＩＥ等の条件によっては、絶縁層２０４の、ハードマスク層５０１等を含む構造に対応する部分に凹状の面が形成され、絶縁層３２２に対応する部分に凹状の面が形成されることも考えられる。図４１〜図４３を参照して説明した工程、図５７〜図５９を参照して説明した工程、及び、図７３〜図７５を参照して説明した工程等についても同様である。
また、第１実施形態及び第２実施形態では、下層メモリマットＬＭＭ及び上層メモリマットＵＭＭの双方において、抵抗変化素子ＶＲが非線形素子ＮＯの上方に設けられる。しかしながら、例えば、下層メモリマットＬＭＭ及び上層メモリマットＵＭＭの少なくとも一方において、抵抗変化素子ＶＲが非線形素子ＮＯの下方に設けられても良い。
また、第１実施形態及び第２実施形態では、抵抗変化素子ＶＲとしてカルコゲン層３０７及びカルコゲン層４０７が採用され、非線形素子ＮＯとしてカルコゲン層３０４及びカルコゲン層４０４が採用される。しかしながら、例えば、抵抗変化素子ＶＲは、酸化ハフニウム（ＨｆＯ）等の金属酸化物を含むものでも良いし、一対の磁性層及びこれらの間に設けられたトンネル絶縁膜を含むものでも良いし、その他の構成を有するものでも良い。また、例えば、非線形素子ＮＯは、ダイオードでも良いし、ＭＩＭ接合又はＭＩＳ接合でも良いし、その他の非線形素子でも良い。
また、第１実施形態及び第２実施形態では、ワード線コンタクトＷＬＣが領域１０２に設けられ、領域１０３には設けられない。しかしながら、ワード線コンタクトＷＬＣは、領域１０２及び領域１０３の双方に設けられても良い。同様に、第１実施形態及び第２実施形態では、ビット線コンタクトＢＬＣが領域１０４に設けられ、領域１０５には設けられない。しかしながら、ビット線コンタクトＢＬＣは、領域１０４及び領域１０５の双方に設けられても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…基板、１０１〜１０５…領域、２００…配線層、２０１〜２０３…コンタクト配線、２０４…絶縁層、３００，４００…メモリ層、３０１，４０１…導電層、３０２，４０２…バリア導電層、３０３，４０３…電極層、３０４，４０４…カルコゲン層、３０５，４０５…電極層、３０６，４０６…バリア導電層、３０７，４０７…カルコゲン層、３０８，４０８…バリア導電層、３０９，４０９…電極層、３１０，４１０…バリア導電層、３１１，４１１…導電層、３１２，４１２…コンタクト配線、３２１，３２４，４２１，４２４…バリア絶縁層、３２２，３２３，３２５，３２６，４２２，４２３，４２５，４２６…絶縁層、Ｓ１１，Ｓ１２，Ｓ２１〜Ｓ２４，Ｓ３１，Ｓ４２，Ｓ４３，Ｓ４４，Ｓ５１〜Ｓ５４，Ｓ６１〜Ｓ６４…面。

Claims (5)

  1. 第１領域、第１方向において前記第１領域と隣り合う第２領域、及び、前記第１方向において前記第１領域と隣り合う第３領域を備える基板と、
    前記第１領域、前記第２領域及び前記第３領域に設けられた第１絶縁層と、
    前記第１領域において前記第１絶縁層の表面に設けられた第１配線と、
    前記第１配線に設けられたメモリセルと、
    前記メモリセルに設けられ、前記第１方向に延伸する第２配線と、
    前記第２領域において前記第２配線に接続され、前記基板と交差する第２方向に延伸するコンタクトと
    を備え、
    前記第１絶縁層の表面は、
    前記第２領域及び前記第３領域の少なくとも一方に設けられ、前記第１方向に並ぶ複数の第１面と、
    前記複数の第１面の間に設けられた複数の第２面と
    を備え、
    前記複数の第２面は、前記複数の第１面よりも前記基板に近く、又は、前記複数の第２面よりも前記基板から遠い
    半導体記憶装置。
  2. 前記第１方向に第１の周期で並ぶ複数の前記第１配線と、
    前記第１方向に前記第１の周期で並ぶ複数の前記メモリセルと
    を備え、
    前記複数の第１面は、前記第１方向に前記第１の周期で並ぶ複数の第３面を含む
    請求項１記載の半導体記憶装置。
  3. 前記第１方向に第１の周期で並ぶ複数の前記第１配線と、
    前記第１方向に前記第１の周期で並ぶ複数の前記メモリセルと
    を備え、
    前記複数の第１面は、前記第１方向に前記第１の周期よりも大きい第２の周期で並ぶ複数の第４面を含む
    請求項１又は２記載の半導体記憶装置。
  4. 第１領域、第１方向において前記第１領域と隣り合う第２領域、及び、前記第１方向において前記第１領域と隣り合う第３領域を備える基板の上方に第１絶縁層を形成し、
    前記第１絶縁層の表面に、第１導電層、抵抗変化層及び第１電極層を含む積層体を形成し、
    前記第１領域、前記第２領域及び前記第３領域に、前記第１導電層、前記抵抗変化層及び前記第１電極層の少なくとも一部が残る様に、前記積層体を前記第１方向に分断し、
    前記第１領域、前記第２領域及び前記第３領域に第２絶縁層を形成し、
    平坦化処理によって前記第２絶縁層の一部を除去し、
    前記第１領域に形成された前記第１導電層、前記抵抗変化層、前記第１電極層及び前記第２絶縁層を保護して、前記第２領域及び前記第３領域に形成された前記第１導電層、前記抵抗変化層、前記第１電極層及び前記第２絶縁層を除去し、
    前記第２領域及び前記第３領域に第３絶縁層を形成し、
    前記第１電極層に第２導電層を形成する
    半導体記憶装置の製造方法。
  5. 前記第１領域に形成された前記第１導電層、前記抵抗変化層、前記第１電極層及び前記第２絶縁層を保護して、前記第２領域及び前記第３領域に形成された前記第１導電層、前記抵抗変化層、前記第１電極層及び前記第２絶縁層を除去する際、
    前記第１絶縁層の表面に、
    前記第２領域及び前記第３領域の少なくとも一方に設けられ、前記第１方向に並ぶ複数の第１面と、
    前記複数の第１面の間に設けられ、前記複数の第１面よりも前記基板に近く、又は、前記複数の第１面よりも前記基板から遠い複数の第２面と
    を形成する
    請求項４記載の半導体記憶装置の製造方法。
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