JP2004363118A - 半導体装置の製造方法及び成膜方法 - Google Patents
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Abstract
【課題】接着性が低い材料間の接着性を高めることで、製品性能の向上に寄与する半導体装置の製造方法及び成膜方法を提供する。
【解決手段】シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７の上面に、下部電極層８Ａ形成用金属膜からなる下部電極層８Ａ及びダミーパターンを形成した後、下部電極層８Ａ及びダミーパターンが形成された第二の層間絶縁層７の上面全体に、第二の層間絶縁層７との接着性が低い強誘電体層８Ｂ形成用強誘電体膜８０Ｂと、上部電極層８Ｃ形成用金属膜８０Ｃとをこの順で成膜する。そして、上面に強誘電体層８Ｂ形成用強誘電体膜８０Ｂ及び上部電極層８Ｃ形成用金属膜８０Ｃが形成されたダミーパターンの少なくとも一部を除去し、強誘電体キャパシタＣ１、Ｃ２を形成する。
【選択図】 図４
【解決手段】シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７の上面に、下部電極層８Ａ形成用金属膜からなる下部電極層８Ａ及びダミーパターンを形成した後、下部電極層８Ａ及びダミーパターンが形成された第二の層間絶縁層７の上面全体に、第二の層間絶縁層７との接着性が低い強誘電体層８Ｂ形成用強誘電体膜８０Ｂと、上部電極層８Ｃ形成用金属膜８０Ｃとをこの順で成膜する。そして、上面に強誘電体層８Ｂ形成用強誘電体膜８０Ｂ及び上部電極層８Ｃ形成用金属膜８０Ｃが形成されたダミーパターンの少なくとも一部を除去し、強誘電体キャパシタＣ１、Ｃ２を形成する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び成膜方法に関するものである。
【０００２】
【従来の技術】
従来、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する強誘電体キャパシタは、半導体基板上に形成された絶縁層の上面に、下部電極層と、強誘電体層と、上部電極層とをこの順で成膜した後、この三層を一括してエッチング加工することで形成されている（例えば、非特許文献１参照）。
【０００３】
近年、半導体装置の高集積化及び微細化が進むにつれて、上述したエッチング加工をより精密に行うことが切望されてきている。そこで、強誘電体キャパシタを形成する方法として、半導体基板上に形成された絶縁層の上面に下部電極層をパターン形成した後、この下部電極層上に強誘電体層と上部電極層とをこの順で成膜し、強誘電体層及び上部電極層の二層を一括してエッチング加工する方法が注目されてきている。
【０００４】
【非特許文献１】
「日経マイクロデバイス」２００３年，２月号，ｐ１００〜１０１
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体基板上に形成された絶縁層の上面に下部電極層をパターン形成した後、この下部電極層上に強誘電体層を公知の塗布法を用いて成膜する場合、下部電極層のパターンが形成されていない絶縁層の上面では、強誘電体層を確実に成膜することが困難であるという問題があった。これは、通常強誘電体層の材料として用いられるＳＢＴ（Ｂｉ２ ＳｒＴａＯ９ ）が、通常絶縁層の材料として用いられるシリコン酸化膜に対して濡れ性が悪いためである。よって、下部電極層の上面にも確実に強誘電体層を形成できなくなり、製品の性能劣化を誘発してしまうおそれがあった。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、接着性が低い材料間の接着性を高めることで、製品性能の向上に寄与する半導体装置の製造方法及び成膜方法を提供することを課題としている。
【０００７】
【課題を解決するための手段】
このような課題を解決するために、本発明者は、鋭意検討を重ねた結果、接着性が低い材料間の接触面積を小さくすることで、上記課題を解決できることを見出した。
すなわち、本発明の半導体装置の製造方法は、半導体基板上に形成された絶縁層の上面に、第一の膜からなる素子形成パターンと、前記第一の膜からなるダミーパターンとを形成する工程と、前記素子形成パターン及び前記ダミーパターンが形成された前記絶縁層の上面全体に、前記絶縁層との接着性が低い第二の膜を成膜する工程と、前記第二の膜が成膜された前記ダミーパターンの少なくとも一部を除去する工程と、を備えたことを特徴とするものである。
【０００８】
また、本発明の半導体装置の製造方法において、前記ダミーパターンは、前記素子形成パターンを避けて、前記絶縁層の上面に形成することを特徴とするものである。
さらに、本発明の半導体装置の製造方法において、前記ダミーパターンは、前記素子形成パターン及び該素子形成パターンとの境界部を避けて、前記絶縁層の上面全体に形成することを特徴とするものである。
【０００９】
さらに、本発明の半導体装置の製造方法において、前記第一の膜が、キャパシタ用下部電極層であり、前記第二の膜が、キャパシタ用誘電体層であることを特徴とするものである。
本発明の成膜方法は、基板上に、第一の膜からなるパターンと、前記第一の膜からなるダミーパターンを形成する工程と、前記パターン及び前記ダミーパターンが形成された前記基板の上面全体に、前記基板との接着性が低い第二の膜を成膜する工程と、前記第二の膜が成膜された前記ダミーパターンの少なくとも一部を除去する工程と、を備えたことを特徴とするものである。
【００１０】
また、本発明の成膜方法において、前記ダミーパターンは、前記パターンを避けて、前記基板の上面に形成することを特徴とするものである。
さらに、本発明の成膜方法において、前記ダミーパターンは、前記パターン及び該パターンとの境界部を避けて、前記基板の上面全体に形成することを特徴とするものである。
【００１１】
本発明の半導体装置の製造方法によれば、半導体基板上に形成された絶縁層の上面に、第一の膜からなる素子形成パターンと、第一の膜からなるダミーパターンとを形成した後、絶縁層の上面全体に、第二の膜を成膜するようにしたことによって、絶縁層と、この絶縁層に対する接着性が低い第二の膜との接触面積が小さくなるため、絶縁層の上面に、第一の膜を介して第二の膜を確実に成膜することが可能となる。よって、第一の膜からなる素子形成パターン上に、第二の膜を確実に形成することが可能となるため、半導体装置の製品性能を向上させることが可能となる。
【００１２】
また、本発明の半導体装置の製造方法によれば、ダミーパターンを、素子形成パターンを避けて絶縁層の上面に形成するようにしたことによって、後工程でダミーパターンを除去し、素子形成パターンのみを残すことが可能となる。なお、製品性能上問題がなければ、ダミーパターンをそのまま絶縁層の上面に残しておいても構わない。
【００１３】
特に、ダミーパターンを、素子形成パターン及び該素子形成パターンとの境界部を除いて、絶縁層の上面全体に形成することによって、絶縁層の上面全体を素子形成パターンとダミーパターンとで覆い尽くすことができるため、絶縁層の上面全体に、第二の膜をより確実に成膜することが可能となる。
さらに、本発明の半導体装置の製造方法を、第一の膜としてキャパシタ用下部電極層を形成し、第二の膜としてキャパシタ用誘電体層を形成する場合に適用することによって、キャパシタのさらなる微細化を実現できるため、高い製品性能を有する半導体装置の高集積化及び微細化を実現することが可能となる。
【００１４】
本発明の成膜方法によれば、基板上に、第一の膜からなるパターンと、第一の膜からなるダミーパターンを形成した後、基板の上面全体に第二の膜を成膜するようにしたことによって、基板と、この基板に対する接着性が低い第二の膜との接触面積が小さくなるため、第一の膜からなるパターン上に、第二の膜を確実に成膜することが可能となる。
【００１５】
特に、ダミーパターンを、パターン及び該パターンとの境界部を除いて、基板の上面全体に形成することによって、基板の上面全体をパターンとダミーパターンとで覆い尽くすことができるため、絶縁層の上面全体に、第二の膜をより確実に成膜することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の製造方法で完成させた半導体装置の一構成例を示す平面図である。図２は、図１で示す半導体装置のＡ−Ａ線に沿った断面図である。図３は、図１で示す半導体装置のＢ−Ｂ線に沿った断面図である。なお、本実施形態は、本発明の一例を示したものであり、本発明は本実施形態に限定されるものではない。
【００１７】
本実施形態における半導体装置は、図１に示すように、一つのＭＯＳトランジスタＴと、一つの強誘電体キャパシタＣ１とから１Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）型不揮発性メモリセルを構成している。ここで、図１で示す強誘電体キャパシタＣ２は、図示しないＭＯＳトランジスタと同様の１Ｔ１Ｃ型不揮発性メモリセルを構成している。
【００１８】
ＭＯＳトランジスタＴは、図２に示すように、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース領域４Ａ及びドレイン領域４Ｂとから構成されている。
このＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体には、第一の層間絶縁層５が形成されており、ＭＯＳトランジスタＴのソース領域４Ａ上方の第一の層間絶縁層５上には局所配線層６が形成されている。そして、この局所配線層６とソース領域４Ａとは、第一の層間絶縁層５に開口された第一のコンタクトホールＨ１を介して接続されるようになっている。
【００１９】
強誘電体キャパシタＣ１、Ｃ２は、図２に示すように、シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７上に形成されており、この第二の層間絶縁層７の上面に下部電極層８Ａ、強誘電体層８Ｂ、及び上部電極層８Ｃが順次積層された三層から構成されている。また、この強誘電体キャパシタＣ１、Ｃ２の上面及び側面には、水素バリア膜９が形成されている。
【００２０】
この強誘電体キャパシタＣ１、Ｃ２が形成された第二の層間絶縁層７の上面全体には、強誘電体キャパシタＣ１、Ｃ２の厚みと略面一となるように第三の層間絶縁層１０が形成されている。また、強誘電体キャパシタＣ１、Ｃ２の上面を含む第三の層間絶縁層１０の一部上面には、密着層１１を介してキャパシタ用配線層１２が形成されており、このキャパシタ用配線層１２は、強誘電体キャパシタＣ１、Ｃ２上面の水素バリア膜９に形成された開口部９Ａを介して、強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃと接続されるようになっている。さらに、キャパシタ用配線層１２が形成された第三の層間絶縁層１０の上面全体には、最上層層間絶縁層１３を介して配線層１４が形成されている。
【００２１】
さらに、この強誘電体キャパシタＣ１、Ｃ２は、図３に示すように、その長手方向（図３における左右方向）端部に、上部電極層８Ｃが完全に除去され、下部電極層８Ａと配線層１４との接続を可能とした下部電極接続領域Ｘが形成されており、この下部電極接続領域Ｘ内の水素バリア膜９及び強誘電体層８Ｂには、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通すための除去領域Ｙが形成されている。
【００２２】
そして、配線層１４は、図１に示すように、最上層層間絶縁層１３の上面から局所配線層６に至る局所配線接続領域と、最上層層間絶縁層１３の上面からキャパシタ用配線層１２に至るキャパシタ用配線接続領域とを底面に有する第一のビアホールＶ１を介して、ＭＯＳトランジスタＴと強誘電体キャパシタＣ１との両方に接続されるようになっている。すなわち、配線層１４は、第一のビアホールＶ１底面の一部で接続された局所配線層６と上述した第一のコンタクトホールＨ１とを介して、ＭＯＳトランジスタＴのソース領域４Ａと接続されるようになっている。同様に、配線層１４は、第一のビアホールＶ１底面の残部で接続されたキャパシタ用配線層１２を介して、強誘電体キャパシタＣ１の上部電極層８Ｃと接続されるようになっている。
【００２３】
なお、配線層１４は、図示しないＭＯＳトランジスタと強誘電体キャパシタＣ２との両方にも同様に接続されるようになっている。
また、配線層１４は、図３に示すように、下部電極接続領域Ｘの最上層層間絶縁層１３及び第三の層間絶縁層１０に形成された第二のビアホールＶ２を介して、強誘電体キャパシタＣ１、Ｃ２の下部電極層８Ａと接続されるようになっている。同様に、配線層１４は、図１に示すように、第二のコンタクトホールＨ２及び第三のコンタクトホールＨ３を介して、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂとそれぞれ接続されるようになっている。
【００２４】
ここで、下部電極層８Ａ、上部電極層８Ｃ、及びキャパシタ用配線層１２は、いずれもＰｔやＲｕなどの貴金属材料で形成されているとともに、強誘電体層８Ｂは、ＳＢＴから形成されている。また、密着層１１は、絶縁性材料又は高抵抗性材料から構成されており、具体的には、チタンオキサイド、アルミナ、イリジウムオキサイドなどが挙げられる。
【００２５】
次に、本実施形態における半導体装置の製造方法について説明する。
図４〜図８は、本発明における半導体装置の一製造工程を示す断面図である。ここで、図４、図７、及び図８は、各製造工程を、図１で示した半導体装置のＡ−Ａ線に沿った断面方向から見た場合の断面である。また、図６は、各製造工程を、図１で示した半導体装置のＢ−Ｂ線に沿った断面方向から見た断面である。
【００２６】
本実施形態における半導体装置の製造方法は、まず、シリコン基板（半導体基板）１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２７】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース領域４Ａとドレイン領域４Ｂとを形成する。このようにして、シリコン基板１上に、ＭＯＳトランジスタＴを完成しておく。
次いで、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を厚さ１５００ｎｍとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５に、ＭＯＳトランジスタＴのソース領域４Ａに接続される第一のコンタクトホールＨ１を形成する。そして、この第一のコンタクトホールＨ１内に、公知のメタルプラグ技術を用いて、タングステンなどの金属材料を埋め込む。
【００２８】
次いで、この第一の層間絶縁層５の上面全体に、公知のスパッタ法などを用いて、窒化チタン膜などからなる局所配線層６を厚さ２００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ＭＯＳトランジスタＴのソース領域４Ｂ上方の第一の層間絶縁層５に、局所配線層６を残存させる。ここで、局所配線層６は、配線設計を考慮して、第一の層間絶縁層５上に、長辺（図４の左右方向）の短辺に対する比が２以上の長方形状又はＬ字形状に形成することが好ましい。
【００２９】
次いで、第一の層間絶縁層５の上面全体に第二の層間絶縁層７を形成した後、この第二の層間絶縁層７（絶縁層）の上面全体に、公知のスパッタ法などを用いて、図示しないＰｔなどの下部電極層８Ａ形成用の金属膜（第一の膜）を成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図４（ａ）に示すように、第二の層間絶縁層７上に、下部電極層（素子形成パターン）８Ａと、ダミーパターン８Ｄとを形成する。ここで、ダミーパターン８Ｄは、下部電極層８Ａのパターンを避けて第二の層間絶縁層７上に形成されるのであれば、その形状は特に限定されない。特に、下部電極層８Ａ上に確実に強誘電体層８Ｂ形成用強誘電体膜（第二の膜）８０Ｂを形成可能とするためには、図５に示すように、下部電極層８Ａ及びこの下部電極層８Ａとダミーパターン８Ｄとの境界部Ａを除き、第二の層間絶縁層７の上面全体にダミーパターン８Ｄを形成することが好ましい。
【００３０】
ここで、境界部Ａは、後からダミーパターン８Ｄを除去する際のエッチング工程において強誘電体キャパシタＣに影響が及ばない範囲で出来るだけ狭い幅とする必要がある。具体的には、フォトリソグラフィ工程での合わせずれやエッチング工程でのレジスト後退量を含め、ダミーパターン８Ｄ除去のエッチング工程において強誘電体キャパシタＣにまでエッチングが及ばない幅が必要である。このとき、マスクのデザインルールがライン／スペース＝０．５μｍ／０．５μｍの場合では１μｍ幅の境界部Ａがあれば十分であるが、上記デザインルールで最後までダミーパターン８Ｄを残す場合には、０．５μｍ幅の境界部Ａとすることも可能である。但し、残したダミーパターン８Ｄと強誘電体キャパシタＣとの間に発生する寄生容量が強誘電体キャパシタＣの特性に影響を及ぼさないように、境界部Ａの幅を、強誘電体強誘電体キャパシタＣの高さと同程度以上とすることが好ましい。
【００３１】
次いで、図４（ｂ）に示すように、下部電極層８Ａとダミーパターン８Ｄとが形成された第二の層間絶縁層７の上面全体に、公知のスピン塗布法などを用いて、ＳＢＴ（ＳｒＢｉ２ Ｔａ２ Ｏ９ ）などの強誘電体層８Ｂ形成用強誘電体膜（第二の膜）８０Ｂと、Ｐｔなどの上部電極層８Ｃ形成用金属膜８０Ｃとを各２００ｎｍ程度の厚みに順次成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図４（ｃ）及び図６（ａ）に示すように、第二の層間絶縁層７上に、下部電極層８Ａ、強誘電体層８Ｂ、及び上部電極層８Ｃが順で積層された強誘電体キャパシタＣ１、Ｃ２を形成する。このとき、本実施形態においては、ダミーパターン８Ｄと、その上面に成膜された強誘電体膜８０Ｂ及び金属膜８０Ｃとをエッチング除去した場合について説明したが、製品性能上問題がなければ、ダミーパターン８Ｄ上に成膜された強誘電体８０Ｂ及び金属膜８０Ｃをダミーパターン８Ｄに合わせてともにエッチング加工したダミー強誘電体キャパシタを、第二の層間絶縁層７上に部分的に残存させるようにしても構わない。
【００３２】
次いで、図６（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣ１、Ｃ２の長手方向（図６における左右方向）一端部に形成される下部電極接続領域Ｘにおいて、強誘電体層８Ｂの途中まで除去する。
次いで、図６（ｃ）に示すように、強誘電体キャパシタＣ１、Ｃ２が形成された第一の層間絶縁層７の上面全体に、公知のスパッタ法を用いて、アルミナなどの水素バリア膜９を厚さ１０〜５０ｎｍとなるように成膜する。ここで、後工程であるＭＯＳトランジスタＴへの第一のコンタクトホールＨ１形成工程を容易且つ確実に行うために、成膜した水素バリア膜９のうち、少なくとも強誘電体キャパシタＣ１、Ｃ２上面及び側面以外の水素バリア膜９を、公知のフォトリソグラフィ技術及びエッチング技術を用いて除去しておく。
【００３３】
次いで、図６（ｄ）に示すように、強誘電体キャパシタＣ１、Ｃ２の下部電極接続領域Ｘの水素バリア膜９及び強誘電体層８Ｂに、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通すための除去領域Ｙを形成する。
次いで、図７（ａ）に示すように、強誘電体キャパシタＣ１、Ｃ２が形成された第二の層間絶縁層７の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第三の層間絶縁層１０を厚さ１５００ｎｍとなるように成膜する。そして、第三の層間絶縁層１０の上面全体に、公知の化学機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、強誘電体キャパシタＣ１、Ｃ２の上面に、第三の層間絶縁層１０が厚さ５００ｎｍ残存する程度に平坦化処理を施す。
【００３４】
次いで、図７（ｂ）に示すように、平坦化処理が施された後の第三の層間絶縁層１０の上面全体に、公知のエッチバックを行う。このときのエッチバック条件は、水素バリア膜９のエッチングレートが小さくなるように選択することで、強誘電体キャパシタＣ１、Ｃ２の上面及び側面に形成された水素バリア膜９をエッチングストップ層としてエッチバックを行うことができる。このとき、強誘電体キャパシタＣ１、Ｃ２の上面には、水素バリア膜９のみが残存するとともに、強誘電体キャパシタＣ１、Ｃ２が形成されていない第三の層間絶縁層１０上には、強誘電体キャパシタＣ１、Ｃ２の総膜厚と略面一に第三の層間絶縁層１０が残存する。
【００３５】
次いで、図８（ａ）に示すように、平坦化処理が施された第三の層間絶縁層１０の上面全体に、公知のスパッタ法を用いて、チタンオキサイドなどからなる密着層１１を厚さ１０ｎｍとなるように成膜する。
次いで、図８（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、密着層１１と水素バリア膜９に、強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃに接続される開口部９Ａを形成する。
【００３６】
次いで、密着層１１の上面全体に、公知のスパッタ法を用いて、Ｐｔなどのキャパシタ用配線層１２を厚さ２００ｎｍとなるように成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、それぞれの強誘電体キャパシタＣ１、Ｃ２の上面及び第三の層間絶縁層１０の一部上面にのみ、キャパシタ用配線層１２を残存させる。ここで、キャパシタ用配線層１２は、第三の層間絶縁層１０の上面に密着層１１を介して形成されるとともに、強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃと開口部９Ａを介して接続される。
【００３７】
次いで、図８（ｃ）に示すように、キャパシタ用配線層１２が形成された第三の層間絶縁層１０の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などの最上層層間絶縁層１３を厚さ３００ｎｍとなるように成膜する。そして、図８（ｄ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、最上層層間絶縁層１３に、局所配線層６に至る局所配線接続領域と、キャパシタ用配線層１２に至るキャパシタ用配線接続領域とを底面に有する第一のビアホールＶ１を形成する。このとき、この第一のビアホールＶ１は、その内部に配線層１４を信頼性よく充填可能な開口径で形成する。
【００３８】
なお、強誘電体キャパシタＣ１、Ｃ２の下部電極層８Ａに接続される第二のビアホールＶ２を形成する工程と、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂにそれぞれ接続される第二及び第三のコンタクトホールＨ２、Ｈ３を形成する工程と、強誘電体キャパシタＣ２と接続される図示しないＭＯＳトランジスタのソース領域に接続されるビアホールを形成する工程とについては説明を省略するが、何れも次の配線層成膜工程前に行っておく。
【００３９】
次いで、図２及び図３に示すように、公知のスパッタ法を用いて、最上層層間絶縁層の１３の上面全体に、Ｔｉなどからなる第一の金属膜（膜厚１０ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（膜厚１００ｎｍ程度）と、Ａｌなどからなる第三の金属膜（膜厚５００ｎｍ程度）を順次成膜することで、第一及び第二のビアホールＶ１、Ｖ２と、第二及び第三のコンタクトホールＨ２、Ｈ３内に配線層１４を形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望形状の配線層１４を形成する。
【００４０】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン領域４Ｂはビット線と、ソース領域４Ａは強誘電体キャパシタＣ１、Ｃ２の各上部電極層８Ｃと、強誘電体キャパシタＣ１、Ｃ２の各下部電極層８Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００４１】
このように、本実施形態における半導体装置の製造方法によれば、シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７の上面に、下部電極層８Ａパターンと、この下部電極層８Ａ形成用金属膜からなるダミーパターン８Ｄとを形成した後、第二の層間絶縁層７の上面全体に、強誘電体層形成用強誘電体膜８０Ｂを成膜したことによって、第二の層間絶縁層７と、この第二の層間絶縁層７に対する接着性が低い強誘電体膜８０Ｂとの接触面積を小さくすることができるため、下部電極層８Ａパターン及びダミーパターン８Ｄが形成された第二の層間絶縁層７の上面全体に、強誘電体膜８０Ｂを確実に成膜することができる。よって、下部電極層８Ａの上面に、強誘電体層８Ｂを確実に形成することができるため、不揮発性メモリの製品性能を向上させることが可能となる。
【００４２】
また、本実施形態における半導体装置の製造方法によれば、強誘電体キャパシタＣ１、Ｃ２の下部電極接続領域Ｘにおける少なくとも上部電極層８Ｃを除去した後、この下部電極接続領域Ｘにおける水素バリア膜９及び強誘電体層８Ｂに、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通すための除去領域Ｙを形成するようにしたことによって、この第二のビアホールＶ２の形成に要する作業効率を向上させることが可能となる。
【００４３】
このとき、下部電極接続領域Ｘにおける強誘電体層８Ｂを全て除去するのではなく、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通す領域毎に切り離すようにしたことによって、再付着物による強誘電体キャパシタＣ１、Ｃ２の各下部電極間での電気的ショートを抑制することが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、第三の層間絶縁層１０の上面全体に、強誘電体キャパシタＣ１、Ｃ２の上面に第三の層間絶縁層１０が残存する条件で、化学機械研磨法による平坦化処理を行った後、さらに強誘電体キャパシタＣ１、Ｃ２の上面に残存させた第三の層間絶縁層１０を除去する条件で、エッチバックによる平坦化処理を行うようにしたことによって、第三の層間絶縁層１０を制御性よく平坦化処理することができるため、上部電極層８Ｃをオーバーエッチングすることなく、強誘電体キャパシタＣ１、Ｃ２上の第三の層間絶縁層１０を容易且つ確実に薄膜化することが可能となる。よって、この強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃと配線層１４との接続を容易且つ確実に行うことが可能となる。
【００４４】
このとき、エッチバックによる平坦化処理を、強誘電体キャパシタＣ１、Ｃ２に被覆された水素バリア膜９をエッチングストップ層として行うことによって、第三の層間絶縁層１０の上面には水素バリア膜９のみを容易に残存させることができる。よって、第三の層間絶縁層１０の薄膜化をさらに容易に実現することができるとともに、強誘電体キャパシタＣ１、Ｃ２上の水素バリア膜９に開口部９Ａを形成することで上部電極層８Ｃと配線層１４とを接続することができるため、作業効率及びコストを大幅に削減させることが可能となる。
【００４５】
さらに、本実施形態における半導体装置によれば、強誘電体キャパシタＣ１、Ｃ２の上面に、上部電極層８Ｃと同一材料からなるキャパシタ用配線層１２を形成したことによって、上部電極層８Ｃを薄膜形成する際に発生する上部電極層８Ｃへの不具合を解消することができるため、半導体装置全体としてのさらなる薄型化及びより高い信頼性の確保を実現することが可能となる。
【００４６】
このとき、キャパシタ用配線層１２を、第三の層間絶縁層１０の上面に絶縁性材料からなる密着層１１を介して形成したことによって、キャパシタ用配線層１２を上部電極層８Ｃと同一材料から構成しても、第三の層間絶縁層１０とキャパシタ用配線層１２との接着性を確保することが可能となる。
また、密着層１１を、開口部９Ａ形成前に形成することにより、絶縁性材料又は高抵抗性材料で形成可能となる。これにより、キャパシタ用配線層１２の密着性を向上させることが可能となる。
【００４７】
さらに、本実施形態における半導体装置の製造方法によれば、第一のビアホールＶ１を、その底面の一部で局所配線層６を介してＭＯＳトランジスタＴのソース領域４Ａに接続され、且つ、その底面の残部でキャパシタ用配線層１２を介して強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃに接続されるように形成したことによって、この第一のビアホールＶ１を介して、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣ１、Ｃ２の両方と配線層１４とを接続することが可能となる。よって、多層配線層の層間を接続する接続孔（コンタクトホール及びビアホール）にプラグを埋め込む工程をより少なくすることができるとともに、接続孔の数を減らし、メモリセルサイズの減少に寄与することができる。
【００４８】
さらに、本実施形態における半導体装置によれば、ＭＯＳトランジスタＴには、第一のビアホールＶ１内に形成された配線層１４を接続するとともに、強誘電体キャパシタＣ１、Ｃ２には、第一のビアホールＶ１底面のキャパシタ用配線領域で接続されたキャパシタ用配線層１２を介して、配線層１４を接続するようにしたことによって、それぞれの素子に最適な材料で形成された配線を接続させることができる。このため、同一のシリコン基板１上に、異なる構造の複数の素子を、各々の特性を劣化させることなく形成することが可能となる。
【００４９】
なお、本実施形態においては、ＭＯＳトランジスタＴと、強誘電体キャパシタＣ１とを備えた１Ｔ１Ｃ型不揮発性メモリセルの場合について説明したが、複数の素子を備えた多層配線構造の半導体装置であればこれに限らず、好適に用いることができる。
また、本実施形態においては、層間絶縁層として、第一乃至第三の層間絶縁層５、７、１０と、最上層層間絶縁層１３との四層で構成した場合について説明したが、層間絶縁層の層数はこれに限らず適用することができる。
【００５０】
さらに、本実施形態においては、シリコン酸化膜からなる第三の層間絶縁層１０の上面に、Ｐｔからなる強誘電体キャパシタ用下部電極層８Ａと、ＳＢＴからなる強誘電体キャパシタ用強誘電体層８Ｂとを順次積層する場合について適用したが、基板上に、第一の膜と、基板との接着性の低い第二の膜を成膜する場合であればこれに限らず適用することができる。例えば、シリコン酸化膜からなる絶縁層の上面に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を成膜する場合や、最表面にシリコン酸化膜が形成された絶縁層の上面に、ＰＺＴ（Ｐｂ（ＺｒＸ Ｔｉ１−Ｘ ）Ｏ３ ）、ＢＬＴ（（ＢｉＸ Ｌａ１−Ｘ ）４ Ｔｉ３ Ｏ１２ ）からなる強誘電体キャパシタ用強誘電体層８Ｂを成膜する場合などに好適に用いることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法で完成された半導体装置の一構成例を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線に沿った断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。
【図４】本発明における半導体装置の一製造工程を示す断面図である。
【図５】図４（ａ）に示す半導体装置の一製造工程の平面図である。
【図６】本発明における半導体装置の一製造工程を示す断面図である。
【図７】本発明における半導体装置の一製造工程を示す断面図である。
【図８】本発明における半導体装置の一製造工程を示す断面図である。
【符号の説明】１…シリコン基板。２…ゲート絶縁膜。３…ゲート電極。４Ａ…ソース領域。４Ｂ…ドレイン領域。５…第一の層間絶縁層。６…局所配線層。７…第二の層間絶縁層。８Ａ…下部電極層。８Ｂ…強誘電体層。８Ｃ…上部電極層。８０Ｂ…強誘電体層形成用強誘電体膜。８０Ｃ…上部電極層形成用金属膜。９…水素バリア膜。９Ａ…開口部。１０…第三の層間絶縁層。１１…密着層。１２…キャパシタ用配線層。１３…最上層層間絶縁層。１４…配線層。Ａ…境界部。Ｃ１、Ｃ２…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１、Ｈ２、Ｈ３…コンタクトホール。Ｖ１、Ｖ２…ビアホール。Ｘ…下部電極接続領域。Ｙ…強誘電体膜除去領域。
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び成膜方法に関するものである。
【０００２】
【従来の技術】
従来、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成する強誘電体キャパシタは、半導体基板上に形成された絶縁層の上面に、下部電極層と、強誘電体層と、上部電極層とをこの順で成膜した後、この三層を一括してエッチング加工することで形成されている（例えば、非特許文献１参照）。
【０００３】
近年、半導体装置の高集積化及び微細化が進むにつれて、上述したエッチング加工をより精密に行うことが切望されてきている。そこで、強誘電体キャパシタを形成する方法として、半導体基板上に形成された絶縁層の上面に下部電極層をパターン形成した後、この下部電極層上に強誘電体層と上部電極層とをこの順で成膜し、強誘電体層及び上部電極層の二層を一括してエッチング加工する方法が注目されてきている。
【０００４】
【非特許文献１】
「日経マイクロデバイス」２００３年，２月号，ｐ１００〜１０１
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体基板上に形成された絶縁層の上面に下部電極層をパターン形成した後、この下部電極層上に強誘電体層を公知の塗布法を用いて成膜する場合、下部電極層のパターンが形成されていない絶縁層の上面では、強誘電体層を確実に成膜することが困難であるという問題があった。これは、通常強誘電体層の材料として用いられるＳＢＴ（Ｂｉ２ ＳｒＴａＯ９ ）が、通常絶縁層の材料として用いられるシリコン酸化膜に対して濡れ性が悪いためである。よって、下部電極層の上面にも確実に強誘電体層を形成できなくなり、製品の性能劣化を誘発してしまうおそれがあった。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、接着性が低い材料間の接着性を高めることで、製品性能の向上に寄与する半導体装置の製造方法及び成膜方法を提供することを課題としている。
【０００７】
【課題を解決するための手段】
このような課題を解決するために、本発明者は、鋭意検討を重ねた結果、接着性が低い材料間の接触面積を小さくすることで、上記課題を解決できることを見出した。
すなわち、本発明の半導体装置の製造方法は、半導体基板上に形成された絶縁層の上面に、第一の膜からなる素子形成パターンと、前記第一の膜からなるダミーパターンとを形成する工程と、前記素子形成パターン及び前記ダミーパターンが形成された前記絶縁層の上面全体に、前記絶縁層との接着性が低い第二の膜を成膜する工程と、前記第二の膜が成膜された前記ダミーパターンの少なくとも一部を除去する工程と、を備えたことを特徴とするものである。
【０００８】
また、本発明の半導体装置の製造方法において、前記ダミーパターンは、前記素子形成パターンを避けて、前記絶縁層の上面に形成することを特徴とするものである。
さらに、本発明の半導体装置の製造方法において、前記ダミーパターンは、前記素子形成パターン及び該素子形成パターンとの境界部を避けて、前記絶縁層の上面全体に形成することを特徴とするものである。
【０００９】
さらに、本発明の半導体装置の製造方法において、前記第一の膜が、キャパシタ用下部電極層であり、前記第二の膜が、キャパシタ用誘電体層であることを特徴とするものである。
本発明の成膜方法は、基板上に、第一の膜からなるパターンと、前記第一の膜からなるダミーパターンを形成する工程と、前記パターン及び前記ダミーパターンが形成された前記基板の上面全体に、前記基板との接着性が低い第二の膜を成膜する工程と、前記第二の膜が成膜された前記ダミーパターンの少なくとも一部を除去する工程と、を備えたことを特徴とするものである。
【００１０】
また、本発明の成膜方法において、前記ダミーパターンは、前記パターンを避けて、前記基板の上面に形成することを特徴とするものである。
さらに、本発明の成膜方法において、前記ダミーパターンは、前記パターン及び該パターンとの境界部を避けて、前記基板の上面全体に形成することを特徴とするものである。
【００１１】
本発明の半導体装置の製造方法によれば、半導体基板上に形成された絶縁層の上面に、第一の膜からなる素子形成パターンと、第一の膜からなるダミーパターンとを形成した後、絶縁層の上面全体に、第二の膜を成膜するようにしたことによって、絶縁層と、この絶縁層に対する接着性が低い第二の膜との接触面積が小さくなるため、絶縁層の上面に、第一の膜を介して第二の膜を確実に成膜することが可能となる。よって、第一の膜からなる素子形成パターン上に、第二の膜を確実に形成することが可能となるため、半導体装置の製品性能を向上させることが可能となる。
【００１２】
また、本発明の半導体装置の製造方法によれば、ダミーパターンを、素子形成パターンを避けて絶縁層の上面に形成するようにしたことによって、後工程でダミーパターンを除去し、素子形成パターンのみを残すことが可能となる。なお、製品性能上問題がなければ、ダミーパターンをそのまま絶縁層の上面に残しておいても構わない。
【００１３】
特に、ダミーパターンを、素子形成パターン及び該素子形成パターンとの境界部を除いて、絶縁層の上面全体に形成することによって、絶縁層の上面全体を素子形成パターンとダミーパターンとで覆い尽くすことができるため、絶縁層の上面全体に、第二の膜をより確実に成膜することが可能となる。
さらに、本発明の半導体装置の製造方法を、第一の膜としてキャパシタ用下部電極層を形成し、第二の膜としてキャパシタ用誘電体層を形成する場合に適用することによって、キャパシタのさらなる微細化を実現できるため、高い製品性能を有する半導体装置の高集積化及び微細化を実現することが可能となる。
【００１４】
本発明の成膜方法によれば、基板上に、第一の膜からなるパターンと、第一の膜からなるダミーパターンを形成した後、基板の上面全体に第二の膜を成膜するようにしたことによって、基板と、この基板に対する接着性が低い第二の膜との接触面積が小さくなるため、第一の膜からなるパターン上に、第二の膜を確実に成膜することが可能となる。
【００１５】
特に、ダミーパターンを、パターン及び該パターンとの境界部を除いて、基板の上面全体に形成することによって、基板の上面全体をパターンとダミーパターンとで覆い尽くすことができるため、絶縁層の上面全体に、第二の膜をより確実に成膜することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の製造方法で完成させた半導体装置の一構成例を示す平面図である。図２は、図１で示す半導体装置のＡ−Ａ線に沿った断面図である。図３は、図１で示す半導体装置のＢ−Ｂ線に沿った断面図である。なお、本実施形態は、本発明の一例を示したものであり、本発明は本実施形態に限定されるものではない。
【００１７】
本実施形態における半導体装置は、図１に示すように、一つのＭＯＳトランジスタＴと、一つの強誘電体キャパシタＣ１とから１Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）型不揮発性メモリセルを構成している。ここで、図１で示す強誘電体キャパシタＣ２は、図示しないＭＯＳトランジスタと同様の１Ｔ１Ｃ型不揮発性メモリセルを構成している。
【００１８】
ＭＯＳトランジスタＴは、図２に示すように、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース領域４Ａ及びドレイン領域４Ｂとから構成されている。
このＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体には、第一の層間絶縁層５が形成されており、ＭＯＳトランジスタＴのソース領域４Ａ上方の第一の層間絶縁層５上には局所配線層６が形成されている。そして、この局所配線層６とソース領域４Ａとは、第一の層間絶縁層５に開口された第一のコンタクトホールＨ１を介して接続されるようになっている。
【００１９】
強誘電体キャパシタＣ１、Ｃ２は、図２に示すように、シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７上に形成されており、この第二の層間絶縁層７の上面に下部電極層８Ａ、強誘電体層８Ｂ、及び上部電極層８Ｃが順次積層された三層から構成されている。また、この強誘電体キャパシタＣ１、Ｃ２の上面及び側面には、水素バリア膜９が形成されている。
【００２０】
この強誘電体キャパシタＣ１、Ｃ２が形成された第二の層間絶縁層７の上面全体には、強誘電体キャパシタＣ１、Ｃ２の厚みと略面一となるように第三の層間絶縁層１０が形成されている。また、強誘電体キャパシタＣ１、Ｃ２の上面を含む第三の層間絶縁層１０の一部上面には、密着層１１を介してキャパシタ用配線層１２が形成されており、このキャパシタ用配線層１２は、強誘電体キャパシタＣ１、Ｃ２上面の水素バリア膜９に形成された開口部９Ａを介して、強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃと接続されるようになっている。さらに、キャパシタ用配線層１２が形成された第三の層間絶縁層１０の上面全体には、最上層層間絶縁層１３を介して配線層１４が形成されている。
【００２１】
さらに、この強誘電体キャパシタＣ１、Ｃ２は、図３に示すように、その長手方向（図３における左右方向）端部に、上部電極層８Ｃが完全に除去され、下部電極層８Ａと配線層１４との接続を可能とした下部電極接続領域Ｘが形成されており、この下部電極接続領域Ｘ内の水素バリア膜９及び強誘電体層８Ｂには、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通すための除去領域Ｙが形成されている。
【００２２】
そして、配線層１４は、図１に示すように、最上層層間絶縁層１３の上面から局所配線層６に至る局所配線接続領域と、最上層層間絶縁層１３の上面からキャパシタ用配線層１２に至るキャパシタ用配線接続領域とを底面に有する第一のビアホールＶ１を介して、ＭＯＳトランジスタＴと強誘電体キャパシタＣ１との両方に接続されるようになっている。すなわち、配線層１４は、第一のビアホールＶ１底面の一部で接続された局所配線層６と上述した第一のコンタクトホールＨ１とを介して、ＭＯＳトランジスタＴのソース領域４Ａと接続されるようになっている。同様に、配線層１４は、第一のビアホールＶ１底面の残部で接続されたキャパシタ用配線層１２を介して、強誘電体キャパシタＣ１の上部電極層８Ｃと接続されるようになっている。
【００２３】
なお、配線層１４は、図示しないＭＯＳトランジスタと強誘電体キャパシタＣ２との両方にも同様に接続されるようになっている。
また、配線層１４は、図３に示すように、下部電極接続領域Ｘの最上層層間絶縁層１３及び第三の層間絶縁層１０に形成された第二のビアホールＶ２を介して、強誘電体キャパシタＣ１、Ｃ２の下部電極層８Ａと接続されるようになっている。同様に、配線層１４は、図１に示すように、第二のコンタクトホールＨ２及び第三のコンタクトホールＨ３を介して、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂとそれぞれ接続されるようになっている。
【００２４】
ここで、下部電極層８Ａ、上部電極層８Ｃ、及びキャパシタ用配線層１２は、いずれもＰｔやＲｕなどの貴金属材料で形成されているとともに、強誘電体層８Ｂは、ＳＢＴから形成されている。また、密着層１１は、絶縁性材料又は高抵抗性材料から構成されており、具体的には、チタンオキサイド、アルミナ、イリジウムオキサイドなどが挙げられる。
【００２５】
次に、本実施形態における半導体装置の製造方法について説明する。
図４〜図８は、本発明における半導体装置の一製造工程を示す断面図である。ここで、図４、図７、及び図８は、各製造工程を、図１で示した半導体装置のＡ−Ａ線に沿った断面方向から見た場合の断面である。また、図６は、各製造工程を、図１で示した半導体装置のＢ−Ｂ線に沿った断面方向から見た断面である。
【００２６】
本実施形態における半導体装置の製造方法は、まず、シリコン基板（半導体基板）１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２７】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース領域４Ａとドレイン領域４Ｂとを形成する。このようにして、シリコン基板１上に、ＭＯＳトランジスタＴを完成しておく。
次いで、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を厚さ１５００ｎｍとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５に、ＭＯＳトランジスタＴのソース領域４Ａに接続される第一のコンタクトホールＨ１を形成する。そして、この第一のコンタクトホールＨ１内に、公知のメタルプラグ技術を用いて、タングステンなどの金属材料を埋め込む。
【００２８】
次いで、この第一の層間絶縁層５の上面全体に、公知のスパッタ法などを用いて、窒化チタン膜などからなる局所配線層６を厚さ２００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ＭＯＳトランジスタＴのソース領域４Ｂ上方の第一の層間絶縁層５に、局所配線層６を残存させる。ここで、局所配線層６は、配線設計を考慮して、第一の層間絶縁層５上に、長辺（図４の左右方向）の短辺に対する比が２以上の長方形状又はＬ字形状に形成することが好ましい。
【００２９】
次いで、第一の層間絶縁層５の上面全体に第二の層間絶縁層７を形成した後、この第二の層間絶縁層７（絶縁層）の上面全体に、公知のスパッタ法などを用いて、図示しないＰｔなどの下部電極層８Ａ形成用の金属膜（第一の膜）を成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図４（ａ）に示すように、第二の層間絶縁層７上に、下部電極層（素子形成パターン）８Ａと、ダミーパターン８Ｄとを形成する。ここで、ダミーパターン８Ｄは、下部電極層８Ａのパターンを避けて第二の層間絶縁層７上に形成されるのであれば、その形状は特に限定されない。特に、下部電極層８Ａ上に確実に強誘電体層８Ｂ形成用強誘電体膜（第二の膜）８０Ｂを形成可能とするためには、図５に示すように、下部電極層８Ａ及びこの下部電極層８Ａとダミーパターン８Ｄとの境界部Ａを除き、第二の層間絶縁層７の上面全体にダミーパターン８Ｄを形成することが好ましい。
【００３０】
ここで、境界部Ａは、後からダミーパターン８Ｄを除去する際のエッチング工程において強誘電体キャパシタＣに影響が及ばない範囲で出来るだけ狭い幅とする必要がある。具体的には、フォトリソグラフィ工程での合わせずれやエッチング工程でのレジスト後退量を含め、ダミーパターン８Ｄ除去のエッチング工程において強誘電体キャパシタＣにまでエッチングが及ばない幅が必要である。このとき、マスクのデザインルールがライン／スペース＝０．５μｍ／０．５μｍの場合では１μｍ幅の境界部Ａがあれば十分であるが、上記デザインルールで最後までダミーパターン８Ｄを残す場合には、０．５μｍ幅の境界部Ａとすることも可能である。但し、残したダミーパターン８Ｄと強誘電体キャパシタＣとの間に発生する寄生容量が強誘電体キャパシタＣの特性に影響を及ぼさないように、境界部Ａの幅を、強誘電体強誘電体キャパシタＣの高さと同程度以上とすることが好ましい。
【００３１】
次いで、図４（ｂ）に示すように、下部電極層８Ａとダミーパターン８Ｄとが形成された第二の層間絶縁層７の上面全体に、公知のスピン塗布法などを用いて、ＳＢＴ（ＳｒＢｉ２ Ｔａ２ Ｏ９ ）などの強誘電体層８Ｂ形成用強誘電体膜（第二の膜）８０Ｂと、Ｐｔなどの上部電極層８Ｃ形成用金属膜８０Ｃとを各２００ｎｍ程度の厚みに順次成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図４（ｃ）及び図６（ａ）に示すように、第二の層間絶縁層７上に、下部電極層８Ａ、強誘電体層８Ｂ、及び上部電極層８Ｃが順で積層された強誘電体キャパシタＣ１、Ｃ２を形成する。このとき、本実施形態においては、ダミーパターン８Ｄと、その上面に成膜された強誘電体膜８０Ｂ及び金属膜８０Ｃとをエッチング除去した場合について説明したが、製品性能上問題がなければ、ダミーパターン８Ｄ上に成膜された強誘電体８０Ｂ及び金属膜８０Ｃをダミーパターン８Ｄに合わせてともにエッチング加工したダミー強誘電体キャパシタを、第二の層間絶縁層７上に部分的に残存させるようにしても構わない。
【００３２】
次いで、図６（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣ１、Ｃ２の長手方向（図６における左右方向）一端部に形成される下部電極接続領域Ｘにおいて、強誘電体層８Ｂの途中まで除去する。
次いで、図６（ｃ）に示すように、強誘電体キャパシタＣ１、Ｃ２が形成された第一の層間絶縁層７の上面全体に、公知のスパッタ法を用いて、アルミナなどの水素バリア膜９を厚さ１０〜５０ｎｍとなるように成膜する。ここで、後工程であるＭＯＳトランジスタＴへの第一のコンタクトホールＨ１形成工程を容易且つ確実に行うために、成膜した水素バリア膜９のうち、少なくとも強誘電体キャパシタＣ１、Ｃ２上面及び側面以外の水素バリア膜９を、公知のフォトリソグラフィ技術及びエッチング技術を用いて除去しておく。
【００３３】
次いで、図６（ｄ）に示すように、強誘電体キャパシタＣ１、Ｃ２の下部電極接続領域Ｘの水素バリア膜９及び強誘電体層８Ｂに、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通すための除去領域Ｙを形成する。
次いで、図７（ａ）に示すように、強誘電体キャパシタＣ１、Ｃ２が形成された第二の層間絶縁層７の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第三の層間絶縁層１０を厚さ１５００ｎｍとなるように成膜する。そして、第三の層間絶縁層１０の上面全体に、公知の化学機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、強誘電体キャパシタＣ１、Ｃ２の上面に、第三の層間絶縁層１０が厚さ５００ｎｍ残存する程度に平坦化処理を施す。
【００３４】
次いで、図７（ｂ）に示すように、平坦化処理が施された後の第三の層間絶縁層１０の上面全体に、公知のエッチバックを行う。このときのエッチバック条件は、水素バリア膜９のエッチングレートが小さくなるように選択することで、強誘電体キャパシタＣ１、Ｃ２の上面及び側面に形成された水素バリア膜９をエッチングストップ層としてエッチバックを行うことができる。このとき、強誘電体キャパシタＣ１、Ｃ２の上面には、水素バリア膜９のみが残存するとともに、強誘電体キャパシタＣ１、Ｃ２が形成されていない第三の層間絶縁層１０上には、強誘電体キャパシタＣ１、Ｃ２の総膜厚と略面一に第三の層間絶縁層１０が残存する。
【００３５】
次いで、図８（ａ）に示すように、平坦化処理が施された第三の層間絶縁層１０の上面全体に、公知のスパッタ法を用いて、チタンオキサイドなどからなる密着層１１を厚さ１０ｎｍとなるように成膜する。
次いで、図８（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、密着層１１と水素バリア膜９に、強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃに接続される開口部９Ａを形成する。
【００３６】
次いで、密着層１１の上面全体に、公知のスパッタ法を用いて、Ｐｔなどのキャパシタ用配線層１２を厚さ２００ｎｍとなるように成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、それぞれの強誘電体キャパシタＣ１、Ｃ２の上面及び第三の層間絶縁層１０の一部上面にのみ、キャパシタ用配線層１２を残存させる。ここで、キャパシタ用配線層１２は、第三の層間絶縁層１０の上面に密着層１１を介して形成されるとともに、強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃと開口部９Ａを介して接続される。
【００３７】
次いで、図８（ｃ）に示すように、キャパシタ用配線層１２が形成された第三の層間絶縁層１０の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などの最上層層間絶縁層１３を厚さ３００ｎｍとなるように成膜する。そして、図８（ｄ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、最上層層間絶縁層１３に、局所配線層６に至る局所配線接続領域と、キャパシタ用配線層１２に至るキャパシタ用配線接続領域とを底面に有する第一のビアホールＶ１を形成する。このとき、この第一のビアホールＶ１は、その内部に配線層１４を信頼性よく充填可能な開口径で形成する。
【００３８】
なお、強誘電体キャパシタＣ１、Ｃ２の下部電極層８Ａに接続される第二のビアホールＶ２を形成する工程と、ＭＯＳトランジスタＴのゲート電極３及びドレイン領域４Ｂにそれぞれ接続される第二及び第三のコンタクトホールＨ２、Ｈ３を形成する工程と、強誘電体キャパシタＣ２と接続される図示しないＭＯＳトランジスタのソース領域に接続されるビアホールを形成する工程とについては説明を省略するが、何れも次の配線層成膜工程前に行っておく。
【００３９】
次いで、図２及び図３に示すように、公知のスパッタ法を用いて、最上層層間絶縁層の１３の上面全体に、Ｔｉなどからなる第一の金属膜（膜厚１０ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（膜厚１００ｎｍ程度）と、Ａｌなどからなる第三の金属膜（膜厚５００ｎｍ程度）を順次成膜することで、第一及び第二のビアホールＶ１、Ｖ２と、第二及び第三のコンタクトホールＨ２、Ｈ３内に配線層１４を形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望形状の配線層１４を形成する。
【００４０】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン領域４Ｂはビット線と、ソース領域４Ａは強誘電体キャパシタＣ１、Ｃ２の各上部電極層８Ｃと、強誘電体キャパシタＣ１、Ｃ２の各下部電極層８Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００４１】
このように、本実施形態における半導体装置の製造方法によれば、シリコン基板１上に第一の層間絶縁層５を介して形成された第二の層間絶縁層７の上面に、下部電極層８Ａパターンと、この下部電極層８Ａ形成用金属膜からなるダミーパターン８Ｄとを形成した後、第二の層間絶縁層７の上面全体に、強誘電体層形成用強誘電体膜８０Ｂを成膜したことによって、第二の層間絶縁層７と、この第二の層間絶縁層７に対する接着性が低い強誘電体膜８０Ｂとの接触面積を小さくすることができるため、下部電極層８Ａパターン及びダミーパターン８Ｄが形成された第二の層間絶縁層７の上面全体に、強誘電体膜８０Ｂを確実に成膜することができる。よって、下部電極層８Ａの上面に、強誘電体層８Ｂを確実に形成することができるため、不揮発性メモリの製品性能を向上させることが可能となる。
【００４２】
また、本実施形態における半導体装置の製造方法によれば、強誘電体キャパシタＣ１、Ｃ２の下部電極接続領域Ｘにおける少なくとも上部電極層８Ｃを除去した後、この下部電極接続領域Ｘにおける水素バリア膜９及び強誘電体層８Ｂに、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通すための除去領域Ｙを形成するようにしたことによって、この第二のビアホールＶ２の形成に要する作業効率を向上させることが可能となる。
【００４３】
このとき、下部電極接続領域Ｘにおける強誘電体層８Ｂを全て除去するのではなく、下部電極層８Ａと配線層１４とを接続する第二のビアホールＶ２を通す領域毎に切り離すようにしたことによって、再付着物による強誘電体キャパシタＣ１、Ｃ２の各下部電極間での電気的ショートを抑制することが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、第三の層間絶縁層１０の上面全体に、強誘電体キャパシタＣ１、Ｃ２の上面に第三の層間絶縁層１０が残存する条件で、化学機械研磨法による平坦化処理を行った後、さらに強誘電体キャパシタＣ１、Ｃ２の上面に残存させた第三の層間絶縁層１０を除去する条件で、エッチバックによる平坦化処理を行うようにしたことによって、第三の層間絶縁層１０を制御性よく平坦化処理することができるため、上部電極層８Ｃをオーバーエッチングすることなく、強誘電体キャパシタＣ１、Ｃ２上の第三の層間絶縁層１０を容易且つ確実に薄膜化することが可能となる。よって、この強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃと配線層１４との接続を容易且つ確実に行うことが可能となる。
【００４４】
このとき、エッチバックによる平坦化処理を、強誘電体キャパシタＣ１、Ｃ２に被覆された水素バリア膜９をエッチングストップ層として行うことによって、第三の層間絶縁層１０の上面には水素バリア膜９のみを容易に残存させることができる。よって、第三の層間絶縁層１０の薄膜化をさらに容易に実現することができるとともに、強誘電体キャパシタＣ１、Ｃ２上の水素バリア膜９に開口部９Ａを形成することで上部電極層８Ｃと配線層１４とを接続することができるため、作業効率及びコストを大幅に削減させることが可能となる。
【００４５】
さらに、本実施形態における半導体装置によれば、強誘電体キャパシタＣ１、Ｃ２の上面に、上部電極層８Ｃと同一材料からなるキャパシタ用配線層１２を形成したことによって、上部電極層８Ｃを薄膜形成する際に発生する上部電極層８Ｃへの不具合を解消することができるため、半導体装置全体としてのさらなる薄型化及びより高い信頼性の確保を実現することが可能となる。
【００４６】
このとき、キャパシタ用配線層１２を、第三の層間絶縁層１０の上面に絶縁性材料からなる密着層１１を介して形成したことによって、キャパシタ用配線層１２を上部電極層８Ｃと同一材料から構成しても、第三の層間絶縁層１０とキャパシタ用配線層１２との接着性を確保することが可能となる。
また、密着層１１を、開口部９Ａ形成前に形成することにより、絶縁性材料又は高抵抗性材料で形成可能となる。これにより、キャパシタ用配線層１２の密着性を向上させることが可能となる。
【００４７】
さらに、本実施形態における半導体装置の製造方法によれば、第一のビアホールＶ１を、その底面の一部で局所配線層６を介してＭＯＳトランジスタＴのソース領域４Ａに接続され、且つ、その底面の残部でキャパシタ用配線層１２を介して強誘電体キャパシタＣ１、Ｃ２の上部電極層８Ｃに接続されるように形成したことによって、この第一のビアホールＶ１を介して、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣ１、Ｃ２の両方と配線層１４とを接続することが可能となる。よって、多層配線層の層間を接続する接続孔（コンタクトホール及びビアホール）にプラグを埋め込む工程をより少なくすることができるとともに、接続孔の数を減らし、メモリセルサイズの減少に寄与することができる。
【００４８】
さらに、本実施形態における半導体装置によれば、ＭＯＳトランジスタＴには、第一のビアホールＶ１内に形成された配線層１４を接続するとともに、強誘電体キャパシタＣ１、Ｃ２には、第一のビアホールＶ１底面のキャパシタ用配線領域で接続されたキャパシタ用配線層１２を介して、配線層１４を接続するようにしたことによって、それぞれの素子に最適な材料で形成された配線を接続させることができる。このため、同一のシリコン基板１上に、異なる構造の複数の素子を、各々の特性を劣化させることなく形成することが可能となる。
【００４９】
なお、本実施形態においては、ＭＯＳトランジスタＴと、強誘電体キャパシタＣ１とを備えた１Ｔ１Ｃ型不揮発性メモリセルの場合について説明したが、複数の素子を備えた多層配線構造の半導体装置であればこれに限らず、好適に用いることができる。
また、本実施形態においては、層間絶縁層として、第一乃至第三の層間絶縁層５、７、１０と、最上層層間絶縁層１３との四層で構成した場合について説明したが、層間絶縁層の層数はこれに限らず適用することができる。
【００５０】
さらに、本実施形態においては、シリコン酸化膜からなる第三の層間絶縁層１０の上面に、Ｐｔからなる強誘電体キャパシタ用下部電極層８Ａと、ＳＢＴからなる強誘電体キャパシタ用強誘電体層８Ｂとを順次積層する場合について適用したが、基板上に、第一の膜と、基板との接着性の低い第二の膜を成膜する場合であればこれに限らず適用することができる。例えば、シリコン酸化膜からなる絶縁層の上面に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を成膜する場合や、最表面にシリコン酸化膜が形成された絶縁層の上面に、ＰＺＴ（Ｐｂ（ＺｒＸ Ｔｉ１−Ｘ ）Ｏ３ ）、ＢＬＴ（（ＢｉＸ Ｌａ１−Ｘ ）４ Ｔｉ３ Ｏ１２ ）からなる強誘電体キャパシタ用強誘電体層８Ｂを成膜する場合などに好適に用いることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法で完成された半導体装置の一構成例を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線に沿った断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。
【図４】本発明における半導体装置の一製造工程を示す断面図である。
【図５】図４（ａ）に示す半導体装置の一製造工程の平面図である。
【図６】本発明における半導体装置の一製造工程を示す断面図である。
【図７】本発明における半導体装置の一製造工程を示す断面図である。
【図８】本発明における半導体装置の一製造工程を示す断面図である。
【符号の説明】１…シリコン基板。２…ゲート絶縁膜。３…ゲート電極。４Ａ…ソース領域。４Ｂ…ドレイン領域。５…第一の層間絶縁層。６…局所配線層。７…第二の層間絶縁層。８Ａ…下部電極層。８Ｂ…強誘電体層。８Ｃ…上部電極層。８０Ｂ…強誘電体層形成用強誘電体膜。８０Ｃ…上部電極層形成用金属膜。９…水素バリア膜。９Ａ…開口部。１０…第三の層間絶縁層。１１…密着層。１２…キャパシタ用配線層。１３…最上層層間絶縁層。１４…配線層。Ａ…境界部。Ｃ１、Ｃ２…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１、Ｈ２、Ｈ３…コンタクトホール。Ｖ１、Ｖ２…ビアホール。Ｘ…下部電極接続領域。Ｙ…強誘電体膜除去領域。
Claims (7)
- 半導体基板上に形成された絶縁層の上面に、第一の膜からなる素子形成パターンと、前記第一の膜からなるダミーパターンとを形成する工程と、
前記素子形成パターン及び前記ダミーパターンが形成された前記絶縁層の上面全体に、前記絶縁層との接着性が低い第二の膜を成膜する工程と、
前記第二の膜が成膜された前記ダミーパターンの少なくとも一部を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記ダミーパターンは、前記素子形成パターンを避けて、前記絶縁層の上面に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ダミーパターンは、前記素子形成パターン及び該素子形成パターンとの境界部を避けて、前記絶縁層の上面全体に形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第一の膜が、キャパシタ用下部電極層であり、前記第二の膜が、キャパシタ用誘電体層であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
- 基板上に、第一の膜からなるパターンと、前記第一の膜からなるダミーパターンを形成する工程と、
前記パターン及び前記ダミーパターンが形成された前記基板の上面全体に、前記基板との接着性が低い第二の膜を成膜する工程と、
前記第二の膜が成膜された前記ダミーパターンの少なくとも一部を除去する工程と、
を備えたことを特徴とする成膜方法。 - 前記ダミーパターンは、前記パターンを避けて、前記基板上に形成することを特徴とする請求項５に記載の成膜方法。
- 前記ダミーパターンは、前記パターン及び該パターンとの境界部を避けて、前記基板の上面全体に形成することを特徴とする請求項５又は６に記載の成膜方法。
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-
2003
- 2003-05-30 JP JP2003155871A patent/JP2004363118A/ja not_active Withdrawn
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