JP2006066515A - 強誘電体メモリ及びその製造方法 - Google Patents

Abstract

【課題】 製造プロセスの簡略化及び信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。
【解決手段】 強誘電体メモリは、基体１０と、基体１０の上方に形成された絶縁層１２と、絶縁層１２を貫通するコンタクトホール２０と、コンタクトホール２０の内部に形成されたプラグ３４と、プラグ３４の上方に形成され、かつ、コンタクトホール２０の内部に一部が形成された第１の部分６２と、第１の部分６２と一体化して絶縁層１２の上方に形成された第２の部分６４と、を含むバリア層６０と、プラグ３４の上方を含む領域に、下部電極４２、強誘電体層４４及び上部電極４６が順に積層して形成された強誘電体キャパシタ４０と、を含む。
【選択図】 図１

Description

本発明は、強誘電体メモリ及びその製造方法に関する。

強誘電体メモリとして、強誘電体キャパシタを選択用トランジスタにスタックする構造が知られている。強誘電体キャパシタと選択用トランジスタの間には、絶縁層が介在し、絶縁層のコンタクトホールに埋め込まれたプラグによって両者の電気的接続が図れている。プラグの形成は、コンタクトホールの内部及び周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨（ＣＭＰ）法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス（凹部）が発生する。リセスを残したままにしておくと、強誘電体キャパシタを平坦な面上に形成できず、製造プロセスの安定化が損なわれ、信頼性の低下を招くおそれがある。なお、強誘電体キャパシタの製造プロセスでは、強誘電体層の酸化処理が必要になるので、プラグの酸化を防止することが要求される。
特開平１１−７４４８８号公報

本発明の目的は、製造プロセスの簡略化及び信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。

（１）本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された絶縁層と、
前記絶縁層を貫通するコンタクトホールと、
前記コンタクトホールの内部に形成されたプラグと、
前記プラグの上方に形成され、かつ、前記コンタクトホールの内部に一部が形成された第１の部分と、前記第１の部分と一体化して前記絶縁層の上方に形成された第２の部分と、を含むバリア層と、
前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
を含む。

本発明によれば、バリア層がコンタクトホールから絶縁層上に至る広い領域に形成されているので、プラグの酸化防止を図るとともに、強誘電体キャパシタの下部電極に対する密着性の向上を図ることができる。したがって、少ない部品点数で信頼性の高い強誘電体メモリを提供することができる。

なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。

（２）この強誘電体メモリにおいて、
前記バリア層の上面は平坦であってもよい。

（３）この強誘電体メモリにおいて、
前記バリア層は、前記下部電極を含む領域に形成されていてもよい。

（４）この強誘電体メモリにおいて、
前記バリア層は、窒化チタンアルミニウム層及び窒化チタン層のいずれかを含んでもよい。

（５）この強誘電体メモリにおいて、
前記下部電極と前記バリア層の間に形成され、かつ、前記下部電極を含む領域に形成された密着層をさらに含んでもよい。

（６）この強誘電体メモリにおいて、
前記コンタクトホールの内面に沿って形成された他のバリア層をさらに含み、
前記プラグは、前記他のコンタクト層よりも内側に形成されていてもよい。

（７）本発明に係る強誘電体メモリの製造方法は、
（ａ）基体の上方に形成された絶縁層を貫通するコンタクトホールを形成すること、
（ｂ）前記コンタクトホールの内部及び前記絶縁層の上方に第１の導電層を形成すること、
（ｃ）前記第１の導電層を前記絶縁層が露出するまで研磨することによって、前記コンタクトホールの内部に、前記絶縁層の上面よりも低い位置に上面を有するプラグを形成すること、
（ｄ）前記コンタクトホールの内部及び前記絶縁層の上方に第２の導電層を形成すること、
（ｅ）前記第２の導電層を前記絶縁層の上方に所定の厚さが残るように研磨することによって、前記プラグの上方に形成され、かつ、前記コンタクトホールの内部に一部が形成された第１の部分と、前記第１の部分と一体化して前記絶縁層の上方に形成された第２の部分と、を含むバリア層を形成すること、
（ｆ）前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極を順に積層して強誘電体キャパシタを形成すること、
を含む。

本発明によれば、バリア層をコンタクトホールから絶縁層上に至る広い領域に形成するので、プラグの酸化防止を図るとともに、強誘電体キャパシタの下部電極に対する密着性の向上を図ることができる。また、バリア層は、成膜後の第２の導電層を研磨すれば形成できるので、例えば複数の成膜工程を行う必要がなく、製造プロセスの簡略化を図ることができる。さらに、バリア層の研磨工程では、第２の導電層のみを研磨するので、異種材料間の研磨速度が異なることに起因するリセス発生を防止することができる。

（８）この強誘電体メモリの製造方法において、
前記（ｂ）工程前に、前記コンタクトホールの内面に沿って他のバリア層を形成することをさらに含み、
前記（ｃ）工程で、前記プラグを前記他のバリア層の内側に形成してもよい。

（９）この強誘電体メモリの製造方法において、
前記（ｃ）及び（ｅ）工程の少なくともいずれか一方の工程は、化学的機械的研磨法による工程を含んでもよい。

（１０）この強誘電体メモリの製造方法において、
前記（ｃ）工程で、エッチングによって、前記コンタクトホールの内部の前記第１の導電層の上部をさらに除去してもよい。

これによれば、第１の導電層の上部をさらに除去するので、バリア層をさらに厚く形成することができる。

（１１）この強誘電体メモリの製造方法において、
前記（ｆ）工程で、前記下部電極、前記強誘電体層及び前記上部電極を順に積層して積層体を形成し、前記積層体及び前記バリア層を同一プロセスでパターニングしてもよい。

これによれば、強誘電体キャパシタとなる積層体及びバリア層を同一プロセスでパターニングするので、製造プロセスの簡略化が図れる。

（１２）この強誘電体メモリの製造方法において、
前記（ｅ）工程後に、前記バリア層の上方に密着層を形成することをさらに含み、
前記（ｆ）工程で、前記密着層の上方に前記強誘電体キャパシタを形成してもよい。

（１３）この強誘電体メモリの製造方法において、
前記（ｆ）工程で、前記下部電極、前記強誘電体層及び前記上部電極を順に積層して積層体を形成し、前記積層体、前記バリア層及び前記密着層を同一プロセスでパターニングしてもよい。

これによれば、強誘電体キャパシタとなる積層体、バリア層及び密着層を同一プロセスでパターニングするので、製造プロセスの簡略化が図れる。

以下、本発明の実施の形態について図面を参照して説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る強誘電体メモリを模式的に示す図である。

本実施の形態に係る強誘電体メモリは、基体１０と、絶縁層１２と、コンタクトホール２０と、コンタクト部３０と、強誘電体キャパシタ４０と、を含む。

基体１０は、半導体基板（例えばシリコン基板）である。基体１０には、複数のトランジスタ（図示しない）が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域（図示しない）が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態に係る強誘電体メモリは、例えば１Ｔ１Ｃ型のスタック構造を有する。

絶縁層１２は、基体１０上に形成されている。絶縁層１２は、例えば酸化シリコン層（ＳｉＯ_２層）、窒化シリコン層（ＳｉＮ層）、窒化酸化シリコン層（ＳｉＯＮ層）及び酸化アルミニウム層（Ａｌ_２Ｏ_３層）の少なくともいずれか１層から形成され、単一層であってもよいし、複数層であってもよい。

コンタクトホール２０は、絶縁層１２を貫通している。コンタクトホール２０には、電気的導電性を有するコンタクト部３０が形成されている。

コンタクト部３０は、基体１０の面に垂直方向に延出して形成され、絶縁層１２を貫通している。コンタクト部３０の一方の端部には、基体１０のトランジスタ（ソース領域及びドレイン領域のいずれか一方）が電気的に接続され、他方の端部には強誘電体キャパシタ４０が電気的に接続されている。すなわち、コンタクト部３０は、トランジスタ及び強誘電体キャパシタ４０を電気的に接続する。

コンタクト部３０は、プラグ３４及びバリア層６０を含む。図１に示す例では、コンタクト部３０は、コンタクトホール２０の内面（底面及び側面）に沿って形成された他のバリア層３２をさらに含む。その場合、プラグ３４は、バリア層３２によって囲まれた内側に形成される。プラグ３４は、コンタクトホール２０の内部に形成され、例えばタングステン（Ｗ）層から形成されていてもよい。

本実施の形態では、バリア層６０は、第１及び第２の部分６２，６４を有する。バリア層６０の第１の部分６２は、プラグ３４上の部分であり、コンタクトホール２０の内部に一部が形成されている。一方、バリア層６０の第２の部分６４は、第１の部分６２と一体化して絶縁層１２上に形成されている。言い換えれば、バリア層６０は、プラグ３４上においてＴ字型の断面を有する形状に形成されている。バリア層６０の上面（Ｔ形状の上面）は、平坦であってもよい。

バリア層６０は、後述の強誘電体キャパシタ４０の下部電極４２を含む領域に形成されている。すなわち、基体１０の面から垂直方向の平面視において、バリア層６０の平面領域は、少なくとも下部電極４２の平面領域を含む。例えば、バリア層６０の平面領域は、下部電極４２の平面領域とほぼ一致していてもよい。なお、バリア層６０は、プラグ３４よりも下部電極４２に対する密着力が大きくてもよい。

バリア層６０は、例えば窒化チタンアルミニウム層（ＴｉＡｌＮ層）及び窒化チタン層（ＴｉＮ層）のいずれか少なくとも１層から構成されていてもよい。なお、コンタクトホール２０の内面に沿って形成されるバリア層３２は、プラグ３４上のバリア層６０と同一材料から構成されていてもよい。バリア層３２，６０によって、プラグ３４に対する拡散防止及び酸化防止が可能になり、コンタクト部３０の低抵抗化を図ることができる。

強誘電体キャパシタ４０は、プラグ３４（コンタクト部３０）上を含む領域に形成されている。すなわち、基体１０の面から垂直方向の平面視において、強誘電体キャパシタ４０の平面領域は、プラグ３４及びその周辺領域（絶縁層１２）を含む。

強誘電体キャパシタ４０は、下部電極４２、強誘電体層４４、上部電極４６が順に積層して形成されている。下部電極４２は、バリア層６０を介してプラグ３４に電気的に接続されている。詳しくは、強誘電体キャパシタ４０の下部電極４２は、トランジスタのソース領域又はドレイン領域のいずれかに電気的に接続されている。本実施の形態に係る強誘電体メモリでは、強誘電体キャパシタ４０の下部電極４２がビット線に電気的に接続され、強誘電体キャパシタ４０の上部電極４６がプレート線に電気的に接続され、トランジスタのゲート電極がワード線に電気的に接続されている。

下部電極４２及び上部電極４６は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯ_ｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯ_ｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯ_ｘ）などから形成される。下部電極４２及び上部電極４６のそれぞれは、単一層から形成されていてもよいし、複数層から形成されていてもよい。

強誘電体層４４は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ_３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層４４はこれらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。

本実施の形態に係る強誘電体メモリによれば、バリア層６０がコンタクトホール２０から絶縁層１２上に至る広い領域に形成されているので、プラグ３４の酸化防止を図るとともに、強誘電体キャパシタ４０の下部電極４２に対する密着性の向上を図ることができる。したがって、少ない部品点数で信頼性の高い強誘電体メモリを提供することができる。

次に、本実施の形態に係る強誘電体メモリの製造方法について説明する。図２〜図９は、本実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。

図２に示すように、基体１０上に絶縁層１２を形成する。絶縁層１２は、基体１０における複数のトランジスタが形成された面上に形成する。絶縁層１２は、ＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用して形成することができる。

図３に示すように、絶縁層１２を貫通するコンタクトホール２０を形成する。その場合、フォトリソグラフィ技術を適用してもよい。詳しくは、絶縁層１２の一部を開口するようにレジスト層（図示しない）を形成し、該レジスト層からの開口部をエッチングすることによって、絶縁層１２を貫通するコンタクトホール２０を形成する。コンタクトホール２０からは基体１０が露出している。

図４〜図８に示すように、コンタクトホール２０にコンタクト部３０を形成する。本実施の形態では、コンタクト部３０は、プラグ３４及びバリア層３２，６０を含む。

まず、図４に示すように、コンタクトホール２０の内面に沿ってバリア層（他のバリア層）３１を形成する。バリア層３１は、スパッタリング等によって成膜することができる。バリア層３１は、コンタクトホール２０の側面（第１及び第２の絶縁層１２，１４の端面）及びコンタクトホール２０の底面（基体１０の上面）に形成し、コンタクトホール２０の内面に形成する部分と連続して絶縁層１２の上面にも形成する。ただし、バリア層３１は、コンタクトホール２０を埋めないように形成する。

次に、図５に示すように、コンタクトホール２０の内部及び絶縁層１２上に第１の導電層３３を形成する。第１の導電層３３は、コンタクトホール２０の内部（詳しくはバリア層３１で囲まれた内側）を埋め込むように形成する。バリア層３１を形成する場合には、バリア層３１上に第１の導電層３３を形成する。第１の導電層３３は、スパッタリング等によって成膜してもよい。

その後、図６に示すように、第１の導電層３３を研磨する。本実施の形態では、第１の導電層３３の一部及びバリア層３１の一部を研磨及び除去する。すなわち、第１の導電層３３（及びバリア層３１）をストッパとなる絶縁層１２が露出するまで研磨する。研磨工程では、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishment）法による工程を適用してもよい。絶縁層１２は、第１の導電層３３よりも研磨されにくい性質を有する。そのため、第１の導電層３３が絶縁層１２よりも優先的に研磨される。その結果、コンタクトホール２０の内部において、第１の導電層３３のリセス（凹部２６）が発生する。なお、バリア層３１が絶縁層１２よりも研磨されやすければ、バリア層３１も絶縁層１２よりも優先的に研磨され、図６に示すようにコンタクトホール２０の内部においてバリア層３１の上部も研磨及び除去される。

上述の研磨工程終了後、リセス（凹部２６）をさらに深く形成するために、コンタクトホール２０の内部の第１の導電層３３（プラグ３４）の上部をさらに除去してもよい。例えば、第１の導電層３３の上部をエッチング（例えばドライエッチング）してもよい。こうすることで、後述のバリア層６０をさらに厚く形成することが可能になる。

こうして、第１の導電層３３からプラグ３４を形成することができる。プラグ３４の上面は、絶縁層１２の上面よりも低い位置にある。すなわち、プラグ３４上に凹部２６が形成されている。また、プラグ３４は、バリア層３２の内側に形成されている。

次に、図７に示すように、コンタクトホール２０の内部のプラグ３４上（すなわち凹部２６）及び絶縁層１２上に第２の導電層６６を形成する。第２の導電層６６は、凹部２６を埋め込むように形成する。第２の導電層６６は、スパッタリング等によって成膜してもよい。図７に示すように、第２の導電層６６には、コンタクトホール２０の上方に凹部６７が形成されてもよい。

その後、図８に示すように、第２の導電層６６を研磨することによって、バリア層６８を形成する。第２の導電層６６は、化学的機械的研磨法によって研磨してもよい。第２の導電層６６の研磨工程の内容は、上述した第１の導電層３３の研磨工程の内容が該当する。ただし、本工程では、第２の導電層６６を絶縁層１２上に所定の厚さが残るように研磨する。すなわち、本工程では、第２の導電層６６の下地である絶縁層１２が露出しないように、絶縁層１２が露出する手前で研磨工程を終了させる。これによれば、第２の導電層６６のみを研磨すれば足りる（例えば第２の導電層６６及び絶縁層１２を同時に研磨せずに済む）ので、異種材料間の研磨速度が異なることに起因するリセス発生を防止することができる。なお、第２の導電層６６は、少なくとも凹部６７が解消される程度に研磨することが好ましい。こうすることで、第２の導電層６６（バリア層６０）の上面を平坦にすることができる。

こうして、コンタクト部３０を形成することができる。本実施の形態によれば、プラグ３４の形成工程で発生するリセス（凹部２６）はバリア層６８の形成によって解消されているので、コンタクト部３０の上面及び絶縁層１２の上面はほぼ面一となっている。こうすることで、後述の強誘電体キャパシタ４０を平坦な面に形成することができる。なお、バリア層３２、プラグ３４及びバリア層６８（バリア層６０）の材料及び性質は上述の構造で説明した通りである。

図９に示すように、プラグ３４上を含む領域に、強誘電体キャパシタ４０を形成する。具体的には、下部電極４２、強誘電体層４４、上部電極４６を順に積層して積層体４１を形成し、積層体４１を所定形状にパターニングする。

下部電極４２の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを適用することができる。強誘電体層４４の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。なお、上部電極４６は下部電極４２と同様の方法を適用して形成することができる。

そして、積層体４１をパターニングする。フォトリソグラフィ技術を適用して、図９に示すようにレジスト層Ｒ１を積層体４１上に形成し、積層体４１のうちレジスト層Ｒ１から露出する部分をエッチングによって除去してもよい。その場合、積層体４１のパターニングと同一プロセスでバリア層６８をパターニングしてもよい。すなわち、レジスト層Ｒ１から露出する部分を除去する同一エッチングプロセスによって、積層体４１及びバリア層６８の両方を同時にパターニングしてもよい。バリア層６８は、絶縁層１２上の一部が除去される。こうして、上述した第１及び第２の部分６２，６４を有するバリア層６０を形成することができる。これによれば、強誘電体キャパシタ４０及びバリア層６０を同一プロセスでパターニングして形成できるので、製造プロセスの簡略化が図れる。

積層体４１をパターニングして強誘電体キャパシタ４０を形成した後、強誘電体層４４の安定化（例えばエッチングダメージ回復）のため酸素雰囲気下でアニール処理を行うが、本実施の形態では、プラグ３４上にバリア層６８が形成されているため、プラグ３４の酸化を防止することができる。その結果、プラグ３４の高抵抗化及び体積膨張を防止することができる。

本実施の形態に係る強誘電体メモリの製造方法によれば、バリア層６０をコンタクトホール２０から絶縁層１２上に至る広い領域に形成するので、プラグ３４の酸化防止を図るとともに、強誘電体キャパシタ４０の下部電極４２に対する密着性の向上を図ることができる。また、バリア層６０は、成膜後の第２の導電層６６を研磨すれば形成できるので、例えば複数の成膜工程を行う必要がなく、製造プロセスの簡略化を図ることができる。さらに、バリア層６０の研磨工程では、第２の導電層６６のみを研磨するので、異種材料間の研磨速度が異なることに起因するリセス発生を防止することができる。

（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係る強誘電体メモリを模式的に示す図である。

本実施の形態に係る強誘電体メモリは、上述の強誘電体メモリの構成を含み、密着層５０をさらに含む。

密着層５０は、下部電極４２とバリア層６０（コンタクト部３０）との間に形成されている。図１０に示すように、密着層５０の一方の面に下部電極４２が形成され、他方の面にバリア層６０が形成されていてもよい。また、密着層５０は、下部電極４２を含む領域に形成されている。すなわち、基体１０の面から垂直方向の平面視において、密着層５０の平面領域は、少なくとも下部電極４２の平面領域を含む。例えば、密着層５０の平面領域は、下部電極４２（及びバリア層６０）の平面領域とほぼ一致していてもよい。密着層５０によって、コンタクト部３０及び絶縁層１２の強誘電体キャパシタ４０に対する密着性がさらに向上する。

密着層５０は、バリア層６０と同一材料（例えばＴｉＡｌＮ層、ＴｉＮ層）から形成されていてもよいし、異なる材料から形成されていてもよい。密着層５０は、プラグ３４よりも下部電極４２に対する密着力が大きい。密着層５０がバリア層６０とは異なる材料から形成される場合、密着層５０は、バリア層６０よりも下部電極４２に対する密着力がさらに大きくてもよい。

次に、本実施の形態に係る強誘電体メモリの製造方法について説明する。図１１及び図１２は、本実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。

図１１に示すように、コンタクトホール２０にコンタクト部３０を形成した後、バリア層６８上に密着層５２を形成する。例えばスパッタリング等によって密着層５２を成膜してもよい。

その後、図１２に示すように、密着層５２上に強誘電体キャパシタ４０となる積層体４１を形成し、積層体４１、バリア層６８及び密着層５２を同一プロセスでパターニングする。フォトリソグラフィ技術を適用してパターニングする場合、積層体４１上にレジスト層Ｒ２を形成し、積層体４１のうちレジスト層Ｒ２からの露出部をエッチングによって除去する。かかる同一エッチングプロセスによって、積層体４１、バリア層６８及び密着層５２を同時にパターニングしてもよい。これによれば、強誘電体キャパシタ４０、バリア層６０及び密着層５０を同一プロセスでパターニングして形成できるので、製造プロセスの簡略化が図れる。

なお、本実施の形態におけるその他の構成及び効果は、第１の実施の形態の説明から導き出せる構成及び効果を含む。

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

図１は、本発明の第１の実施の形態に係る強誘電体メモリを示す図である。 図２は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図３は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図４は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図５は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図６は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図７は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図８は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図９は、本発明の第１の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図１０は、本発明の第２の実施の形態に係る強誘電体メモリを示す図である。 図１１は、本発明の第２の実施の形態に係る強誘電体メモリの製造方法を示す図である。 図１２は、本発明の第２の実施の形態に係る強誘電体メモリの製造方法を示す図である。

符号の説明

１０…基体 １２…第１の絶縁層 １４…第２の絶縁層 ２０…コンタクトホール
２６…凹部 ３０…コンタクト部 ３１…バリア層 ３２…バリア層
３３…第１の導電層 ３４…プラグ ６０…バリア層 ６２…第１の部分
６４…第２の部分 ６６…第２の導電層 ６８…バリア層 ４０…強誘電体キャパシタ
４１…積層体 ４２…下部電極 ４４…強誘電体層 ４６…上部電極 ５０…密着層
５２…密着層

Claims (13)

1. 基体と、
   前記基体の上方に形成された絶縁層と、
   前記絶縁層を貫通するコンタクトホールと、
   前記コンタクトホールの内部に形成されたプラグと、
   前記プラグの上方に形成され、かつ、前記コンタクトホールの内部に一部が形成された第１の部分と、前記第１の部分と一体化して前記絶縁層の上方に形成された第２の部分と、を含むバリア層と、
   前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
   を含む、強誘電体メモリ。
2. 請求項１記載の強誘電体メモリにおいて、
   前記バリア層の上面は平坦である、強誘電体メモリ。
3. 請求項１又は請求項２記載の強誘電体メモリにおいて、
   前記バリア層は、前記下部電極を含む領域に形成されている、強誘電体メモリ。
4. 請求項１から請求項３のいずれかに記載の強誘電体メモリにおいて、
   前記バリア層は、窒化チタンアルミニウム層及び窒化チタン層のいずれかを含む、強誘電体メモリ。
5. 請求項１から請求項４のいずれかに記載の強誘電体メモリにおいて、
   前記下部電極と前記バリア層の間に形成され、かつ、前記下部電極を含む領域に形成された密着層をさらに含む、強誘電体メモリ。
6. 請求項１から請求項５のいずれかに記載の強誘電体メモリにおいて、
   前記コンタクトホールの内面に沿って形成された他のバリア層をさらに含み、
   前記プラグは、前記他のコンタクト層よりも内側に形成されている、強誘電体メモリ。
7. （ａ）基体の上方に形成された絶縁層を貫通するコンタクトホールを形成すること、
   （ｂ）前記コンタクトホールの内部及び前記絶縁層の上方に第１の導電層を形成すること、
   （ｃ）前記第１の導電層を前記絶縁層が露出するまで研磨することによって、前記コンタクトホールの内部に、前記絶縁層の上面よりも低い位置に上面を有するプラグを形成すること、
   （ｄ）前記コンタクトホールの内部及び前記絶縁層の上方に第２の導電層を形成すること、
   （ｅ）前記第２の導電層を前記絶縁層の上方に所定の厚さが残るように研磨することによって、前記プラグの上方に形成され、かつ、前記コンタクトホールの内部に一部が形成された第１の部分と、前記第１の部分と一体化して前記絶縁層の上方に形成された第２の部分と、を含むバリア層を形成すること、
   （ｆ）前記プラグの上方を含む領域に、下部電極、強誘電体層及び上部電極を順に積層して強誘電体キャパシタを形成すること、
   を含む、強誘電体メモリの製造方法。
8. 請求項７記載の強誘電体メモリの製造方法において、
   前記（ｂ）工程前に、前記コンタクトホールの内面に沿って他のバリア層を形成することをさらに含み、
   前記（ｃ）工程で、前記プラグを前記他のバリア層の内側に形成する、強誘電体メモリの製造方法。
9. 請求項７又は請求項８記載の強誘電体メモリの製造方法において、
   前記（ｃ）及び（ｅ）工程の少なくともいずれか一方の工程は、化学的機械的研磨法による工程を含む、強誘電体メモリの製造方法。
10. 請求項７から請求項９のいずれかに記載の強誘電体メモリの製造方法において、
    前記（ｃ）工程で、エッチングによって、前記コンタクトホールの内部の前記第１の導電層の上部をさらに除去する、強誘電体メモリの製造方法。
11. 請求項７から請求項１０のいずれかに記載の強誘電体メモリの製造方法において、
    前記（ｆ）工程で、前記下部電極、前記強誘電体層及び前記上部電極を順に積層して積層体を形成し、前記積層体及び前記バリア層を同一プロセスでパターニングする、強誘電体メモリの製造方法。
12. 請求項７から請求項１０のいずれかに記載の強誘電体メモリの製造方法において、
    前記（ｅ）工程後に、前記バリア層の上方に密着層を形成することをさらに含み、
    前記（ｆ）工程で、前記密着層の上方に前記強誘電体キャパシタを形成する、強誘電体メモリの製造方法。
13. 請求項１２記載の強誘電体メモリの製造方法において、
    前記（ｆ）工程で、前記下部電極、前記強誘電体層及び前記上部電極を順に積層して積層体を形成し、前記積層体、前記バリア層及び前記密着層を同一プロセスでパターニングする、強誘電体メモリの製造方法。

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