JP5055768B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特にダマシン法を用いて形成された配線及びキャパシタを有する半導体装置及びその製造方法に関する。
一般に、移動体通信分野等に用いられる高周波アナログ集積回路においては、扱う信号の特性から高速動作可能な能動素子(トランジスタ等)に加えて、抵抗素子、キャパシタ、インダクタ等の受動素子が必要となる。また、動作速度の向上及び消費電力の低減のために、寄生容量及び寄生抵抗の低減が必要になる。寄生容量及び寄生抵抗の低減のために、金属−酸化物絶縁膜−半導体(MOS)構造のキャパシタよりも、金属−絶縁膜−金属(MIM)構造のキャパシタが利用される。
図16に、ダマシン法を用いて形成した配線と、MIM構造のキャパシタとを有する半導体装置の断面図を示す。以下、図16に示した半導体装置の製造方法について説明する。
層間絶縁膜100の上に、SiNからなるエッチングストッパ膜101及びSiOからなる層間絶縁膜102を形成する。この2層に配線溝を形成し、この配線溝内に銅配線103を充填する。層間絶縁膜102の上に、銅の拡散防止及びエッチングストッパの機能を有するSiNからなるエッチングストッパ膜106を形成する。このエッチングストッパ膜106の上に、SiO膜112を薄く成膜する。なお、このSiO膜112は必須ではない。層間絶縁膜100の上面まで達する凹部110を形成する。
基板全面に、下部電極115AとなるTiN膜、キャパシタ誘電体膜116AとなるSiO膜、上部電極117AとなるTiN膜、及び上部絶縁膜118AとなるSiN膜を順番に堆積させる。この4層は、凹部110の内面にも堆積する。下側のTiN膜からSiN膜までの4層を、下部電極115Aの形状にパターニングする。この際に、凹部110をアライメントマークとして用いる。層間絶縁膜102の上面は平坦であるため、その上にTiN膜を形成すると、下層の配線103の位置が検出できなくなる。このため、凹部110を形成し、アライメントマークとして用いる。
次に、SiO膜、上側のTiN膜、及びSiN膜を、上部電極117Aの形状にパターニングする。TiNからなる下部電極115A、SiOからなるキャパシタ誘電体膜116A、TiNからなる上部電極117Aによりキャパシタ119が構成される。凹部110の内面上にも、TiN膜115B、SiO膜116B、上側のTiN膜117B、及びSiN膜118Bが残る。
キャパシタ119を覆うように、層間絶縁膜120を形成し、表面の平坦化を行う。層間絶縁膜120にビアホール122A、122B及び122Cを形成する。ビアホール122Aは、上部電極117Aの脇を通過して下部電極115Aの上面を露出させる。ビアホール122Bは、上部絶縁膜118Aを貫通して上部電極117Aの上面を露出させる。ビアホール122Cは、SiO膜112及びエッチングストッパ膜106を貫通して下層の配線103の上面を露出させる。
これらのビアホール122A、122B及び122Cの内面をバリアメタル膜で被覆した後、ビアホール内にタングステン(W)からなるプラグを充填する。層間絶縁膜120の上に、アルミニウム(Al)等からなる配線125A、125B及び125Cを形成する。配線125A、125B及び125Cは、それぞれビアホール122A、122B及び122C内に充填されたプラグに接続される。
上記製造方法では、凹部110を形成する工程、下部電極115Aのパターニングを行う工程、及び上部電極117Aのパターニングを行う工程において、それぞれ1回ずつフォトリソグラフィを行う必要がある。すなわち、キャパシタ119を形成しない場合に比べて、3回のフォトリソグラフィ工程が新たに追加される。
図17A〜図17Eを参照して、下記の特許文献1に開示されたキャパシタの製造方法について説明する。
図17Aに示すように、層間絶縁膜150の表層部に形成された凹部内に導電部材151が充填されている。層間絶縁膜150の上に、さらに層間絶縁膜154を形成する。この層間絶縁膜154に、凹部155を形成する。凹部155の底面に、下層の配線151の上面の一部が露出する。層間絶縁膜154の上、及び凹部155の内面上に、Ta等からなるバリアメタル膜160、SiO等からなるキャパシタ誘電体膜161、及びTa等からなるバリアメタル膜162を順番に堆積させる。さらに、凹部155内が完全に埋め込まれるように、バリアメタル膜162の上にCu等からなる導電膜163を堆積させる。
図17Bに示すように、化学機械研磨(CMP)を行うことにより、層間絶縁膜154の上面を露出させる。凹部155内に、バリアメタル膜160、キャパシタ誘電体膜161、バリアメタル膜162及び導電膜163が残る。
図17Cに示すように、層間絶縁膜154に、配線溝及びビアホール156を形成する。ビアホール156の底面に下層の配線151の一部が露出する。
図17Dに示すように、配線溝及びビアホール156の内面を含む全面をバリアメタル膜170で覆い、さらに導電膜171を形成する。配線溝及びビアホール156内が、導電膜171で埋め尽くされる。
図17Eに示すように、層間絶縁膜154の上面が露出するまでCMPを行う。配線溝及びビアホール156内に、導電膜171の一部が残る。下層の配線151を下部電極とし、凹部155内に充填された導電膜163を上部電極とするキャパシタが得られる。下部電極となる配線151は、配線溝及びビアホール156内に充填された導電膜171を介して、電子回路の他の構成要素に接続される。
図17A〜図17Eに記載された方法では、キャパシタを形成しない場合に比べて、図17Aに示した凹部155を形成するためのフォトリソグラフィ工程が新たに必要になる。
図18A及び図18Bを参照して、下記の特許文献2に開示されたキャパシタの形成方法について説明する。
図18Aに示すように、層間絶縁膜200の上に、さらに層間絶縁膜201を形成する。この層間絶縁膜201の表層部に、配線溝206及びキャパシタ用の溝205を形成する。キャパシタ用の溝205は配線溝206よりも広い。配線溝206内は完全に埋め尽くされ、キャパシタ用の溝205内は一部分のみ埋め込まれる条件で、導電膜210を堆積させる。この導電膜210の表面をキャパシタ誘電体膜211で覆う。さらにその上に、上部導電膜212を堆積させる。この上部導電膜212により、キャパシタ用の溝205内が完全に埋め尽くされる。
図18Bに示すように、層間絶縁膜201の上面が露出するまでCMPを行う。キャパシタ用の溝205内に、導電膜210の一部からなる下部電極210A、キャパシタ誘電体膜211A、及び上部導電膜212の一部からなる上部電極212Aが残り、キャパシタ215が形成される。配線溝206内には、導電膜210の一部からなる配線210Bが残る。
図18A及び図18Bに示した方法では、キャパシタ215を形成するために新たなフォトリソグラフィ工程を追加する必要がない。
特開2005−51247号公報 特開2003−86695号公報
図16に示したキャパシタを形成するには、新たに3回のフォトリソグラフィ工程を追加しなければならない。図17A〜図17Eに示したキャパシタ形成のためには、新たに1回のフォトリソグラフィ工程を追加しなければならない。
図18A及び図18Bに示したキャパシタの形成方法においては、新たなフォトリソグラフィ工程を追加する必要はない。ところが、キャパシタ215の上側の表面において、下部電極210Aの縁からキャパシタ誘電体膜211Aの上端までの距離が、図18Aに示した導電膜210の膜厚に依存する。下部電極210Aの露出した上面に、導電プラグを接触させるためには、その幅に、位置合せ精度にくらべて十分な余裕を持たせなければならない。この幅を十分広くするために導電膜210を厚くすると、キャパシタ用の溝205内が導電膜210で埋め尽くされてしまい、キャパシタが形成されなくなってしまう。このため、図18Bに示された構造のキャパシタ215において、下部電極210Aの上面に引出し配線を接続することは困難である。下部電極210Aに、再現性よく引出し配線を接続するためには、下部電極210Aの底面に配線を接触させることが必要であろう。
本発明の目的は、フォトリソグラフィ工程を新たに追加することなく形成でき、引出し配線の構成の自由度が高いキャパシタ構造を有する半導体装置及びその製造方法を提供することである。
本発明の一観点によると、
半導体基板の主表面上に形成されたトランジスタと、
前記半導体基板の上に形成され、前記トランジスタに接続された第1の配線を含む第1の配線層と、
前記第1の配線層の上に形成され、前記第1の配線に接続された第2の配線を含む第2の配線層と、
前記第2の配線層の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜の厚さ方向の途中まで達するように、該第1の層間絶縁膜に形成された第1の配線溝と、
前記第1の配線溝の底面から前記第1の層間絶縁膜の底面まで達するように、該第1の層間絶縁膜に形成された第1のビアホールと、
前記第1の層間絶縁膜の底面まで達するように、該第1の層間絶縁膜に形成されたキャパシタ用凹部と、
前記第1の配線溝及び前記第1のビアホール内に充填された第1の導電部材と、
前記キャパシタ用凹部内に充填され、下部電極、キャパシタ誘電体膜、及び上部電極を含むキャパシタと
前記第1の層間絶縁膜及び前記キャパシタの上に形成された第2の層間絶縁膜と、
前記第2の層間絶縁膜の上に形成され、前記第2の層間絶縁膜に設けられた第2のビアホールを介して前記キャパシタの前記上部電極に接続された第1の上部配線と、
前記第1の上部配線と同一の層内に形成されたパッドと、
前記第1の上部配線及び前記パッドの上に形成されたカバー膜と、
前記カバー膜に形成され、前記パッドを露出させる開口と
を有し、該キャパシタの下部電極は、前記第1の導電部材と同一の材料で形成され、前記キャパシタ用凹部の底面及び側面に沿って配置され、該下部電極の上面に窪みが形成されており、該キャパシタ誘電体膜は該下部電極の上面に形成された窪みの内面を覆い、該上部電極は該窪みの内部に充填されている半導体装置が提供される。
本発明の他の観点によると、
(a)半導体基板の上に、第1の層間絶縁膜を形成する工程と、
(b)前記第1の層間絶縁膜に、その厚さ方向の途中まで達する第1の配線溝、該第1の配線溝の底面から該第1の層間絶縁膜の底面まで達する第1のビアホール、及び該第1の層間絶縁膜の上面から底面まで達するキャパシタ用凹部を形成する工程と、
(c)前記第1の配線溝及び第1のビアホール内は完全に充填され、前記キャパシタ用凹部内の一部において前記第1の層間絶縁膜の上面よりも低い位置に上面が位置する厚さになる条件で、下部導電膜を堆積させる工程と、
(d)前記下部導電膜の表面上に、キャパシタ誘電体膜を形成する工程と、
(e)前記キャパシタ誘電体膜の上に、上部導電膜を堆積させる工程と、
(f)前記第1の層間絶縁膜の上面よりも上に配置された前記下部導電膜、前記キャパシタ誘電体膜、及び前記上部導電膜を除去することにより、前記第1の配線溝及び前記第1のビアホール内に前記下部導電膜の一部からなる第1の導電部材を残し、前記キャパシタ用凹部内に前記下部導電膜の一部、前記キャパシタ誘電体膜の一部、及び前記上部導電膜の一部が積層されたキャパシタを残す工程と
を有し、
前記工程bで形成される前記キャパシタ用凹部が、前記第1の配線溝の同じ深さの配線層部分と、前記配線層部分の底面の一部から前記第1の層間絶縁膜の底面まで達する第1の凹部とを含む2段構造を有し、
前記工程cにおいて、前記キャパシタ用凹部の前記配線層部分の底面と、前記第1の凹部の側壁との接続部分の上方において、前記下部導電膜の上面が、前記第1の層間絶縁膜の上面よりも350nm以上高くなるように、前記下部電極膜を形成する半導体装置の製造方法が提供される。
キャパシタを形成するための新たなフォトリソグラフィ工程を追加することなく、キャパシタを形成することができる。下部導電膜の厚さを調整することにより、下部導電膜の一部からなるキャパシタの下部電極の上面の幅を調整することができる。
図1A〜図1Qを参照して、第1の実施例による半導体装置の製造方法について説明する。
図1Aに示すように、シリコンからなる半導体基板1の表層部に、シャロートレンチアイソレーション(STI)構造の素子分離絶縁膜2が形成されている。素子分離絶縁膜2により画定された活性領域内にMOSFET3が形成されている。半導体基板1の表面及びMOSFET3を覆うように、SiNからなるエッチングストッパ膜4が形成され、その上にフォスフォシリケートガラス(PSG)等からなる1層目の層間絶縁膜5が形成されている。1層目の層間絶縁膜5及びエッチングストッパ膜4を貫通するビアホール6及び7が形成され、その内部に、それぞれW等からなるプラグ8及び9が充填されている。プラグ8及び9は、それぞれMOSFET3のソース領域及びドレイン領域に接続される。なお、ビアホール6及び7の内面は、TiN等からなるバリアメタル膜で被覆されている。
1層目の層間絶縁膜5の上に、SiC等からなるエッチングストッパ膜10、SiOC等からなる絶縁膜11、及びSiOからなるキャップ膜12の3層からなる2層目の層間絶縁膜13が形成されている。層間絶縁膜13に、複数の配線溝15が形成されている。配線溝15の内面がTa等からなるバリアメタル膜で覆われ、内部が、銅からなる導電部材16で埋め込まれている。配線溝15内の導電部材16が1層目の配線を構成する。配線溝15及び導電部材16は、シングルダマシン法により形成される。
2層目の層間絶縁膜13の上に、SiC等からなるエッチングストッパ膜20、SiOC等からなる絶縁膜21、及びSiOからなるキャップ膜22の3層からなる2層目の層間絶縁膜23が形成されている。層間絶縁膜23に、複数の配線溝25及びビアホール26が形成されている。配線溝25及びビアホール26の内面がTa等からなるバリアメタル膜で覆われ、内部が、銅からなる導電部材28で埋め込まれている。配線溝25内の導電部材28が配線を構成し、ビアホール26内の導電部材28が上下配線の接続部を構成する。配線溝25、ビアホール26、及び導電部材28は、デュアルダマシン法により形成される。
2層目の層間絶縁膜23の上に、2層目の配線構造と同様の構造を有する複数の配線層30が形成されている。
配線層30の上に、4層構造の層間絶縁膜44を形成する。層間絶縁膜44は、SiNからなる厚さ50nmのエッチングストッパ膜40、SiOからなる厚さ350nmのビア層絶縁膜41、SiNからなる厚さ50nmのエッチグストッパ膜42、及びSiOからなる厚さ350nmの配線層絶縁膜43がこの順番に積層された構造を有する。これらの膜は、例えば化学気相成長(CVD)等により堆積される。
図1Bに示すように、層間絶縁膜44に、デュアルダマシン法を用いて配線溝及びビアホールを形成し、その内部に銅または銅合金からなる導電部材を充填する。なお、図1B〜図1Nにおいては、配線層30よりも上方の積層構造のみを示す。キャパシタを形成すべき領域の配線層絶縁膜43及びエッチングストッパ膜42に形成された凹部内に導電部材45が充填される。他の領域に配線46及び47が配置される。例えば、配線47は、ビア層絶縁膜41及びエッチングストッパ膜40を貫通するビアホール内を経由して下層の配線に接続される。なお、配線溝及びビアホールの内面は、Ta等からなる厚さ30nmのバリアメタル膜で覆われる。
図1Cに示すように、層間絶縁膜44の上に、さらに4層構造の層間絶縁膜54を形成する。層間絶縁膜54は、SiNからなる厚さ50nmのエッチングストッパ膜50、SiOからなる厚さ750nmのビア層絶縁膜51、SiNからなる厚さ50nmのエッチングストッパ膜52、及びSiOからなる厚さ350nmの配線層絶縁膜53の4層がこの順番に積層された層構造を有する。これらの膜は、例えばプラズマ励起型CVDにより形成される。ビア層絶縁膜51を所望の厚さよりも厚く成膜し、その後CMPを行って表面を平坦化することにより、所望の厚さのビア層絶縁膜51を形成してもよい。
層間絶縁膜54の上にレジスト膜57を形成する。このレジスト膜57を露光及び現像することにより、開口57A及び57Bを形成する。開口57Aは、下層の層間絶縁膜44に形成された導電部材45に対応する位置、すなわちキャパシタを形成すべき位置に配置され、その平面形状及び寸法は、例えば短い辺が5μm程度の長方形である。他の開口57Bは、ビア層絶縁膜51に形成すべきビアホールに対応し、その平面形状及び寸法は、例えば一辺が0.5μm程度の正方形である。
レジスト膜57をマスクとして、CF系ガスを用いたプラズマエッチングにより、エッチングストッパ膜50の上面までエッチングする。配線層絶縁膜53、エッチングストッパ膜52、及びビア層絶縁膜51は、それぞれ膜材料に応じた適切な条件でエッチングされる。エッチング後、Oガスを用いたプラズマアッシングによりレジスト膜57を除去する。
図1Dに示すように、キャパシタを形成すべき領域に凹部51Aが形成され、他の領域にビアホール51Bが形成される。
図1Eに示すように、基板上に樹脂を塗布し、ウェットエッチング、プラズマエッチング等で一部を溶解させることにより、凹部51A及びビアホール51Bの下方の一部に、それぞれ保護部材56A及び56Bを残す。
図1Fに示すように、層間絶縁膜54の上にレジスト膜58を形成し、開口58A、58B及び58Cを形成する。開口58Aは、平面視において、キャパシタが配置される領域に形成された凹部51Aを内包する形状及び大きさを有する。開口58B及び58Cは、配線層絶縁膜53に形成すべき配線に対応する。開口58Bは、平面視において、ビアホール51Bと部分的に重なる。
図1Gに示すように、開口を有するレジスト膜58をマスクとして、CF系ガスを用いたプラズマエッチングにより、配線層絶縁膜53を、エッチングストッパ膜52が露出するまでエッチングする。このとき、保護部材56A及び56Bが、それぞれ凹部51A及びビアホール51Bの底面のエッチングストッパ膜50を保護する。配線層絶縁膜53に凹部53A、配線溝53B及び53Cが形成される。
図1Hに示すように、Oガスを用いたプラズマアッシングによりレジスト膜58及び保護部材56A、56Bを除去する。
図1Iに示すように、凹部53A及び51Aの底面、配線溝53B及び53Cの底面、及びビアホール51Bの底面に残っていたエッチングストッパ膜52及び50を除去する。エッチングストッパ膜52及び50は、CF系ガス、CHF系ガス、またはこれらの混合ガスを用いたプラズマエッチングにより除去することができる。凹部51A及び53Aで構成された2段構造のキャパシタ用凹部55が形成される。凹部51A及び53Aを、それぞれキャパシタ用凹部55の「ビア層部分」及び「配線層部分」と呼ぶこととする。
図1Jに示すように、基板全面にTaからなる厚さ30nmのバリアメタル膜60をスパッタリングにより形成する。なお、バリアメタル膜60を、TaN、TiN等で形成してもよい。バリアメタル膜60の上に、銅からなる厚さ100nmのシード膜をスパッタリングにより形成し、このシード膜を電極として銅を電解めっきすることにより、下部導電膜62を堆積させる。下部導電膜62は、配線溝53Bとビアホール51B、及び配線溝53C内が完全に埋め尽くされる厚さとする。
キャパシタ用凹部55は、配線溝やビアホールに比べて大きな平面形状を有するため、その内部は完全には埋め尽くされない。キャパシタ用凹部55のビア層部分51Aの内部に堆積した下部導電膜62の一部分の上面が、配線層絶縁膜53の上面よりも低くなる。これは、キャパシタ用凹部55が、配線溝53Bや53Cよりも深いことに起因している。なお、ビアホール51Bの底面までの深さは、キャパシタ用凹部55の深さと等しいが、ビアホール51Bの平面形状の寸法がビア層絶縁膜51の厚さに比べて小さいため、等方的な成長により完全に埋め尽くされる。平面視において、キャパシタ用凹部55のビア層部分51Aの外側で、かつ配線層部分53Aの内部の領域は、下部導電膜62で完全に埋め尽くされる。
図1Kに示すように、下部導電膜62の上に、SiNからなる厚さ50nmの誘電体膜65をプラズマ励起型CVDにより形成する。誘電体膜65は、SiN以外の絶縁材料、例えばSiC、SiCN等で形成してもよい。また、Ta、Hf、Al等の酸化物絶縁層と、SiN、SiC、SiCN等の絶縁層との2層構造としてもよい。
誘電体膜65の上に、Taからなる厚さ30nmのバリアメタル膜66をスパッタリングにより形成する。さらに、バリアメタル膜66の上に銅のシード膜を形成して銅を電解めっきすることにより、厚さ900nmの上部導電膜68を形成する。キャパシタ用凹部55内の未充填部分も、上部導電膜68によって完全に埋め尽くされる。下部導電膜62及び上部導電膜68は、銅以外の金属、例えばアルミニウム(Al)、銀(Ag)等で形成してもよい。
図1Lに示すように、配線層絶縁膜53の上面が露出するまでCMPを行う。以下、CMPの方法について説明する。まず、図1Kに示したバリアメタル膜66に対して上部電極膜68を選択的に研磨できる条件で、バリアメタル膜66が露出するまで研磨を行う。次に、研磨条件を変えて、バリアメタル膜66及び誘電体膜65を研磨する。次に、バリアメタル60に対して下部導電膜62を選択的に研磨できる条件で、バリアメタル膜60が露出するまで研磨する。最後に、バリアメタル膜60を研磨し、配線層絶縁膜53を露出させる。なお、バリアメタル膜60から上部導電膜68までの5層がほぼ等速に研磨される条件で、配線層絶縁膜53が露出するまで、研磨条件を変えることなく研磨してもよい。
キャパシタ用凹部55内に残った下部導電膜62の一部からなる下部電極62A、誘電体膜65の一部からなるキャパシタ誘電体膜65A、及び上部導電膜68の一部からなる上部電極68Aによりキャパシタ69が構成される。配線溝53B及びビアホール51B内に残った下部導電膜62の一部により配線62Bが構成され、配線溝53C内に残った下部導電膜62の一部により配線62Cが構成される。
キャパシタ69の上部電極68Aは、平面視において、キャパシタ用凹部55のビア層部分51Aに内包される。配線層部分53Aのうちビア層部分51Aよりも外側の領域に充填されたバリアメタル膜60A及び下部電極62Aは、配線層絶縁膜53に形成された他の配線溝53C内のバリアメタル膜60C及び配線62Cと同一の積層構造を有する。
図1Mに示すように、層間絶縁膜54の上に、層間絶縁膜72を形成する。層間絶縁膜72は、SiNからなる厚さ70nmのエッチングストッパ膜70と、SiOからなる厚さ900nmのビア層絶縁膜71がこの順番に積層された2層構造を有する。ビア層絶縁膜71の表面は、CMPにより平坦化される。
図1Nに示すように、層間絶縁膜72に、ビアホール71D、71A、及び71Bを形成する。ビアホール71Dの底面にキャパシタ69の上部電極68Aが露出し、ビアホール71Aの底面に下部電極62Aが露出する。ビアホール71Bの底面に、配線62Bが露出する。ビアホール71Aは、平面視において、キャパシタ用凹部55のビア層部分51Aよりも外側で、かつ配線層部分53Aと部分的に重なる位置に配置される。
図1Oに示すように、ビアホール71D、71A及び71Bのそれぞれの内面を覆うバリアメタル膜を形成し、さらに内部にタングステン(W)からなるプラグ73D、73A及び73Bを充填する。バリアメタル膜は、TiN、WN、WSiN等で形成される。層間絶縁膜72の上に、配線75D、75A及び75Bを形成する。これらの配線は、Ti膜とTiN膜との積層構造を有する厚さ50nmの下側バリアメタル膜、アルミニウム(Al)または銅添加アルミニウム(AlCu)からなる厚さ900nmの主部、及びTi膜とTiN膜との積層構造を有する厚さ50nmの上側バリアメタル膜で構成される。配線75D、75A及び75Bは、それぞれプラグ73D、73A及び73Bに接続される。これらの配線と同一層内の他の領域に、パッド(図示せず)が形成される。
図1Pに示すように、基板全面に、SiOからなる厚さ900nmの層間絶縁膜80を形成し、その上に、SiNからなる厚さ500nmのカバー膜81を形成する。層間絶縁膜80及びカバー膜81に、パッドを露出させるための開口(図示せず)を形成する。
図2に、第1の実施例による半導体装置のキャパシタの平面図を示す。図2の一点鎖線A1−A1における断面図が、図1A〜図1Pに対応する。キャパシタ69の下の層間絶縁膜内に導電部材45が配置されている。キャパシタ用凹部55のビア層部分51Aが導電部材45に内包され、上部電極68Aが、ビア層部分51Aに内包される。なお、上部電極68Aはフォトリソグラフィによってその平面形状が画定されるわけではないため、上部電極68Aに対応する露光マスクは用いられない。配線層部分53Aがビア層部分51Aを内包する。
上部電極68A内に、配線75Dと接続するための複数のビアホール71Dが配置される。キャパシタ用凹部55の配線層部分53Aの内側であって、ビア層部分51Aの外側に、配線75Aと接続するための複数のビアホール71Aが配置される。
上記第1の実施例では、キャパシタ用凹部55のビア層部分51Aは、図1Dに示した工程で、ビアホール51Bと同時に形成される。配線層部分53Aは、図1Gに示した工程で、配線溝53B及び53Cと同時に形成される。このため、キャパシタを形成するために新たなマスクパターンを準備する必要がない。また、図2に示したキャパシタ用凹部55のビア層部分51Aの外周と配線層部分53Aの外周との間の領域の大きさは、マスクパターンの設計により自由に設定することができる。この領域に、キャパシタ69の下部電極62Aの平坦な上面が配置される。このため、下部電極62Aと上層の配線75Aとを接続するためのビアホール71Aの位置決めを容易に行うことが可能になる。
図3に、第2の実施例による半導体装置の断面図を示す。以下、図1Pに示した第1の実施例による半導体装置との相違点に着目して説明する。第2の実施例では、図1Pに示したキャパシタ55の下に配置されている導電部材45が配置されていない。さらに、キャパシタ69の下部電極62Aに、その上面を介して接続されるプラグ73A及び配線75Aが配置されていない。キャパシタ69の下部電極62Aの抵抗が十分低い場合には、補助的な導電部材45を配置しなくてもよい。
図4に、第2の実施例の半導体装置の平面図を示す。図4の一点鎖線A3−A3における断面図が図3に対応する。図2に示した第1の実施例による半導体装置の配線75Aの代わりに、配線62Lが形成されている。配線62Lは、キャパシタ用凹部55の配線層部分53Aと同一の配線層絶縁膜53内に形成された配線溝53L内に充填されている。このように、下部電極62Aと同一の層内に電極引出し配線62Lを配置することも可能である。
図5に、第3の実施例による半導体装置の断面図を示す。以下、図1Pに示した第1の実施例による半導体装置との相違点に着目して説明する。第3の実施例では、図5に示した断面内において、キャパシタ用凹部55の配線層部分53Aとビア層部分51Aとの側壁の位置が一致している。また、下部電極62Aに、その上面を介して接続されるプラグ73A及び上層の配線75Aが配置されていない。
図6に、第3の実施例による半導体装置の平面図を示す。図6の一点鎖線A5−A5における断面図が図5に対応する。この断面内において、キャパシタ用凹部55のビア層部分51Aの外周と配線層部分53Aの外周とが一致している。下部電極62Aに接続された配線75Dの代わりに、配線45Lが配置されている。配線45Lは、導電部材45が配置された層と同一の層間絶縁膜44に形成された配線溝内に充填され、導電部材45に連続している。このように、キャパシタ69の下の層間絶縁膜44内に、電極引出し配線45Lを配置することも可能である。
図7に示すように、キャパシタ用凹部55の配線層部分53Aを形成するための、レジスト膜58の開口58Aが、ビア層部分51Aに内包されるマスクパターンを用いてもよい。この場合には、図1Fに示した工程において、レジスト膜58に形成される開口58Aが凹部51Aよりも小さくなるため、開口58Aの底面の全領域に保護部材56Aが露出する。図1Gに示した工程において、キャパシタが配置される領域の配線層絶縁膜53はエッチングされない。このため、キャパシタ用凹部55は、その側壁が段差を持たない形状になる。
図8に示したように、図7の配線層部分53Aを形成するための開口58Aを形成しなくてもよい。この場合にも、図7に示した場合と同じ構造のキャパシタ用凹部55が形成される。
図9に、第4の実施例による半導体装置の断面図を示す。以下、図5及び図6に示した第3の実施例による半導体装置との相違点に着目して説明する。第4の実施例においても、第3の実施例と同様に、図9に示した断面内でキャパシタ用凹部55の側壁に段差が形成されていない。第4の実施例では、図5に示したキャパシタ69の下方に配置された導電部材45が形成されていない。その代わりに、キャパシタ69の下部電極62Aが、上方の層間絶縁膜72に形成されたビアホール71A内のプラグ73Bを介して上層の配線75Aに接続されている。
図10に第4の実施例による半導体装置の平面図を示す。図10の一点鎖線A9−A9における断面図が図9に対応する。ビアホール71Aは、上部電極68Aと重ならず、かつキャパシタ用凹部55のビア層部分51Aと重なるように配置されている。ビア層部分51Aの外周から、上部電極68Aの縁までの幅が700nm程度あれば、十分な精度でビアホール71Aの位置合せを行うことが可能である。このためには、図1Jに示した下部導電膜62の厚さを700nm程度にすればよい。実施例では、層間絶縁膜54の厚さ(キャパシタ用凹部55の深さ)が1200nmであるため、下部導電膜62の厚さを700nm程度にしても、下部導電膜62の上面の一部は、層間絶縁膜54の上面よりも低くなる。
次に、図11A〜図12Bを参照して、第5の実施例について説明する。第1の実施例の図1Kにおいては、銅を電解めっきして形成された下部導電膜62の表面が、下地の段差形状をそのまま反映して、下部導電膜62の表面に形成された窪みの側壁と平坦面とがほぼ直角に交差する場合を示した。ところが、電解めっきの条件によって、側壁と平坦面との交差部分が丸みを帯びる場合がある。この丸みを反映して、誘電体膜65、バリアメタル膜66の表面も丸みを帯びる。なお、層間絶縁膜54に凹部を形成する際のエッチング条件によって、キャパシタ用凹部55の内面自体が、側壁と平坦面との接続部分において丸みを帯びる場合もある。この場合には、この下地表面の丸みを反映して、下部導電膜62の表面が丸みを帯びる。
図11Aに、下部導電膜62の表面に形成された凹部の側壁と平坦面との交差部分が丸みを帯びた状態の断面図を示す。キャパシタ用凹部55の配線層部分53Aの底面90と、ビア層部分51Aの側壁91とが交差する部分の上方において、下部導電膜62の上面92が配線層絶縁膜53の上面とほぼ同じ高さである。
図11Bに示すように、配線層絶縁膜53の上面までCMPを行うと、キャパシタ用凹部55内に、誘電体膜65及びバリアメタル膜66の丸みを帯びた部分が残る。このため、図11Bに示した断面において、バリアメタル膜66Aの外側の表面とキャパシタ69の上側の平坦面との交差部分93に、鋭角の角部が発生する。この角部に電界が集中して、耐圧特性が劣化しやすい。
図12Aに、第5の実施例による半導体装置の製造方法の途中段階における断面図を示す。キャパシタ用凹部55の配線層部分53Aの底面90と、ビア層部分51Aの側壁91とが交差する部分の上方において、下部導電膜62の上面92が配線層絶縁膜53の上面よりも規定値以上高くなるように下部導電膜62が形成される。キャパシタ用凹部55のビア層部分51A内に形成された下部導電膜62の表面の窪みの側壁と上面92との交差部分に形成される丸みが、配線層絶縁膜53の上面よりも上方に位置する。従って、この丸みを帯びた部分が、CMPによって除去される。
図12Bに、CMP後の状態を示す。キャパシタ用凹部55内に残ったバリアメタル膜66Aの外側の表面と、キャパシタ69の上側の平坦面とがほぼ90°で交差する。図11Bに示した鋭角の角部が発生しないため、電界集中を抑制し、耐圧特性の劣化が回避される。
鋭角の角部の発生を防止するために、図12Aに示した状態において、下部導電膜62の上面92が、電極配線層絶縁膜53の上面よりも350nm以上高くなるように下部導電膜62を形成することが好ましい。
以上、平坦面と側面との交差箇所が丸みを帯びることの不都合を回避する方法を説明したが、丸みを帯びることは、不都合を生じさせるのみではなく、以下に説明する効果を生じさせる。
一般に、平坦面と側面とがほぼ直角に交わり、丸みを帯びていない状態で、その上にスパッタリングにより成膜を行うと、カバレッジが低下する場合がある。平坦面と側面との交差箇所に丸みを帯びさせることにより、カバレッジ不良の発生頻度を低減させることができる。例えば、キャパシタ用凹部55の底面と側面との交差箇所が角張っている場合、その上にスパッタリングによりバリアメタル膜60を形成すると、通常、角部のカバレッジが悪くなる。角部に丸みを帯びさせることにより、その上に形成する膜のカバレッジの低下を抑制することができる。
次に、図13A及び図13Bを参照して、第6の実施例による半導体装置の製造方法について説明する。
図13Aは、第1の実施例の図1Lに示したCMP後に相当する状態の部分拡大図を示す。CMPの最後の段階において、バリアメタル膜60A及び66Aの研磨速度が、配線層絶縁膜53、キャパシタ誘電体膜65A、下部電極62A及び上部電極68Aの研磨速度よりも速い条件で研磨を行う。この場合、バリアメタル膜66Aの縁の上端が、キャパシタ誘電体膜65Aの縁の上端及び上部電極68Aの上面よりも低くなる。これにより、バリアメタル膜60A及び66Aの縁に対応する位置に、それぞれ凹部95及び96が形成される。
図13Bに示すように、凹部95及び96内に、エッチングストッパ膜70が充填される。図1Lに示した状態では、バリアメタル膜66Aの縁の上端と、下部電極62Aの上面の縁とは、キャパシタ誘電体膜65Aの厚さ分しか隔てられていない。図13Bに示した第6の実施例では、バリアメタル膜66Aの縁の上端と、下部電極62Aの上面の縁とが隔てられる距離は、キャパシタ誘電体膜65Aの厚さに、凹部96の深さを加えた長さになる。
キャパシタ誘電体膜65Aとエッチングストッパ膜70との界面は、リーク電流の増加や耐圧劣化の要因になりやすい。第6の実施例では、キャパシタ69の電極間を接続する界面に沿った経路を長くすることにより、リーク電流の増加や耐圧の劣化を防止することができる。
次に、図14A及び図14Bを参照して、第7の実施例による半導体装置の製造方法について説明する。以下、図13A及び図13Bに示した第6の実施例との相違点に着目して説明する。第7の実施例では、下部電極62A及び上部電極68Aの研磨速度が、配線層絶縁膜53、バリアメタル膜60A、66A、及びキャパシタ誘電体膜65Aの研磨速度よりも速い。
図14Aに、CMP後の状態を示す。キャパシタ誘電体膜65A及びバリアメタル膜66Aの上端が、下部電極62Aの上面及び上部電極68Aの上面から突出した形状になっている。
図14Bに、バリアメタル膜70を形成した後の状態を示す。第7の実施例では、バリアメタル膜66Aの縁の上端と、下部電極62Aの上面の縁とが隔てられる距離は、キャパシタ誘電体膜65Aの厚さに、下部電極62Aの上面からキャパシタ誘電体膜65Aの上端までの高さを加えた長さになる。このため、第6の実施例の場合と同様に、リーク電流の増加や耐圧の劣化を防止することができる。
図15に、第8の実施例による半導体装置のキャパシタ部分の断面図を示す。以下、図12A及び図12Bに示した第5の実施例による半導体装置との相違点に着目して説明する。第5の実施例による半導体装置と同一の構成要素については、説明を省略する。
第5の実施例では、下部導電膜62の表面のうち、キャパシタ用凹部55の底面に倣う領域と側面に倣う領域との交差箇所が丸みを帯びていた。下部導電膜62の成長条件によっては、図15に示したように、下部導電膜62の表面のうち、キャパシタ用凹部55の底面に倣う領域と側面に倣う領域との接続部分に、斜面が形成される場合がある。特に、狭いビアホール内を再現性よく埋め込む条件で下部導電膜62を堆積させた場合に、斜面が形成される場合がある。
このように、斜面が形成される場合にも、図12Aに示した第5の実施例の場合と同様に、下部導電膜62の上面92が、電極配線層絶縁膜53の上面よりも350〜400nm以上高くなるように下部導電膜62を形成することが好ましい。
上記実施例では、層間絶縁膜を構成するビア層絶縁膜及び配線層絶縁膜をSiOで形成したが、その他の絶縁材料で形成してもよい。例えば、SiOF、SiN、SiC、SiCN、SiON等の無機絶縁材料、または低誘電率有機絶縁材料で形成してもよい。または、多孔質絶縁材料で形成してもよい。なお、これらの材料と、エッチングストッパ膜の材料とは、十分なエッチング選択比を確保できる組み合わせとすることが好ましい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
(付記1)
半導体基板の主表面上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜の厚さ方向の途中まで達するように、該第1の層間絶縁膜に形成された第1の配線溝と、
前記第1の配線溝の底面から前記第1の層間絶縁膜の底面まで達するように、該第1の層間絶縁膜に形成された第1のビアホールと、
前記第1の層間絶縁膜の底面まで達するように、該第1の層間絶縁膜に形成されたキャパシタ用凹部と、
前記第1の配線溝及び前記第1のビアホール内に充填された第1の導電部材と、
前記キャパシタ用凹部内に充填され、下部電極、キャパシタ誘電体膜、及び上部電極を含むキャパシタと
を有し、該キャパシタの下部電極は、前記第1の導電部材と同一の材料で形成され、前記キャパシタ用凹部の底面及び側面に沿って配置され、該下部電極の上面に窪みが形成されており、該キャパシタ誘電体膜は該下部電極の上面に形成された窪みの内面を覆い、該上部電極は該窪みの内部に充填されている半導体装置。
(付記2)
前記下部電極の上面のうち前記窪みの形成されていない領域、及び前記上部電極の上面が、前記第1の層間絶縁膜の上面と同じ高さに位置する平坦面である付記1に記載の半導体装置。
(付記3)
前記キャパシタ用凹部が、前記配線溝と同じ深さの配線層部分と、該配線層部分の底面の一部から前記第1の層間絶縁膜の底面まで達するビア層部分とを含む2段構造を有し、平面視において、前記ビア層部分の内部に前記上部電極が配置されている付記1または2に記載の半導体装置。
(付記4)
さらに、前記第1の層間絶縁膜の下に配置された第2の層間絶縁膜と、
前記第2の層間絶縁膜に形成された配線溝内に充填された下層配線と
を有し、該下層配線が、前記下部電極の底面を介して該下部電極に電気的に接続されている付記1〜3のいずれかに記載の半導体装置。
(付記5)
前記キャパシタの下部電極が、前記下層配線を介して、前記半導体基板上に形成された電子回路の他の構成要素に接続されている付記4に記載の半導体装置。
(付記6)
さらに、前記第1の層間絶縁膜の上に形成された第3の層間絶縁膜を有し、
前記キャパシタの上部電極が、前記第3の層間絶縁膜に形成された第2のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第3の層間絶縁膜に形成された第3のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されている付記1〜3のいずれかに記載の半導体装置。
(付記7)
さらに、前記第1の層間絶縁膜の上に形成された第3の層間絶縁膜を有し、
前記キャパシタの上部電極が、前記第3の層間絶縁膜に形成された第2のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第3の層間絶縁膜に形成された第3のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されており、該第3のビアホールは、平面視において、前記キャパシタ用凹部の配線層部分と重なり、かつビア層部分と重ならない位置に配置されている付記3に記載の半導体装置。
(付記8)
さらに、
前記第1の層間絶縁膜に、その厚さ方向の途中まで達し、平面視において、前記キャパシタ用凹部に連続するする第2の配線溝と、
前記第2の配線溝内に、前記キャパシタの下部電極と一体的に充填された第2の配線と
を有する付記1〜3のいずれかに記載の半導体装置。
(付記9)
前記キャパシタ用凹部の側壁は、前記第1の層間絶縁膜の上面から底面まで、段差のない連続した面で構成される付記1に記載の半導体装置。
(付記10)
さらに、前記第1の層間絶縁膜の上に形成された第3の層間絶縁膜を有し、
前記キャパシタの上部電極が、前記第3の層間絶縁膜に形成された第2のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第3の層間絶縁膜に形成された第3のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されている付記9に記載の半導体装置。
(付記11)
前記下部電極の上面のうち、前記キャパシタ用凹部の底面に倣う領域と、側面に倣う領域とを接続する部分に、斜面が形成されている付記1に記載の半導体装置。
(付記12)
(a)半導体基板の上に、第1の層間絶縁膜を形成する工程と、
(b)前記第1の層間絶縁膜に、その厚さ方向の途中まで達する第1の配線溝、該第1の配線溝の底面から該第1の層間絶縁膜の底面まで達する第1のビアホール、及び該第1の層間絶縁膜の上面から底面まで達するキャパシタ用凹部を形成する工程と、
(c)前記第1の配線溝及び第1のビアホール内は完全に充填され、前記キャパシタ用凹部内の一部において前記第1の層間絶縁膜の上面よりも低い位置に上面が位置する厚さになる条件で、下部導電膜を堆積させる工程と、
(d)前記下部導電膜の表面上に、キャパシタ誘電体膜を形成する工程と、
(e)前記キャパシタ誘電体膜の上に、上部導電膜を堆積させる工程と、
(f)前記第1の層間絶縁膜の上面よりも上に配置された前記下部導電膜、前記キャパシタ誘電体膜、及び前記上部導電膜を除去することにより、前記第1の配線溝及び前記第1のビアホール内に前記下部導電膜の一部からなる第1の導電部材を残し、前記キャパシタ用凹部内に前記下部導電膜の一部、前記キャパシタ誘電体膜の一部、及び前記上部導電膜の一部が積層されたキャパシタを残す工程と
を有する半導体装置の製造方法。
(付記13)
前記工程bが、
(b1)前記キャパシタ用凹部及び前記第1のビアホールの位置に開口を有する第1のレジストパターンをマスクとして、前記第1の層間絶縁膜をエッチングすることにより、前記キャパシタ用凹部及び前記第1のビアホールにそれぞれ対応する第1及び第2の凹部を形成する工程と、
(b2)前記第1のレジストパターンを除去する工程と、
(b3)前記第1及び第2の凹部の底面を覆うように、該第1及び第2の凹部の各々の下方の一部に保護部材を充填する工程と、
(b4)前記第1の層間絶縁膜の上に、前記第1の配線溝に対応する開口を有する第2のレジストパターンを形成する工程と、
(b5)前記第2のレジストパターンをマスクとして、前記第1の層間絶縁膜をその途中までエッチングすることにより、前記第1の配線溝を形成する工程と、
(b6)前記保護部材及び前記第2のレジストパターンを除去する工程と
を含む付記12に記載の半導体装置の製造方法。
(付記14)
前記第2のレジストパターンに、前記工程b1で形成された前記第1の凹部を内包する開口が形成されており、前記工程b5において、前記第1の凹部を内包する開口の底面に露出した前記第1の層間絶縁膜を途中までエッチングすることにより、前記キャパシタ用凹部の配線層部分を形成する付記13に記載の半導体装置の製造方法。
(付記15)
前記第2のレジストパターンに、前記工程b1で形成された前記第1の凹部に内包される開口が形成されており、該第1の凹部に内包される開口の底面に、前記保護部材が露出している付記13に記載の半導体装置の製造方法。
(付記16)
前記工程cにおいて、前記キャパシタ用凹部の配線層部分の底面と、前記第1の凹部の側壁との接続部分の上方において、前記下部導電膜の上面が、前記第1の層間絶縁膜の上面よりも350nm以上高くなるように、該下部導電膜を形成する付記14に記載の半導体装置の製造方法。
(付記17)
前記工程cが、前記下部導電膜を堆積させる前に、前記第1の配線溝、第1のビアホール、及び前記キャパシタ用凹部の内面を、バリアメタル膜で覆う工程を含み、
前記工程fにおいて、前記バリアメタル膜の露出した縁の上端が、前記キャパシタ誘電体膜の露出した縁の上端よりも低くなる条件で、前記上部導電膜、バリアメタル膜、キャパシタ誘電体膜、及び下部導電膜を化学機械研磨する付記12〜16のいずれかに記載の半導体装置の製造方法。
(付記18)
前記工程fにおいて、前記下部導電膜の露出した表面が、前記キャパシタ誘電体膜の露出した縁の上端よりも低くなる条件で、前記上部導電膜、バリアメタル膜、キャパシタ誘電体膜、及び下部導電膜を化学機械研磨する付記12〜16のいずれかに記載の半導体装置の製造方法。
(付記19)
前記工程cにおいて、前記下部導電膜の上面のうち、前記キャパシタ用凹部の底面に倣う領域と側面に倣う領域との接続部分に斜面が形成される条件で、該下部導電膜を堆積させる付記12に記載の半導体装置の製造方法。
第1の実施例による半導体装置の製造途中段階における断面図(その1)である。 第1の実施例による半導体装置の製造途中段階における断面図(その2)である。 第1の実施例による半導体装置の製造途中段階における断面図(その3)である。 第1の実施例による半導体装置の製造途中段階における断面図(その4)である。 第1の実施例による半導体装置の製造途中段階における断面図(その5)である。 第1の実施例による半導体装置の製造途中段階における断面図(その6)である。 第1の実施例による半導体装置の製造途中段階における断面図(その7)である。 (1O)は、第1の実施例による半導体装置の製造途中段階における断面図(その8)であり、(1P)は、第1の実施例による半導体装置の断面図である。 第1の実施例による半導体装置の平面図である。 第2の実施例による半導体装置の断面図である。 第2の実施例による半導体装置の平面図である。 第3の実施例による半導体装置の断面図である。 第3の実施例による半導体装置の平面図である。 第3の実施例の変形例による半導体装置の平面図である。 第3の実施例の変形例による半導体装置の平面図である。 第4の実施例による半導体装置の断面図である。 第4の実施例による半導体装置の平面図である。 比較例による半導体装置の製造途中段階における断面図である。 第5の実施例による半導体装置の製造途中段階における断面図である。 第6の実施例による半導体装置の製造途中段階における断面図である。 第7の実施例による半導体装置の製造途中段階における断面図である。 第8の実施例による半導体装置の製造途中段階における断面図である。 従来のキャパシタを含む半導体装置の断面図である。 従来のキャパシタを含む半導体装置の製造途中段階における断面図(その1)である。 従来のキャパシタを含む半導体装置の製造途中段階における断面図(その2)である。 従来のキャパシタを含む半導体装置の製造途中段階における断面図である。
符号の説明
1 半導体基板
2 素子分離絶縁膜
3 MOSFET
4、10、20、40、42、50、52、70 エッチングストッパ膜
5 層間絶縁膜
6、7、71A、71B、71D ビアホール
8、9、73A、73B、73D プラグ
11、21 絶縁膜
12、22 キャップ膜
13、23、44、54、72、80 層間絶縁膜
15、25、53B、53C、53L 配線溝
16、28、45、46、47 導電部材
26 ビアホール
30 配線層
41、51、71 ビア層絶縁膜
43、53 配線層絶縁膜
45L、62L、75A、75B、75D 配線
51A 凹部(ビア層部分)
53A 凹部(配線層部分)
51B ビアホール
55 キャパシタ用凹部
56A、56B 保護部材
57、58 レジスト膜
57A、57B、58A、58B、58C 開口
60、66 バリアメタル膜
62 下部導電膜
62A 下部電極
62B、62C 配線(導電部材)
65 誘電体膜
65A キャパシタ誘電体膜
68 上部導電膜
68A 上部電極
69 キャパシタ
81 カバー膜
90 配線層部分の底面
91 ビア層部分の側壁
92 下部導電膜の上面
93 バリアメタル膜の外側の表面とキャパシタの上側の平坦面との交差部分

Claims (10)

  1. 半導体基板の主表面上に形成されたトランジスタと、
    前記半導体基板の上に形成され、前記トランジスタに接続された第1の配線を含む第1の配線層と、
    前記第1の配線層の上に形成され、前記第1の配線に接続された第2の配線を含む第2の配線層と、
    前記第2の配線層の上に形成された第1の層間絶縁膜と、
    前記第1の層間絶縁膜の厚さ方向の途中まで達するように、該第1の層間絶縁膜に形成された第1の配線溝と、
    前記第1の配線溝の底面から前記第1の層間絶縁膜の底面まで達するように、該第1の層間絶縁膜に形成された第1のビアホールと、
    前記第1の層間絶縁膜の底面まで達するように、該第1の層間絶縁膜に形成されたキャパシタ用凹部と、
    前記第1の配線溝及び前記第1のビアホール内に充填された第1の導電部材と、
    前記キャパシタ用凹部内に充填され、下部電極、キャパシタ誘電体膜、及び上部電極を含むキャパシタと
    前記第1の層間絶縁膜及び前記キャパシタの上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜の上に形成され、前記第2の層間絶縁膜に設けられた第2のビアホールを介して前記キャパシタの前記上部電極に接続された第1の上部配線と、
    前記第1の上部配線と同一の層内に形成されたパッドと、
    前記第1の上部配線及び前記パッドの上に形成されたカバー膜と、
    前記カバー膜に形成され、前記パッドを露出させる開口と
    を有し、該キャパシタの下部電極は、前記第1の導電部材と同一の材料で形成され、前記キャパシタ用凹部の底面及び側面に沿って配置され、該下部電極の上面に窪みが形成されており、該キャパシタ誘電体膜は該下部電極の上面に形成された窪みの内面を覆い、該上部電極は該窪みの内部に充填されている半導体装置。
  2. 前記下部電極の上面のうち前記窪みの形成されていない領域、及び前記上部電極の上面が、前記第1の層間絶縁膜の上面と同じ高さに位置する平坦面である請求項1に記載の半導体装置。
  3. 前記キャパシタ用凹部が、前記配線溝と同じ深さの配線層部分と、該配線層部分の底面の一部から前記第1の層間絶縁膜の底面まで達するビア層部分とを含む2段構造を有し、平面視において、前記ビア層部分の内部に前記上部電極が配置されている請求項1または2に記載の半導体装置。
  4. さらに、前記第1の層間絶縁膜の下に配置された第2の層間絶縁膜と、
    前記第2の層間絶縁膜に形成された配線溝内に充填された下層配線と
    を有し、該下層配線が、前記下部電極の底面を介して該下部電極に電気的に接続されている請求項1〜3のいずれかに記載の半導体装置。
  5. さらに、前記第1の層間絶縁膜の上に形成された第3の層間絶縁膜を有し、
    前記キャパシタの上部電極が、前記第3の層間絶縁膜に形成された第2のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第3の層間絶縁膜に形成された第3のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されている請求項1〜3のいずれかに記載の半導体装置。
  6. さらに、前記第1の層間絶縁膜の上に形成された第3の層間絶縁膜を有し、
    前記キャパシタの上部電極が、前記第3の層間絶縁膜に形成された第2のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第3の層間絶縁膜に形成された第3のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されており、該第3のビアホールは、平面視において、前記キャパシタ用凹部の配線層部分と重なり、かつビア層部分と重ならない位置に配置されている請求項3に記載の半導体装置。
  7. さらに、
    前記第1の層間絶縁膜に、その厚さ方向の途中まで達し、平面視において、前記キャパシタ用凹部に連続するする第2の配線溝と、
    前記第2の配線溝内に、前記キャパシタの下部電極と一体的に充填された第2の配線と
    を有する請求項1〜3のいずれかに記載の半導体装置。
  8. (a)半導体基板の上に、第1の層間絶縁膜を形成する工程と、
    (b)前記第1の層間絶縁膜に、その厚さ方向の途中まで達する第1の配線溝、該第1の配線溝の底面から該第1の層間絶縁膜の底面まで達する第1のビアホール、及び該第1の層間絶縁膜の上面から底面まで達するキャパシタ用凹部を形成する工程と、
    (c)前記第1の配線溝及び第1のビアホール内は完全に充填され、前記キャパシタ用凹部内の一部において前記第1の層間絶縁膜の上面よりも低い位置に上面が位置する厚さになる条件で、下部導電膜を堆積させる工程と、
    (d)前記下部導電膜の表面上に、キャパシタ誘電体膜を形成する工程と、
    (e)前記キャパシタ誘電体膜の上に、上部導電膜を堆積させる工程と、
    (f)前記第1の層間絶縁膜の上面よりも上に配置された前記下部導電膜、前記キャパシタ誘電体膜、及び前記上部導電膜を除去することにより、前記第1の配線溝及び前記第1のビアホール内に前記下部導電膜の一部からなる第1の導電部材を残し、前記キャパシタ用凹部内に前記下部導電膜の一部、前記キャパシタ誘電体膜の一部、及び前記上部導電膜の一部が積層されたキャパシタを残す工程と
    を有し、
    前記工程bで形成される前記キャパシタ用凹部が、前記第1の配線溝の同じ深さの配線層部分と、前記配線層部分の底面の一部から前記第1の層間絶縁膜の底面まで達する第1の凹部とを含む2段構造を有し、
    前記工程cにおいて、前記キャパシタ用凹部の前記配線層部分の底面と、前記第1の凹部の側壁との接続部分の上方において、前記下部導電膜の上面が、前記第1の層間絶縁膜の上面よりも350nm以上高くなるように、前記下部電極膜を形成する半導体装置の製造方法。
  9. 前記工程bが、
    (b1)前記キャパシタ用凹部及び前記第1のビアホールの位置に開口を有する第1のレジストパターンをマスクとして、前記第1の層間絶縁膜をエッチングすることにより、前記キャパシタ用凹部及び前記第1のビアホールにそれぞれ対応する前記第1の凹部及び第2の凹部を形成する工程と、
    (b2)前記第1のレジストパターンを除去する工程と、
    (b3)前記第1及び第2の凹部の底面を覆うように、該第1及び第2の凹部の各々の下方の一部に保護部材を充填する工程と、
    (b4)前記第1の層間絶縁膜の上に、前記第1の配線溝に対応する開口を有する第2のレジストパターンを形成する工程と、
    (b5)前記第2のレジストパターンをマスクとして、前記第1の層間絶縁膜をその途中までエッチングすることにより、前記第1の配線溝を形成する工程と、
    (b6)前記保護部材及び前記第2のレジストパターンを除去する工程と
    を含む請求項8に記載の半導体装置の製造方法。
  10. 前記第2のレジストパターンに、前記工程b1で形成された前記第1の凹部を内包する開口が形成されており、前記工程b5において、前記第1の凹部を内包する開口の底面に露出した前記第1の層間絶縁膜を途中までエッチングすることにより、前記キャパシタ用凹部の前記配線層部分を形成する請求項9に記載の半導体装置の製造方法。
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