JP5055768B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特にダマシン法を用いて形成された配線及びキャパシタを有する半導体装置及びその製造方法に関する。
一般に、移動体通信分野等に用いられる高周波アナログ集積回路においては、扱う信号の特性から高速動作可能な能動素子（トランジスタ等）に加えて、抵抗素子、キャパシタ、インダクタ等の受動素子が必要となる。また、動作速度の向上及び消費電力の低減のために、寄生容量及び寄生抵抗の低減が必要になる。寄生容量及び寄生抵抗の低減のために、金属−酸化物絶縁膜−半導体（ＭＯＳ）構造のキャパシタよりも、金属−絶縁膜−金属（ＭＩＭ）構造のキャパシタが利用される。
図１６に、ダマシン法を用いて形成した配線と、ＭＩＭ構造のキャパシタとを有する半導体装置の断面図を示す。以下、図１６に示した半導体装置の製造方法について説明する。
層間絶縁膜１００の上に、ＳｉＮからなるエッチングストッパ膜１０１及びＳｉＯ２からなる層間絶縁膜１０２を形成する。この２層に配線溝を形成し、この配線溝内に銅配線１０３を充填する。層間絶縁膜１０２の上に、銅の拡散防止及びエッチングストッパの機能を有するＳｉＮからなるエッチングストッパ膜１０６を形成する。このエッチングストッパ膜１０６の上に、ＳｉＯ２膜１１２を薄く成膜する。なお、このＳｉＯ２膜１１２は必須ではない。層間絶縁膜１００の上面まで達する凹部１１０を形成する。
基板全面に、下部電極１１５ＡとなるＴｉＮ膜、キャパシタ誘電体膜１１６ＡとなるＳｉＯ２膜、上部電極１１７ＡとなるＴｉＮ膜、及び上部絶縁膜１１８ＡとなるＳｉＮ膜を順番に堆積させる。この４層は、凹部１１０の内面にも堆積する。下側のＴｉＮ膜からＳｉＮ膜までの４層を、下部電極１１５Ａの形状にパターニングする。この際に、凹部１１０をアライメントマークとして用いる。層間絶縁膜１０２の上面は平坦であるため、その上にＴｉＮ膜を形成すると、下層の配線１０３の位置が検出できなくなる。このため、凹部１１０を形成し、アライメントマークとして用いる。
次に、ＳｉＯ２膜、上側のＴｉＮ膜、及びＳｉＮ膜を、上部電極１１７Ａの形状にパターニングする。ＴｉＮからなる下部電極１１５Ａ、ＳｉＯ２からなるキャパシタ誘電体膜１１６Ａ、ＴｉＮからなる上部電極１１７Ａによりキャパシタ１１９が構成される。凹部１１０の内面上にも、ＴｉＮ膜１１５Ｂ、ＳｉＯ２膜１１６Ｂ、上側のＴｉＮ膜１１７Ｂ、及びＳｉＮ膜１１８Ｂが残る。
キャパシタ１１９を覆うように、層間絶縁膜１２０を形成し、表面の平坦化を行う。層間絶縁膜１２０にビアホール１２２Ａ、１２２Ｂ及び１２２Ｃを形成する。ビアホール１２２Ａは、上部電極１１７Ａの脇を通過して下部電極１１５Ａの上面を露出させる。ビアホール１２２Ｂは、上部絶縁膜１１８Ａを貫通して上部電極１１７Ａの上面を露出させる。ビアホール１２２Ｃは、ＳｉＯ２膜１１２及びエッチングストッパ膜１０６を貫通して下層の配線１０３の上面を露出させる。
これらのビアホール１２２Ａ、１２２Ｂ及び１２２Ｃの内面をバリアメタル膜で被覆した後、ビアホール内にタングステン（Ｗ）からなるプラグを充填する。層間絶縁膜１２０の上に、アルミニウム（Ａｌ）等からなる配線１２５Ａ、１２５Ｂ及び１２５Ｃを形成する。配線１２５Ａ、１２５Ｂ及び１２５Ｃは、それぞれビアホール１２２Ａ、１２２Ｂ及び１２２Ｃ内に充填されたプラグに接続される。
上記製造方法では、凹部１１０を形成する工程、下部電極１１５Ａのパターニングを行う工程、及び上部電極１１７Ａのパターニングを行う工程において、それぞれ１回ずつフォトリソグラフィを行う必要がある。すなわち、キャパシタ１１９を形成しない場合に比べて、３回のフォトリソグラフィ工程が新たに追加される。
図１７Ａ〜図１７Ｅを参照して、下記の特許文献１に開示されたキャパシタの製造方法について説明する。
図１７Ａに示すように、層間絶縁膜１５０の表層部に形成された凹部内に導電部材１５１が充填されている。層間絶縁膜１５０の上に、さらに層間絶縁膜１５４を形成する。この層間絶縁膜１５４に、凹部１５５を形成する。凹部１５５の底面に、下層の配線１５１の上面の一部が露出する。層間絶縁膜１５４の上、及び凹部１５５の内面上に、Ｔａ等からなるバリアメタル膜１６０、ＳｉＯ２等からなるキャパシタ誘電体膜１６１、及びＴａ等からなるバリアメタル膜１６２を順番に堆積させる。さらに、凹部１５５内が完全に埋め込まれるように、バリアメタル膜１６２の上にＣｕ等からなる導電膜１６３を堆積させる。
図１７Ｂに示すように、化学機械研磨（ＣＭＰ）を行うことにより、層間絶縁膜１５４の上面を露出させる。凹部１５５内に、バリアメタル膜１６０、キャパシタ誘電体膜１６１、バリアメタル膜１６２及び導電膜１６３が残る。
図１７Ｃに示すように、層間絶縁膜１５４に、配線溝及びビアホール１５６を形成する。ビアホール１５６の底面に下層の配線１５１の一部が露出する。
図１７Ｄに示すように、配線溝及びビアホール１５６の内面を含む全面をバリアメタル膜１７０で覆い、さらに導電膜１７１を形成する。配線溝及びビアホール１５６内が、導電膜１７１で埋め尽くされる。
図１７Ｅに示すように、層間絶縁膜１５４の上面が露出するまでＣＭＰを行う。配線溝及びビアホール１５６内に、導電膜１７１の一部が残る。下層の配線１５１を下部電極とし、凹部１５５内に充填された導電膜１６３を上部電極とするキャパシタが得られる。下部電極となる配線１５１は、配線溝及びビアホール１５６内に充填された導電膜１７１を介して、電子回路の他の構成要素に接続される。
図１７Ａ〜図１７Ｅに記載された方法では、キャパシタを形成しない場合に比べて、図１７Ａに示した凹部１５５を形成するためのフォトリソグラフィ工程が新たに必要になる。
図１８Ａ及び図１８Ｂを参照して、下記の特許文献２に開示されたキャパシタの形成方法について説明する。
図１８Ａに示すように、層間絶縁膜２００の上に、さらに層間絶縁膜２０１を形成する。この層間絶縁膜２０１の表層部に、配線溝２０６及びキャパシタ用の溝２０５を形成する。キャパシタ用の溝２０５は配線溝２０６よりも広い。配線溝２０６内は完全に埋め尽くされ、キャパシタ用の溝２０５内は一部分のみ埋め込まれる条件で、導電膜２１０を堆積させる。この導電膜２１０の表面をキャパシタ誘電体膜２１１で覆う。さらにその上に、上部導電膜２１２を堆積させる。この上部導電膜２１２により、キャパシタ用の溝２０５内が完全に埋め尽くされる。
図１８Ｂに示すように、層間絶縁膜２０１の上面が露出するまでＣＭＰを行う。キャパシタ用の溝２０５内に、導電膜２１０の一部からなる下部電極２１０Ａ、キャパシタ誘電体膜２１１Ａ、及び上部導電膜２１２の一部からなる上部電極２１２Ａが残り、キャパシタ２１５が形成される。配線溝２０６内には、導電膜２１０の一部からなる配線２１０Ｂが残る。
図１８Ａ及び図１８Ｂに示した方法では、キャパシタ２１５を形成するために新たなフォトリソグラフィ工程を追加する必要がない。
特開２００５−５１２４７号公報 特開２００３−８６６９５号公報
図１６に示したキャパシタを形成するには、新たに３回のフォトリソグラフィ工程を追加しなければならない。図１７Ａ〜図１７Ｅに示したキャパシタ形成のためには、新たに１回のフォトリソグラフィ工程を追加しなければならない。
図１８Ａ及び図１８Ｂに示したキャパシタの形成方法においては、新たなフォトリソグラフィ工程を追加する必要はない。ところが、キャパシタ２１５の上側の表面において、下部電極２１０Ａの縁からキャパシタ誘電体膜２１１Ａの上端までの距離が、図１８Ａに示した導電膜２１０の膜厚に依存する。下部電極２１０Ａの露出した上面に、導電プラグを接触させるためには、その幅に、位置合せ精度にくらべて十分な余裕を持たせなければならない。この幅を十分広くするために導電膜２１０を厚くすると、キャパシタ用の溝２０５内が導電膜２１０で埋め尽くされてしまい、キャパシタが形成されなくなってしまう。このため、図１８Ｂに示された構造のキャパシタ２１５において、下部電極２１０Ａの上面に引出し配線を接続することは困難である。下部電極２１０Ａに、再現性よく引出し配線を接続するためには、下部電極２１０Ａの底面に配線を接触させることが必要であろう。
本発明の目的は、フォトリソグラフィ工程を新たに追加することなく形成でき、引出し配線の構成の自由度が高いキャパシタ構造を有する半導体装置及びその製造方法を提供することである。
本発明の一観点によると、
半導体基板の主表面上に形成されたトランジスタと、
前記半導体基板の上に形成され、前記トランジスタに接続された第１の配線を含む第１の配線層と、
前記第１の配線層の上に形成され、前記第１の配線に接続された第２の配線を含む第２の配線層と、
前記第２の配線層の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の厚さ方向の途中まで達するように、該第１の層間絶縁膜に形成された第１の配線溝と、
前記第１の配線溝の底面から前記第１の層間絶縁膜の底面まで達するように、該第１の層間絶縁膜に形成された第１のビアホールと、
前記第１の層間絶縁膜の底面まで達するように、該第１の層間絶縁膜に形成されたキャパシタ用凹部と、
前記第１の配線溝及び前記第１のビアホール内に充填された第１の導電部材と、
前記キャパシタ用凹部内に充填され、下部電極、キャパシタ誘電体膜、及び上部電極を含むキャパシタと、
前記第１の層間絶縁膜及び前記キャパシタの上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成され、前記第２の層間絶縁膜に設けられた第２のビアホールを介して前記キャパシタの前記上部電極に接続された第１の上部配線と、
前記第１の上部配線と同一の層内に形成されたパッドと、
前記第１の上部配線及び前記パッドの上に形成されたカバー膜と、
前記カバー膜に形成され、前記パッドを露出させる開口と
を有し、該キャパシタの下部電極は、前記第１の導電部材と同一の材料で形成され、前記キャパシタ用凹部の底面及び側面に沿って配置され、該下部電極の上面に窪みが形成されており、該キャパシタ誘電体膜は該下部電極の上面に形成された窪みの内面を覆い、該上部電極は該窪みの内部に充填されている半導体装置が提供される。
本発明の他の観点によると、
（ａ）半導体基板の上に、第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜に、その厚さ方向の途中まで達する第１の配線溝、該第１の配線溝の底面から該第１の層間絶縁膜の底面まで達する第１のビアホール、及び該第１の層間絶縁膜の上面から底面まで達するキャパシタ用凹部を形成する工程と、
（ｃ）前記第１の配線溝及び第１のビアホール内は完全に充填され、前記キャパシタ用凹部内の一部において前記第１の層間絶縁膜の上面よりも低い位置に上面が位置する厚さになる条件で、下部導電膜を堆積させる工程と、
（ｄ）前記下部導電膜の表面上に、キャパシタ誘電体膜を形成する工程と、
（ｅ）前記キャパシタ誘電体膜の上に、上部導電膜を堆積させる工程と、
（ｆ）前記第１の層間絶縁膜の上面よりも上に配置された前記下部導電膜、前記キャパシタ誘電体膜、及び前記上部導電膜を除去することにより、前記第１の配線溝及び前記第１のビアホール内に前記下部導電膜の一部からなる第１の導電部材を残し、前記キャパシタ用凹部内に前記下部導電膜の一部、前記キャパシタ誘電体膜の一部、及び前記上部導電膜の一部が積層されたキャパシタを残す工程と
を有し、
前記工程ｂで形成される前記キャパシタ用凹部が、前記第１の配線溝の同じ深さの配線層部分と、前記配線層部分の底面の一部から前記第１の層間絶縁膜の底面まで達する第１の凹部とを含む２段構造を有し、
前記工程ｃにおいて、前記キャパシタ用凹部の前記配線層部分の底面と、前記第１の凹部の側壁との接続部分の上方において、前記下部導電膜の上面が、前記第１の層間絶縁膜の上面よりも３５０ｎｍ以上高くなるように、前記下部電極膜を形成する半導体装置の製造方法が提供される。
キャパシタを形成するための新たなフォトリソグラフィ工程を追加することなく、キャパシタを形成することができる。下部導電膜の厚さを調整することにより、下部導電膜の一部からなるキャパシタの下部電極の上面の幅を調整することができる。
図１Ａ〜図１Ｑを参照して、第１の実施例による半導体装置の製造方法について説明する。
図１Ａに示すように、シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成されている。素子分離絶縁膜２により画定された活性領域内にＭＯＳＦＥＴ３が形成されている。半導体基板１の表面及びＭＯＳＦＥＴ３を覆うように、ＳｉＮからなるエッチングストッパ膜４が形成され、その上にフォスフォシリケートガラス（ＰＳＧ）等からなる１層目の層間絶縁膜５が形成されている。１層目の層間絶縁膜５及びエッチングストッパ膜４を貫通するビアホール６及び７が形成され、その内部に、それぞれＷ等からなるプラグ８及び９が充填されている。プラグ８及び９は、それぞれＭＯＳＦＥＴ３のソース領域及びドレイン領域に接続される。なお、ビアホール６及び７の内面は、ＴｉＮ等からなるバリアメタル膜で被覆されている。
１層目の層間絶縁膜５の上に、ＳｉＣ等からなるエッチングストッパ膜１０、ＳｉＯＣ等からなる絶縁膜１１、及びＳｉＯ２からなるキャップ膜１２の３層からなる２層目の層間絶縁膜１３が形成されている。層間絶縁膜１３に、複数の配線溝１５が形成されている。配線溝１５の内面がＴａ等からなるバリアメタル膜で覆われ、内部が、銅からなる導電部材１６で埋め込まれている。配線溝１５内の導電部材１６が１層目の配線を構成する。配線溝１５及び導電部材１６は、シングルダマシン法により形成される。
２層目の層間絶縁膜１３の上に、ＳｉＣ等からなるエッチングストッパ膜２０、ＳｉＯＣ等からなる絶縁膜２１、及びＳｉＯ２からなるキャップ膜２２の３層からなる２層目の層間絶縁膜２３が形成されている。層間絶縁膜２３に、複数の配線溝２５及びビアホール２６が形成されている。配線溝２５及びビアホール２６の内面がＴａ等からなるバリアメタル膜で覆われ、内部が、銅からなる導電部材２８で埋め込まれている。配線溝２５内の導電部材２８が配線を構成し、ビアホール２６内の導電部材２８が上下配線の接続部を構成する。配線溝２５、ビアホール２６、及び導電部材２８は、デュアルダマシン法により形成される。
２層目の層間絶縁膜２３の上に、２層目の配線構造と同様の構造を有する複数の配線層３０が形成されている。
配線層３０の上に、４層構造の層間絶縁膜４４を形成する。層間絶縁膜４４は、ＳｉＮからなる厚さ５０ｎｍのエッチングストッパ膜４０、ＳｉＯ２からなる厚さ３５０ｎｍのビア層絶縁膜４１、ＳｉＮからなる厚さ５０ｎｍのエッチグストッパ膜４２、及びＳｉＯ２からなる厚さ３５０ｎｍの配線層絶縁膜４３がこの順番に積層された構造を有する。これらの膜は、例えば化学気相成長（ＣＶＤ）等により堆積される。
図１Ｂに示すように、層間絶縁膜４４に、デュアルダマシン法を用いて配線溝及びビアホールを形成し、その内部に銅または銅合金からなる導電部材を充填する。なお、図１Ｂ〜図１Ｎにおいては、配線層３０よりも上方の積層構造のみを示す。キャパシタを形成すべき領域の配線層絶縁膜４３及びエッチングストッパ膜４２に形成された凹部内に導電部材４５が充填される。他の領域に配線４６及び４７が配置される。例えば、配線４７は、ビア層絶縁膜４１及びエッチングストッパ膜４０を貫通するビアホール内を経由して下層の配線に接続される。なお、配線溝及びビアホールの内面は、Ｔａ等からなる厚さ３０ｎｍのバリアメタル膜で覆われる。
図１Ｃに示すように、層間絶縁膜４４の上に、さらに４層構造の層間絶縁膜５４を形成する。層間絶縁膜５４は、ＳｉＮからなる厚さ５０ｎｍのエッチングストッパ膜５０、ＳｉＯ２からなる厚さ７５０ｎｍのビア層絶縁膜５１、ＳｉＮからなる厚さ５０ｎｍのエッチングストッパ膜５２、及びＳｉＯ２からなる厚さ３５０ｎｍの配線層絶縁膜５３の４層がこの順番に積層された層構造を有する。これらの膜は、例えばプラズマ励起型ＣＶＤにより形成される。ビア層絶縁膜５１を所望の厚さよりも厚く成膜し、その後ＣＭＰを行って表面を平坦化することにより、所望の厚さのビア層絶縁膜５１を形成してもよい。
層間絶縁膜５４の上にレジスト膜５７を形成する。このレジスト膜５７を露光及び現像することにより、開口５７Ａ及び５７Ｂを形成する。開口５７Ａは、下層の層間絶縁膜４４に形成された導電部材４５に対応する位置、すなわちキャパシタを形成すべき位置に配置され、その平面形状及び寸法は、例えば短い辺が５μｍ程度の長方形である。他の開口５７Ｂは、ビア層絶縁膜５１に形成すべきビアホールに対応し、その平面形状及び寸法は、例えば一辺が０．５μｍ程度の正方形である。
レジスト膜５７をマスクとして、ＣＦ系ガスを用いたプラズマエッチングにより、エッチングストッパ膜５０の上面までエッチングする。配線層絶縁膜５３、エッチングストッパ膜５２、及びビア層絶縁膜５１は、それぞれ膜材料に応じた適切な条件でエッチングされる。エッチング後、Ｏ２ガスを用いたプラズマアッシングによりレジスト膜５７を除去する。
図１Ｄに示すように、キャパシタを形成すべき領域に凹部５１Ａが形成され、他の領域にビアホール５１Ｂが形成される。
図１Ｅに示すように、基板上に樹脂を塗布し、ウェットエッチング、プラズマエッチング等で一部を溶解させることにより、凹部５１Ａ及びビアホール５１Ｂの下方の一部に、それぞれ保護部材５６Ａ及び５６Ｂを残す。
図１Ｆに示すように、層間絶縁膜５４の上にレジスト膜５８を形成し、開口５８Ａ、５８Ｂ及び５８Ｃを形成する。開口５８Ａは、平面視において、キャパシタが配置される領域に形成された凹部５１Ａを内包する形状及び大きさを有する。開口５８Ｂ及び５８Ｃは、配線層絶縁膜５３に形成すべき配線に対応する。開口５８Ｂは、平面視において、ビアホール５１Ｂと部分的に重なる。
図１Ｇに示すように、開口を有するレジスト膜５８をマスクとして、ＣＦ系ガスを用いたプラズマエッチングにより、配線層絶縁膜５３を、エッチングストッパ膜５２が露出するまでエッチングする。このとき、保護部材５６Ａ及び５６Ｂが、それぞれ凹部５１Ａ及びビアホール５１Ｂの底面のエッチングストッパ膜５０を保護する。配線層絶縁膜５３に凹部５３Ａ、配線溝５３Ｂ及び５３Ｃが形成される。
図１Ｈに示すように、Ｏ２ガスを用いたプラズマアッシングによりレジスト膜５８及び保護部材５６Ａ、５６Ｂを除去する。
図１Ｉに示すように、凹部５３Ａ及び５１Ａの底面、配線溝５３Ｂ及び５３Ｃの底面、及びビアホール５１Ｂの底面に残っていたエッチングストッパ膜５２及び５０を除去する。エッチングストッパ膜５２及び５０は、ＣＦ系ガス、ＣＨＦ系ガス、またはこれらの混合ガスを用いたプラズマエッチングにより除去することができる。凹部５１Ａ及び５３Ａで構成された２段構造のキャパシタ用凹部５５が形成される。凹部５１Ａ及び５３Ａを、それぞれキャパシタ用凹部５５の「ビア層部分」及び「配線層部分」と呼ぶこととする。
図１Ｊに示すように、基板全面にＴａからなる厚さ３０ｎｍのバリアメタル膜６０をスパッタリングにより形成する。なお、バリアメタル膜６０を、ＴａＮ、ＴｉＮ等で形成してもよい。バリアメタル膜６０の上に、銅からなる厚さ１００ｎｍのシード膜をスパッタリングにより形成し、このシード膜を電極として銅を電解めっきすることにより、下部導電膜６２を堆積させる。下部導電膜６２は、配線溝５３Ｂとビアホール５１Ｂ、及び配線溝５３Ｃ内が完全に埋め尽くされる厚さとする。
キャパシタ用凹部５５は、配線溝やビアホールに比べて大きな平面形状を有するため、その内部は完全には埋め尽くされない。キャパシタ用凹部５５のビア層部分５１Ａの内部に堆積した下部導電膜６２の一部分の上面が、配線層絶縁膜５３の上面よりも低くなる。これは、キャパシタ用凹部５５が、配線溝５３Ｂや５３Ｃよりも深いことに起因している。なお、ビアホール５１Ｂの底面までの深さは、キャパシタ用凹部５５の深さと等しいが、ビアホール５１Ｂの平面形状の寸法がビア層絶縁膜５１の厚さに比べて小さいため、等方的な成長により完全に埋め尽くされる。平面視において、キャパシタ用凹部５５のビア層部分５１Ａの外側で、かつ配線層部分５３Ａの内部の領域は、下部導電膜６２で完全に埋め尽くされる。
図１Ｋに示すように、下部導電膜６２の上に、ＳｉＮからなる厚さ５０ｎｍの誘電体膜６５をプラズマ励起型ＣＶＤにより形成する。誘電体膜６５は、ＳｉＮ以外の絶縁材料、例えばＳｉＣ、ＳｉＣＮ等で形成してもよい。また、Ｔａ、Ｈｆ、Ａｌ等の酸化物絶縁層と、ＳｉＮ、ＳｉＣ、ＳｉＣＮ等の絶縁層との２層構造としてもよい。
誘電体膜６５の上に、Ｔａからなる厚さ３０ｎｍのバリアメタル膜６６をスパッタリングにより形成する。さらに、バリアメタル膜６６の上に銅のシード膜を形成して銅を電解めっきすることにより、厚さ９００ｎｍの上部導電膜６８を形成する。キャパシタ用凹部５５内の未充填部分も、上部導電膜６８によって完全に埋め尽くされる。下部導電膜６２及び上部導電膜６８は、銅以外の金属、例えばアルミニウム（Ａｌ）、銀（Ａｇ）等で形成してもよい。
図１Ｌに示すように、配線層絶縁膜５３の上面が露出するまでＣＭＰを行う。以下、ＣＭＰの方法について説明する。まず、図１Ｋに示したバリアメタル膜６６に対して上部電極膜６８を選択的に研磨できる条件で、バリアメタル膜６６が露出するまで研磨を行う。次に、研磨条件を変えて、バリアメタル膜６６及び誘電体膜６５を研磨する。次に、バリアメタル６０に対して下部導電膜６２を選択的に研磨できる条件で、バリアメタル膜６０が露出するまで研磨する。最後に、バリアメタル膜６０を研磨し、配線層絶縁膜５３を露出させる。なお、バリアメタル膜６０から上部導電膜６８までの５層がほぼ等速に研磨される条件で、配線層絶縁膜５３が露出するまで、研磨条件を変えることなく研磨してもよい。
キャパシタ用凹部５５内に残った下部導電膜６２の一部からなる下部電極６２Ａ、誘電体膜６５の一部からなるキャパシタ誘電体膜６５Ａ、及び上部導電膜６８の一部からなる上部電極６８Ａによりキャパシタ６９が構成される。配線溝５３Ｂ及びビアホール５１Ｂ内に残った下部導電膜６２の一部により配線６２Ｂが構成され、配線溝５３Ｃ内に残った下部導電膜６２の一部により配線６２Ｃが構成される。
キャパシタ６９の上部電極６８Ａは、平面視において、キャパシタ用凹部５５のビア層部分５１Ａに内包される。配線層部分５３Ａのうちビア層部分５１Ａよりも外側の領域に充填されたバリアメタル膜６０Ａ及び下部電極６２Ａは、配線層絶縁膜５３に形成された他の配線溝５３Ｃ内のバリアメタル膜６０Ｃ及び配線６２Ｃと同一の積層構造を有する。
図１Ｍに示すように、層間絶縁膜５４の上に、層間絶縁膜７２を形成する。層間絶縁膜７２は、ＳｉＮからなる厚さ７０ｎｍのエッチングストッパ膜７０と、ＳｉＯ２からなる厚さ９００ｎｍのビア層絶縁膜７１がこの順番に積層された２層構造を有する。ビア層絶縁膜７１の表面は、ＣＭＰにより平坦化される。
図１Ｎに示すように、層間絶縁膜７２に、ビアホール７１Ｄ、７１Ａ、及び７１Ｂを形成する。ビアホール７１Ｄの底面にキャパシタ６９の上部電極６８Ａが露出し、ビアホール７１Ａの底面に下部電極６２Ａが露出する。ビアホール７１Ｂの底面に、配線６２Ｂが露出する。ビアホール７１Ａは、平面視において、キャパシタ用凹部５５のビア層部分５１Ａよりも外側で、かつ配線層部分５３Ａと部分的に重なる位置に配置される。
図１Ｏに示すように、ビアホール７１Ｄ、７１Ａ及び７１Ｂのそれぞれの内面を覆うバリアメタル膜を形成し、さらに内部にタングステン（Ｗ）からなるプラグ７３Ｄ、７３Ａ及び７３Ｂを充填する。バリアメタル膜は、ＴｉＮ、ＷＮ、ＷＳｉＮ等で形成される。層間絶縁膜７２の上に、配線７５Ｄ、７５Ａ及び７５Ｂを形成する。これらの配線は、Ｔｉ膜とＴｉＮ膜との積層構造を有する厚さ５０ｎｍの下側バリアメタル膜、アルミニウム（Ａｌ）または銅添加アルミニウム（ＡｌＣｕ）からなる厚さ９００ｎｍの主部、及びＴｉ膜とＴｉＮ膜との積層構造を有する厚さ５０ｎｍの上側バリアメタル膜で構成される。配線７５Ｄ、７５Ａ及び７５Ｂは、それぞれプラグ７３Ｄ、７３Ａ及び７３Ｂに接続される。これらの配線と同一層内の他の領域に、パッド（図示せず）が形成される。
図１Ｐに示すように、基板全面に、ＳｉＯ２からなる厚さ９００ｎｍの層間絶縁膜８０を形成し、その上に、ＳｉＮからなる厚さ５００ｎｍのカバー膜８１を形成する。層間絶縁膜８０及びカバー膜８１に、パッドを露出させるための開口（図示せず）を形成する。
図２に、第１の実施例による半導体装置のキャパシタの平面図を示す。図２の一点鎖線Ａ１−Ａ１における断面図が、図１Ａ〜図１Ｐに対応する。キャパシタ６９の下の層間絶縁膜内に導電部材４５が配置されている。キャパシタ用凹部５５のビア層部分５１Ａが導電部材４５に内包され、上部電極６８Ａが、ビア層部分５１Ａに内包される。なお、上部電極６８Ａはフォトリソグラフィによってその平面形状が画定されるわけではないため、上部電極６８Ａに対応する露光マスクは用いられない。配線層部分５３Ａがビア層部分５１Ａを内包する。
上部電極６８Ａ内に、配線７５Ｄと接続するための複数のビアホール７１Ｄが配置される。キャパシタ用凹部５５の配線層部分５３Ａの内側であって、ビア層部分５１Ａの外側に、配線７５Ａと接続するための複数のビアホール７１Ａが配置される。
上記第１の実施例では、キャパシタ用凹部５５のビア層部分５１Ａは、図１Ｄに示した工程で、ビアホール５１Ｂと同時に形成される。配線層部分５３Ａは、図１Ｇに示した工程で、配線溝５３Ｂ及び５３Ｃと同時に形成される。このため、キャパシタを形成するために新たなマスクパターンを準備する必要がない。また、図２に示したキャパシタ用凹部５５のビア層部分５１Ａの外周と配線層部分５３Ａの外周との間の領域の大きさは、マスクパターンの設計により自由に設定することができる。この領域に、キャパシタ６９の下部電極６２Ａの平坦な上面が配置される。このため、下部電極６２Ａと上層の配線７５Ａとを接続するためのビアホール７１Ａの位置決めを容易に行うことが可能になる。
図３に、第２の実施例による半導体装置の断面図を示す。以下、図１Ｐに示した第１の実施例による半導体装置との相違点に着目して説明する。第２の実施例では、図１Ｐに示したキャパシタ５５の下に配置されている導電部材４５が配置されていない。さらに、キャパシタ６９の下部電極６２Ａに、その上面を介して接続されるプラグ７３Ａ及び配線７５Ａが配置されていない。キャパシタ６９の下部電極６２Ａの抵抗が十分低い場合には、補助的な導電部材４５を配置しなくてもよい。
図４に、第２の実施例の半導体装置の平面図を示す。図４の一点鎖線Ａ３−Ａ３における断面図が図３に対応する。図２に示した第１の実施例による半導体装置の配線７５Ａの代わりに、配線６２Ｌが形成されている。配線６２Ｌは、キャパシタ用凹部５５の配線層部分５３Ａと同一の配線層絶縁膜５３内に形成された配線溝５３Ｌ内に充填されている。このように、下部電極６２Ａと同一の層内に電極引出し配線６２Ｌを配置することも可能である。
図５に、第３の実施例による半導体装置の断面図を示す。以下、図１Ｐに示した第１の実施例による半導体装置との相違点に着目して説明する。第３の実施例では、図５に示した断面内において、キャパシタ用凹部５５の配線層部分５３Ａとビア層部分５１Ａとの側壁の位置が一致している。また、下部電極６２Ａに、その上面を介して接続されるプラグ７３Ａ及び上層の配線７５Ａが配置されていない。
図６に、第３の実施例による半導体装置の平面図を示す。図６の一点鎖線Ａ５−Ａ５における断面図が図５に対応する。この断面内において、キャパシタ用凹部５５のビア層部分５１Ａの外周と配線層部分５３Ａの外周とが一致している。下部電極６２Ａに接続された配線７５Ｄの代わりに、配線４５Ｌが配置されている。配線４５Ｌは、導電部材４５が配置された層と同一の層間絶縁膜４４に形成された配線溝内に充填され、導電部材４５に連続している。このように、キャパシタ６９の下の層間絶縁膜４４内に、電極引出し配線４５Ｌを配置することも可能である。
図７に示すように、キャパシタ用凹部５５の配線層部分５３Ａを形成するための、レジスト膜５８の開口５８Ａが、ビア層部分５１Ａに内包されるマスクパターンを用いてもよい。この場合には、図１Ｆに示した工程において、レジスト膜５８に形成される開口５８Ａが凹部５１Ａよりも小さくなるため、開口５８Ａの底面の全領域に保護部材５６Ａが露出する。図１Ｇに示した工程において、キャパシタが配置される領域の配線層絶縁膜５３はエッチングされない。このため、キャパシタ用凹部５５は、その側壁が段差を持たない形状になる。
図８に示したように、図７の配線層部分５３Ａを形成するための開口５８Ａを形成しなくてもよい。この場合にも、図７に示した場合と同じ構造のキャパシタ用凹部５５が形成される。
図９に、第４の実施例による半導体装置の断面図を示す。以下、図５及び図６に示した第３の実施例による半導体装置との相違点に着目して説明する。第４の実施例においても、第３の実施例と同様に、図９に示した断面内でキャパシタ用凹部５５の側壁に段差が形成されていない。第４の実施例では、図５に示したキャパシタ６９の下方に配置された導電部材４５が形成されていない。その代わりに、キャパシタ６９の下部電極６２Ａが、上方の層間絶縁膜７２に形成されたビアホール７１Ａ内のプラグ７３Ｂを介して上層の配線７５Ａに接続されている。
図１０に第４の実施例による半導体装置の平面図を示す。図１０の一点鎖線Ａ９−Ａ９における断面図が図９に対応する。ビアホール７１Ａは、上部電極６８Ａと重ならず、かつキャパシタ用凹部５５のビア層部分５１Ａと重なるように配置されている。ビア層部分５１Ａの外周から、上部電極６８Ａの縁までの幅が７００ｎｍ程度あれば、十分な精度でビアホール７１Ａの位置合せを行うことが可能である。このためには、図１Ｊに示した下部導電膜６２の厚さを７００ｎｍ程度にすればよい。実施例では、層間絶縁膜５４の厚さ（キャパシタ用凹部５５の深さ）が１２００ｎｍであるため、下部導電膜６２の厚さを７００ｎｍ程度にしても、下部導電膜６２の上面の一部は、層間絶縁膜５４の上面よりも低くなる。
次に、図１１Ａ〜図１２Ｂを参照して、第５の実施例について説明する。第１の実施例の図１Ｋにおいては、銅を電解めっきして形成された下部導電膜６２の表面が、下地の段差形状をそのまま反映して、下部導電膜６２の表面に形成された窪みの側壁と平坦面とがほぼ直角に交差する場合を示した。ところが、電解めっきの条件によって、側壁と平坦面との交差部分が丸みを帯びる場合がある。この丸みを反映して、誘電体膜６５、バリアメタル膜６６の表面も丸みを帯びる。なお、層間絶縁膜５４に凹部を形成する際のエッチング条件によって、キャパシタ用凹部５５の内面自体が、側壁と平坦面との接続部分において丸みを帯びる場合もある。この場合には、この下地表面の丸みを反映して、下部導電膜６２の表面が丸みを帯びる。
図１１Ａに、下部導電膜６２の表面に形成された凹部の側壁と平坦面との交差部分が丸みを帯びた状態の断面図を示す。キャパシタ用凹部５５の配線層部分５３Ａの底面９０と、ビア層部分５１Ａの側壁９１とが交差する部分の上方において、下部導電膜６２の上面９２が配線層絶縁膜５３の上面とほぼ同じ高さである。
図１１Ｂに示すように、配線層絶縁膜５３の上面までＣＭＰを行うと、キャパシタ用凹部５５内に、誘電体膜６５及びバリアメタル膜６６の丸みを帯びた部分が残る。このため、図１１Ｂに示した断面において、バリアメタル膜６６Ａの外側の表面とキャパシタ６９の上側の平坦面との交差部分９３に、鋭角の角部が発生する。この角部に電界が集中して、耐圧特性が劣化しやすい。
図１２Ａに、第５の実施例による半導体装置の製造方法の途中段階における断面図を示す。キャパシタ用凹部５５の配線層部分５３Ａの底面９０と、ビア層部分５１Ａの側壁９１とが交差する部分の上方において、下部導電膜６２の上面９２が配線層絶縁膜５３の上面よりも規定値以上高くなるように下部導電膜６２が形成される。キャパシタ用凹部５５のビア層部分５１Ａ内に形成された下部導電膜６２の表面の窪みの側壁と上面９２との交差部分に形成される丸みが、配線層絶縁膜５３の上面よりも上方に位置する。従って、この丸みを帯びた部分が、ＣＭＰによって除去される。
図１２Ｂに、ＣＭＰ後の状態を示す。キャパシタ用凹部５５内に残ったバリアメタル膜６６Ａの外側の表面と、キャパシタ６９の上側の平坦面とがほぼ９０°で交差する。図１１Ｂに示した鋭角の角部が発生しないため、電界集中を抑制し、耐圧特性の劣化が回避される。
鋭角の角部の発生を防止するために、図１２Ａに示した状態において、下部導電膜６２の上面９２が、電極配線層絶縁膜５３の上面よりも３５０ｎｍ以上高くなるように下部導電膜６２を形成することが好ましい。
以上、平坦面と側面との交差箇所が丸みを帯びることの不都合を回避する方法を説明したが、丸みを帯びることは、不都合を生じさせるのみではなく、以下に説明する効果を生じさせる。
一般に、平坦面と側面とがほぼ直角に交わり、丸みを帯びていない状態で、その上にスパッタリングにより成膜を行うと、カバレッジが低下する場合がある。平坦面と側面との交差箇所に丸みを帯びさせることにより、カバレッジ不良の発生頻度を低減させることができる。例えば、キャパシタ用凹部５５の底面と側面との交差箇所が角張っている場合、その上にスパッタリングによりバリアメタル膜６０を形成すると、通常、角部のカバレッジが悪くなる。角部に丸みを帯びさせることにより、その上に形成する膜のカバレッジの低下を抑制することができる。
次に、図１３Ａ及び図１３Ｂを参照して、第６の実施例による半導体装置の製造方法について説明する。
図１３Ａは、第１の実施例の図１Ｌに示したＣＭＰ後に相当する状態の部分拡大図を示す。ＣＭＰの最後の段階において、バリアメタル膜６０Ａ及び６６Ａの研磨速度が、配線層絶縁膜５３、キャパシタ誘電体膜６５Ａ、下部電極６２Ａ及び上部電極６８Ａの研磨速度よりも速い条件で研磨を行う。この場合、バリアメタル膜６６Ａの縁の上端が、キャパシタ誘電体膜６５Ａの縁の上端及び上部電極６８Ａの上面よりも低くなる。これにより、バリアメタル膜６０Ａ及び６６Ａの縁に対応する位置に、それぞれ凹部９５及び９６が形成される。
図１３Ｂに示すように、凹部９５及び９６内に、エッチングストッパ膜７０が充填される。図１Ｌに示した状態では、バリアメタル膜６６Ａの縁の上端と、下部電極６２Ａの上面の縁とは、キャパシタ誘電体膜６５Ａの厚さ分しか隔てられていない。図１３Ｂに示した第６の実施例では、バリアメタル膜６６Ａの縁の上端と、下部電極６２Ａの上面の縁とが隔てられる距離は、キャパシタ誘電体膜６５Ａの厚さに、凹部９６の深さを加えた長さになる。
キャパシタ誘電体膜６５Ａとエッチングストッパ膜７０との界面は、リーク電流の増加や耐圧劣化の要因になりやすい。第６の実施例では、キャパシタ６９の電極間を接続する界面に沿った経路を長くすることにより、リーク電流の増加や耐圧の劣化を防止することができる。
次に、図１４Ａ及び図１４Ｂを参照して、第７の実施例による半導体装置の製造方法について説明する。以下、図１３Ａ及び図１３Ｂに示した第６の実施例との相違点に着目して説明する。第７の実施例では、下部電極６２Ａ及び上部電極６８Ａの研磨速度が、配線層絶縁膜５３、バリアメタル膜６０Ａ、６６Ａ、及びキャパシタ誘電体膜６５Ａの研磨速度よりも速い。
図１４Ａに、ＣＭＰ後の状態を示す。キャパシタ誘電体膜６５Ａ及びバリアメタル膜６６Ａの上端が、下部電極６２Ａの上面及び上部電極６８Ａの上面から突出した形状になっている。
図１４Ｂに、バリアメタル膜７０を形成した後の状態を示す。第７の実施例では、バリアメタル膜６６Ａの縁の上端と、下部電極６２Ａの上面の縁とが隔てられる距離は、キャパシタ誘電体膜６５Ａの厚さに、下部電極６２Ａの上面からキャパシタ誘電体膜６５Ａの上端までの高さを加えた長さになる。このため、第６の実施例の場合と同様に、リーク電流の増加や耐圧の劣化を防止することができる。
図１５に、第８の実施例による半導体装置のキャパシタ部分の断面図を示す。以下、図１２Ａ及び図１２Ｂに示した第５の実施例による半導体装置との相違点に着目して説明する。第５の実施例による半導体装置と同一の構成要素については、説明を省略する。
第５の実施例では、下部導電膜６２の表面のうち、キャパシタ用凹部５５の底面に倣う領域と側面に倣う領域との交差箇所が丸みを帯びていた。下部導電膜６２の成長条件によっては、図１５に示したように、下部導電膜６２の表面のうち、キャパシタ用凹部５５の底面に倣う領域と側面に倣う領域との接続部分に、斜面が形成される場合がある。特に、狭いビアホール内を再現性よく埋め込む条件で下部導電膜６２を堆積させた場合に、斜面が形成される場合がある。
このように、斜面が形成される場合にも、図１２Ａに示した第５の実施例の場合と同様に、下部導電膜６２の上面９２が、電極配線層絶縁膜５３の上面よりも３５０〜４００ｎｍ以上高くなるように下部導電膜６２を形成することが好ましい。
上記実施例では、層間絶縁膜を構成するビア層絶縁膜及び配線層絶縁膜をＳｉＯ２で形成したが、その他の絶縁材料で形成してもよい。例えば、ＳｉＯＦ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮ等の無機絶縁材料、または低誘電率有機絶縁材料で形成してもよい。または、多孔質絶縁材料で形成してもよい。なお、これらの材料と、エッチングストッパ膜の材料とは、十分なエッチング選択比を確保できる組み合わせとすることが好ましい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
半導体基板の主表面上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の厚さ方向の途中まで達するように、該第１の層間絶縁膜に形成された第１の配線溝と、
前記第１の配線溝の底面から前記第１の層間絶縁膜の底面まで達するように、該第１の層間絶縁膜に形成された第１のビアホールと、
前記第１の層間絶縁膜の底面まで達するように、該第１の層間絶縁膜に形成されたキャパシタ用凹部と、
前記第１の配線溝及び前記第１のビアホール内に充填された第１の導電部材と、
前記キャパシタ用凹部内に充填され、下部電極、キャパシタ誘電体膜、及び上部電極を含むキャパシタと
を有し、該キャパシタの下部電極は、前記第１の導電部材と同一の材料で形成され、前記キャパシタ用凹部の底面及び側面に沿って配置され、該下部電極の上面に窪みが形成されており、該キャパシタ誘電体膜は該下部電極の上面に形成された窪みの内面を覆い、該上部電極は該窪みの内部に充填されている半導体装置。
（付記２）
前記下部電極の上面のうち前記窪みの形成されていない領域、及び前記上部電極の上面が、前記第１の層間絶縁膜の上面と同じ高さに位置する平坦面である付記１に記載の半導体装置。
（付記３）
前記キャパシタ用凹部が、前記配線溝と同じ深さの配線層部分と、該配線層部分の底面の一部から前記第１の層間絶縁膜の底面まで達するビア層部分とを含む２段構造を有し、平面視において、前記ビア層部分の内部に前記上部電極が配置されている付記１または２に記載の半導体装置。
（付記４）
さらに、前記第１の層間絶縁膜の下に配置された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成された配線溝内に充填された下層配線と
を有し、該下層配線が、前記下部電極の底面を介して該下部電極に電気的に接続されている付記１〜３のいずれかに記載の半導体装置。
（付記５）
前記キャパシタの下部電極が、前記下層配線を介して、前記半導体基板上に形成された電子回路の他の構成要素に接続されている付記４に記載の半導体装置。
（付記６）
さらに、前記第１の層間絶縁膜の上に形成された第３の層間絶縁膜を有し、
前記キャパシタの上部電極が、前記第３の層間絶縁膜に形成された第２のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第３の層間絶縁膜に形成された第３のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されている付記１〜３のいずれかに記載の半導体装置。
（付記７）
さらに、前記第１の層間絶縁膜の上に形成された第３の層間絶縁膜を有し、
前記キャパシタの上部電極が、前記第３の層間絶縁膜に形成された第２のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第３の層間絶縁膜に形成された第３のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されており、該第３のビアホールは、平面視において、前記キャパシタ用凹部の配線層部分と重なり、かつビア層部分と重ならない位置に配置されている付記３に記載の半導体装置。
（付記８）
さらに、
前記第１の層間絶縁膜に、その厚さ方向の途中まで達し、平面視において、前記キャパシタ用凹部に連続するする第２の配線溝と、
前記第２の配線溝内に、前記キャパシタの下部電極と一体的に充填された第２の配線と
を有する付記１〜３のいずれかに記載の半導体装置。
（付記９）
前記キャパシタ用凹部の側壁は、前記第１の層間絶縁膜の上面から底面まで、段差のない連続した面で構成される付記１に記載の半導体装置。
（付記１０）
さらに、前記第１の層間絶縁膜の上に形成された第３の層間絶縁膜を有し、
前記キャパシタの上部電極が、前記第３の層間絶縁膜に形成された第２のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第３の層間絶縁膜に形成された第３のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されている付記９に記載の半導体装置。
（付記１１）
前記下部電極の上面のうち、前記キャパシタ用凹部の底面に倣う領域と、側面に倣う領域とを接続する部分に、斜面が形成されている付記１に記載の半導体装置。
（付記１２）
（ａ）半導体基板の上に、第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜に、その厚さ方向の途中まで達する第１の配線溝、該第１の配線溝の底面から該第１の層間絶縁膜の底面まで達する第１のビアホール、及び該第１の層間絶縁膜の上面から底面まで達するキャパシタ用凹部を形成する工程と、
（ｃ）前記第１の配線溝及び第１のビアホール内は完全に充填され、前記キャパシタ用凹部内の一部において前記第１の層間絶縁膜の上面よりも低い位置に上面が位置する厚さになる条件で、下部導電膜を堆積させる工程と、
（ｄ）前記下部導電膜の表面上に、キャパシタ誘電体膜を形成する工程と、
（ｅ）前記キャパシタ誘電体膜の上に、上部導電膜を堆積させる工程と、
（ｆ）前記第１の層間絶縁膜の上面よりも上に配置された前記下部導電膜、前記キャパシタ誘電体膜、及び前記上部導電膜を除去することにより、前記第１の配線溝及び前記第１のビアホール内に前記下部導電膜の一部からなる第１の導電部材を残し、前記キャパシタ用凹部内に前記下部導電膜の一部、前記キャパシタ誘電体膜の一部、及び前記上部導電膜の一部が積層されたキャパシタを残す工程と
を有する半導体装置の製造方法。
（付記１３）
前記工程ｂが、
（ｂ１）前記キャパシタ用凹部及び前記第１のビアホールの位置に開口を有する第１のレジストパターンをマスクとして、前記第１の層間絶縁膜をエッチングすることにより、前記キャパシタ用凹部及び前記第１のビアホールにそれぞれ対応する第１及び第２の凹部を形成する工程と、
（ｂ２）前記第１のレジストパターンを除去する工程と、
（ｂ３）前記第１及び第２の凹部の底面を覆うように、該第１及び第２の凹部の各々の下方の一部に保護部材を充填する工程と、
（ｂ４）前記第１の層間絶縁膜の上に、前記第１の配線溝に対応する開口を有する第２のレジストパターンを形成する工程と、
（ｂ５）前記第２のレジストパターンをマスクとして、前記第１の層間絶縁膜をその途中までエッチングすることにより、前記第１の配線溝を形成する工程と、
（ｂ６）前記保護部材及び前記第２のレジストパターンを除去する工程と
を含む付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第２のレジストパターンに、前記工程ｂ１で形成された前記第１の凹部を内包する開口が形成されており、前記工程ｂ５において、前記第１の凹部を内包する開口の底面に露出した前記第１の層間絶縁膜を途中までエッチングすることにより、前記キャパシタ用凹部の配線層部分を形成する付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第２のレジストパターンに、前記工程ｂ１で形成された前記第１の凹部に内包される開口が形成されており、該第１の凹部に内包される開口の底面に、前記保護部材が露出している付記１３に記載の半導体装置の製造方法。
（付記１６）
前記工程ｃにおいて、前記キャパシタ用凹部の配線層部分の底面と、前記第１の凹部の側壁との接続部分の上方において、前記下部導電膜の上面が、前記第１の層間絶縁膜の上面よりも３５０ｎｍ以上高くなるように、該下部導電膜を形成する付記１４に記載の半導体装置の製造方法。
（付記１７）
前記工程ｃが、前記下部導電膜を堆積させる前に、前記第１の配線溝、第１のビアホール、及び前記キャパシタ用凹部の内面を、バリアメタル膜で覆う工程を含み、
前記工程ｆにおいて、前記バリアメタル膜の露出した縁の上端が、前記キャパシタ誘電体膜の露出した縁の上端よりも低くなる条件で、前記上部導電膜、バリアメタル膜、キャパシタ誘電体膜、及び下部導電膜を化学機械研磨する付記１２〜１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記工程ｆにおいて、前記下部導電膜の露出した表面が、前記キャパシタ誘電体膜の露出した縁の上端よりも低くなる条件で、前記上部導電膜、バリアメタル膜、キャパシタ誘電体膜、及び下部導電膜を化学機械研磨する付記１２〜１６のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記工程ｃにおいて、前記下部導電膜の上面のうち、前記キャパシタ用凹部の底面に倣う領域と側面に倣う領域との接続部分に斜面が形成される条件で、該下部導電膜を堆積させる付記１２に記載の半導体装置の製造方法。
第１の実施例による半導体装置の製造途中段階における断面図（その１）である。 第１の実施例による半導体装置の製造途中段階における断面図（その２）である。 第１の実施例による半導体装置の製造途中段階における断面図（その３）である。 第１の実施例による半導体装置の製造途中段階における断面図（その４）である。 第１の実施例による半導体装置の製造途中段階における断面図（その５）である。 第１の実施例による半導体装置の製造途中段階における断面図（その６）である。 第１の実施例による半導体装置の製造途中段階における断面図（その７）である。 （１Ｏ）は、第１の実施例による半導体装置の製造途中段階における断面図（その８）であり、（１Ｐ）は、第１の実施例による半導体装置の断面図である。 第１の実施例による半導体装置の平面図である。 第２の実施例による半導体装置の断面図である。 第２の実施例による半導体装置の平面図である。 第３の実施例による半導体装置の断面図である。 第３の実施例による半導体装置の平面図である。 第３の実施例の変形例による半導体装置の平面図である。 第３の実施例の変形例による半導体装置の平面図である。 第４の実施例による半導体装置の断面図である。 第４の実施例による半導体装置の平面図である。 比較例による半導体装置の製造途中段階における断面図である。 第５の実施例による半導体装置の製造途中段階における断面図である。 第６の実施例による半導体装置の製造途中段階における断面図である。 第７の実施例による半導体装置の製造途中段階における断面図である。 第８の実施例による半導体装置の製造途中段階における断面図である。 従来のキャパシタを含む半導体装置の断面図である。 従来のキャパシタを含む半導体装置の製造途中段階における断面図（その１）である。 従来のキャパシタを含む半導体装置の製造途中段階における断面図（その２）である。 従来のキャパシタを含む半導体装置の製造途中段階における断面図である。
符号の説明
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
４、１０、２０、４０、４２、５０、５２、７０ エッチングストッパ膜
５ 層間絶縁膜
６、７、７１Ａ、７１Ｂ、７１Ｄ ビアホール
８、９、７３Ａ、７３Ｂ、７３Ｄ プラグ
１１、２１ 絶縁膜
１２、２２ キャップ膜
１３、２３、４４、５４、７２、８０ 層間絶縁膜
１５、２５、５３Ｂ、５３Ｃ、５３Ｌ 配線溝
１６、２８、４５、４６、４７ 導電部材
２６ ビアホール
３０ 配線層
４１、５１、７１ ビア層絶縁膜
４３、５３ 配線層絶縁膜
４５Ｌ、６２Ｌ、７５Ａ、７５Ｂ、７５Ｄ 配線
５１Ａ 凹部（ビア層部分）
５３Ａ 凹部（配線層部分）
５１Ｂ ビアホール
５５ キャパシタ用凹部
５６Ａ、５６Ｂ 保護部材
５７、５８ レジスト膜
５７Ａ、５７Ｂ、５８Ａ、５８Ｂ、５８Ｃ 開口
６０、６６ バリアメタル膜
６２ 下部導電膜
６２Ａ 下部電極
６２Ｂ、６２Ｃ 配線（導電部材）
６５ 誘電体膜
６５Ａ キャパシタ誘電体膜
６８ 上部導電膜
６８Ａ 上部電極
６９ キャパシタ
８１ カバー膜
９０ 配線層部分の底面
９１ ビア層部分の側壁
９２ 下部導電膜の上面
９３ バリアメタル膜の外側の表面とキャパシタの上側の平坦面との交差部分

Claims (10)

  1. 半導体基板の主表面上に形成されたトランジスタと、
    前記半導体基板の上に形成され、前記トランジスタに接続された第１の配線を含む第１の配線層と、
    前記第１の配線層の上に形成され、前記第１の配線に接続された第２の配線を含む第２の配線層と、
    前記第２の配線層の上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜の厚さ方向の途中まで達するように、該第１の層間絶縁膜に形成された第１の配線溝と、
    前記第１の配線溝の底面から前記第１の層間絶縁膜の底面まで達するように、該第１の層間絶縁膜に形成された第１のビアホールと、
    前記第１の層間絶縁膜の底面まで達するように、該第１の層間絶縁膜に形成されたキャパシタ用凹部と、
    前記第１の配線溝及び前記第１のビアホール内に充填された第１の導電部材と、
    前記キャパシタ用凹部内に充填され、下部電極、キャパシタ誘電体膜、及び上部電極を含むキャパシタと、
    前記第１の層間絶縁膜及び前記キャパシタの上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜の上に形成され、前記第２の層間絶縁膜に設けられた第２のビアホールを介して前記キャパシタの前記上部電極に接続された第１の上部配線と、
    前記第１の上部配線と同一の層内に形成されたパッドと、
    前記第１の上部配線及び前記パッドの上に形成されたカバー膜と、
    前記カバー膜に形成され、前記パッドを露出させる開口と
    を有し、該キャパシタの下部電極は、前記第１の導電部材と同一の材料で形成され、前記キャパシタ用凹部の底面及び側面に沿って配置され、該下部電極の上面に窪みが形成されており、該キャパシタ誘電体膜は該下部電極の上面に形成された窪みの内面を覆い、該上部電極は該窪みの内部に充填されている半導体装置。
  2. 前記下部電極の上面のうち前記窪みの形成されていない領域、及び前記上部電極の上面が、前記第１の層間絶縁膜の上面と同じ高さに位置する平坦面である請求項１に記載の半導体装置。
  3. 前記キャパシタ用凹部が、前記配線溝と同じ深さの配線層部分と、該配線層部分の底面の一部から前記第１の層間絶縁膜の底面まで達するビア層部分とを含む２段構造を有し、平面視において、前記ビア層部分の内部に前記上部電極が配置されている請求項１または２に記載の半導体装置。
  4. さらに、前記第１の層間絶縁膜の下に配置された第２の層間絶縁膜と、
    前記第２の層間絶縁膜に形成された配線溝内に充填された下層配線と
    を有し、該下層配線が、前記下部電極の底面を介して該下部電極に電気的に接続されている請求項１〜３のいずれかに記載の半導体装置。
  5. さらに、前記第１の層間絶縁膜の上に形成された第３の層間絶縁膜を有し、
    前記キャパシタの上部電極が、前記第３の層間絶縁膜に形成された第２のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第３の層間絶縁膜に形成された第３のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されている請求項１〜３のいずれかに記載の半導体装置。
  6. さらに、前記第１の層間絶縁膜の上に形成された第３の層間絶縁膜を有し、
    前記キャパシタの上部電極が、前記第３の層間絶縁膜に形成された第２のビアホール内の導電材料を介して、電子回路の他の構成要素に接続され、前記下部電極が、前記第３の層間絶縁膜に形成された第３のビアホール内の導電材料を介して、電子回路の他の構成要素に接続されており、該第３のビアホールは、平面視において、前記キャパシタ用凹部の配線層部分と重なり、かつビア層部分と重ならない位置に配置されている請求項３に記載の半導体装置。
  7. さらに、
    前記第１の層間絶縁膜に、その厚さ方向の途中まで達し、平面視において、前記キャパシタ用凹部に連続するする第２の配線溝と、
    前記第２の配線溝内に、前記キャパシタの下部電極と一体的に充填された第２の配線と
    を有する請求項１〜３のいずれかに記載の半導体装置。
  8. （ａ）半導体基板の上に、第１の層間絶縁膜を形成する工程と、
    （ｂ）前記第１の層間絶縁膜に、その厚さ方向の途中まで達する第１の配線溝、該第１の配線溝の底面から該第１の層間絶縁膜の底面まで達する第１のビアホール、及び該第１の層間絶縁膜の上面から底面まで達するキャパシタ用凹部を形成する工程と、
    （ｃ）前記第１の配線溝及び第１のビアホール内は完全に充填され、前記キャパシタ用凹部内の一部において前記第１の層間絶縁膜の上面よりも低い位置に上面が位置する厚さになる条件で、下部導電膜を堆積させる工程と、
    （ｄ）前記下部導電膜の表面上に、キャパシタ誘電体膜を形成する工程と、
    （ｅ）前記キャパシタ誘電体膜の上に、上部導電膜を堆積させる工程と、
    （ｆ）前記第１の層間絶縁膜の上面よりも上に配置された前記下部導電膜、前記キャパシタ誘電体膜、及び前記上部導電膜を除去することにより、前記第１の配線溝及び前記第１のビアホール内に前記下部導電膜の一部からなる第１の導電部材を残し、前記キャパシタ用凹部内に前記下部導電膜の一部、前記キャパシタ誘電体膜の一部、及び前記上部導電膜の一部が積層されたキャパシタを残す工程と
    を有し、
    前記工程ｂで形成される前記キャパシタ用凹部が、前記第１の配線溝の同じ深さの配線層部分と、前記配線層部分の底面の一部から前記第１の層間絶縁膜の底面まで達する第１の凹部とを含む２段構造を有し、
    前記工程ｃにおいて、前記キャパシタ用凹部の前記配線層部分の底面と、前記第１の凹部の側壁との接続部分の上方において、前記下部導電膜の上面が、前記第１の層間絶縁膜の上面よりも３５０ｎｍ以上高くなるように、前記下部電極膜を形成する半導体装置の製造方法。
  9. 前記工程ｂが、
    （ｂ１）前記キャパシタ用凹部及び前記第１のビアホールの位置に開口を有する第１のレジストパターンをマスクとして、前記第１の層間絶縁膜をエッチングすることにより、前記キャパシタ用凹部及び前記第１のビアホールにそれぞれ対応する前記第１の凹部及び第２の凹部を形成する工程と、
    （ｂ２）前記第１のレジストパターンを除去する工程と、
    （ｂ３）前記第１及び第２の凹部の底面を覆うように、該第１及び第２の凹部の各々の下方の一部に保護部材を充填する工程と、
    （ｂ４）前記第１の層間絶縁膜の上に、前記第１の配線溝に対応する開口を有する第２のレジストパターンを形成する工程と、
    （ｂ５）前記第２のレジストパターンをマスクとして、前記第１の層間絶縁膜をその途中までエッチングすることにより、前記第１の配線溝を形成する工程と、
    （ｂ６）前記保護部材及び前記第２のレジストパターンを除去する工程と
    を含む請求項８に記載の半導体装置の製造方法。
  10. 前記第２のレジストパターンに、前記工程ｂ１で形成された前記第１の凹部を内包する開口が形成されており、前記工程ｂ５において、前記第１の凹部を内包する開口の底面に露出した前記第１の層間絶縁膜を途中までエッチングすることにより、前記キャパシタ用凹部の前記配線層部分を形成する請求項９に記載の半導体装置の製造方法。
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