KR20040019833A - 캐패시터 - Google Patents

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KR20040019833A
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capacitor
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via plugs
via plug
insulating film
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인베다까시
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미쓰비시덴키 가부시키가이샤
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Abstract

포토마스크의 추가나 제조 공정의 추가를 수반하지 않고, 용이하게 제조하는 것이 가능한 캐패시터를 얻는다. 캐패시터는, 제1 전극으로서 기능하는 복수의 비아 플러그(1a∼1c)와, 제2 전극으로서 기능하는 복수의 비아 플러그(2a∼2c)를 구비하고 있다. 비아 플러그(1a∼1c)는 X 방향을 따라 나란히 배열되어 형성되어 있으며, 마찬가지로 비아 플러그(2a∼2c)도 X 방향을 따라 나란히 배열되어 형성되어 있다. 캐패시터는, 반도체 장치의 다층 배선 구조 내에 형성되어 있으며, 비아 플러그(1a∼1c)와 비아 플러그(2a∼2c)는, 층간 절연막의 일부를 사이에 두고 서로 대향하고 있다. 비아 플러그(1a∼1c)와 비아 플러그(2a∼2c) 사이에 끼워져 있는 부분의 층간 절연막이, 캐패시터 유전체막으로서 기능한다.

Description

캐패시터{CAPACITOR}
본 발명은, 캐패시터의 구조에 관한 것으로, 특히, 반도체 집적 회로의 다층 배선 구조 내에 형성된 MIM(Metal Insulator Metal)형 캐패시터의 구조에 관한 것이다.
아날로그 디바이스는, 저항, 코일, 컨덴서 등에 의해 구성되어 있으며, 로직 디바이스는, MOS 트랜지스터 등에 의해 구성되어 있다. 최근, 아날로그 디바이스와 CMOS 로직 디바이스를 동일한 칩 내에 형성하는 것, 즉 아날로그·로직 디바이스의 1칩화가 연구되고 있다.
종래, 아날로그·로직 디바이스가 1칩화된 반도체 장치에서, MIM형 캐패시터를 형성하기 위해서는, 포토마스크를 새롭게 추가할 필요가 있었다. 예를 들면,캐패시터의 하부 전극의 가공용으로 1장, 캐패시터의 상부 전극의 가공용으로 또 1장, 합계 2장의 포토마스크를 추가할 필요가 있었다.
또한, 캐패시터를 구비하는 반도체 장치에 관한 기술이, 특개2001-167974호 공보, 특개2001-237375호 공보, 특개2000-228497호 공보에 기재되어 있다.
그러나, 이러한 종래의 캐패시터의 제조 방법에 따르면, 포토마스크의 필요 매수의 증대나, 제조 공정 수의 증대를 초래하여, 제조 비용이 상승된다고 하는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 포토마스크의 추가나 제조 공정의 추가를 수반하지 않고, 용이하게 제조하는 것이 가능한 캐패시터를 얻는 것을 목적으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 캐패시터의 구조를 모식적으로 도시하는 사시도.
도 2는 도 1에 도시한 캐패시터의 단면 구조를 도시하는 단면도.
도 3은 본 발명의 실시예 1에 따른 캐패시터의 변형예를 도시하는 모식도.
도 4는 본 발명의 실시예 2에 따른 캐패시터의 구조를 도시하는 모식도.
도 5는 본 발명의 실시예 3에 따른 캐패시터의 구조를 도시하는 단면도.
도 6은 본 발명의 실시예 4에 따른 캐패시터의 구조를 도시하는 모식도.
도 7은 본 발명의 실시예 4에 따른 캐패시터의 변형예를 도시하는 모식도.
도 8은 본 발명의 실시예 5에 따른 캐패시터의 구조를 도시하는 단면도.
도 9는 도 8에 도시한 캐패시터의 제조 방법을 공정순으로 도시하는 단면도.
도 10은 도 8에 도시한 캐패시터의 제조 방법을 공정순으로 도시하는 단면도.
도 11은 본 발명의 실시예 6에 따른 캐패시터의 제1 구조를 도시하는 상면도.
도 12는 도 11에 도시한 캐패시터의 단면 구조를 도시하는 단면도.
도 13은 본 발명의 실시예 6에 따른 캐패시터의 제2 구조를 도시하는 상면도.
도 14는 도 13에 도시한 캐패시터의 단면 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1a∼1c, 1a1∼1a3, 2a∼2c, 2a1∼2a3, 20a, 20b : 비아 플러그
3, 4 : 배선
51∼54, 121, 122: 층간 절연막
21a, 21b, 22a, 22b : 비아홀
본 발명에 따른 캐패시터는, 반도체 장치의 다층 배선 구조 내에 형성된 캐패시터로서, 층간 절연막과, 층간 절연막 내에 형성되며, 캐패시터의 제1 전극으로서 기능하는 제1 비아 플러그와, 층간 절연막 내에 형성되며, 층간 절연막의 일부를 사이에 두고 제1 비아 플러그에 대향하며, 캐패시터의 제2 전극으로서 기능하는 제2 비아 플러그와, 제1 비아 플러그의 상면 및 저면 중 어느 한쪽에만 접속된 제1 배선과, 제2 비아 플러그의 상면 및 저면 중 어느 한쪽에만 접속된 제2 배선을 포함한다.
또한, 본 발명에 따른 캐패시터는, 제1 배선은, 제1 비아 플러그의 상면에접속되어 있으며, 제2 배선은, 제2 비아 플러그의 저면에 접속되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 캐패시터는, 제1 및 제2 비아 플러그는 각각, 다층 배선 구조가 갖는 복수의 배선층에 걸쳐 연속적으로 형성되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 캐패시터는, 제1 비아 플러그와 제2 비아 플러그의 소정 방향에 관한 간격은, 제1 배선과 제2 배선의 소정 방향에 관한 간격보다 좁은 것을 특징으로 한다.
또한, 본 발명에 따른 캐패시터는, 제1 및 제2 비아 플러그는 모두 복수개이고, 제1 및 제2 배선은 모두, 복수의 브랜치부가 트렁크부에 연결된 상면 구조를 갖고 있으며, 제1 배선의 복수의 브랜치부 각각과, 제2 배선의 복수의 브랜치부 각각은, 교대로 배치되어 있고, 제1 배선의 복수의 브랜치부 각각에는, 복수의 제1 비아 플러그가 접속되어 있으며, 제2 배선의 복수의 브랜치부 각각에는, 복수의 제2 비아 플러그가 접속되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 캐패시터는, 제2 비아 플러그는 복수개이며, 제1 비아 플러그를 둘러싸고, 복수의 제2 비아 플러그가 배치되어 있는 것을 특징으로 한다.
《실시예 1》
도 1은, 본 발명의 실시예 1에 따른 캐패시터의 구조를 모식적으로 도시하는 사시도이다. 캐패시터는, 제1 전극으로서 기능하는 복수의 비아 플러그(1a∼1c)와, 제2 전극으로서 기능하는 복수의 비아 플러그(2a∼2c)를 구비하고 있다. 비아플러그(1a∼1c)는 X 방향을 따라 나란히 배열되어 형성되어 있으며, 마찬가지로 비아 플러그(2a∼2c)도 X 방향을 따라 나란히 배열되어 형성되어 있다. 캐패시터는, 반도체 장치의 다층 배선 구조 내에 형성되어 있으며, 비아 플러그(1a∼1c)와 비아 플러그(2a∼2c)는, 층간 절연막(도 1에는 도시하지 않음)의 일부를 사이에 두고 서로 대향하고 있다. 예를 들면, 비아 플러그(1a)와 비아 플러그(2a)는, 도면에서 Y 방향으로 배열되어, 서로 대향하고 있다. 비아 플러그(1a∼1c)와 비아 플러그(2a∼2c) 사이에 있는 부분의 층간 절연막이, 캐패시터 유전체막으로서 기능한다. 본 실시예 1에서, 비아 플러그(1a∼1c, 2a∼2c)는 모두 텅스텐이나 알루미늄 등의 금속에 의해 구성되어 있으며, 이에 의해 MIM형 캐패시터가 구성되어 있다.
비아 플러그(1a∼1c)는 배선(3)에 접속되어 있고, 비아 플러그(2a∼2c)는 배선(4)에 접속되어 있다. 배선(3, 4)은 모두 X 방향을 따라 연장되어 있다. 또한, 본 실시예 1에서, 배선(3, 4)은 알루미늄 등의 금속에 의해 구성되어 있다. 배선(3)의 상면은 비아 플러그(1a∼1c)의 각 저면에 접촉하고 있으며, 배선(4)의 상면은 비아 플러그(2a∼2c)의 각 저면에 접촉하고 있다. 배선(3, 4)은, 각각 캐패시터의 제1 전극 및 제2 전극의 전위를 조작하기 위한 배선이다. 비아 플러그(1a∼1c, 2a∼2c)의 각 상면에는, 배선은 접속되어 있지 않다.
또한, 도 1에서는, 배선(3, 4)에 각각 3개의 비아 플러그(1a∼1c, 2a∼2c)가 접속되어 있는 예에 대하여 도시하였지만, 비아 플러그의 개수는 이에 한정되는 것이 아니며, 1개 이상의 비아 플러그가 배선(3, 4)에 각각 접속되어 있으면 된다.
도 2는, 비아 플러그(1a, 2a)가 형성되어 있는 개소에 관하여, 도 1에 도시한 캐패시터를 X 방향에서 본 단면 구조를 도시하는 단면도이다. 도 2에는, 캐패시터가 형성되어 있는 캐패시터 형성 영역 이외에, 트랜지스터가 형성되어 있는 트랜지스터 형성 영역도 아울러 도시되어 있다. 단, 도 2의 트랜지스터 형성 영역에는, 트랜지스터 자체는 도시되어 있지 않고, 트랜지스터에 전기적으로 접속된 배선만이 도시되어 있다.
반도체 장치는, 복수의 배선층 L1∼L4가 이 순서대로 적층된 다층 배선 구조를 구비하고 있다. 배선층 L1∼L4는, 실리콘 산화막 등으로 이루어지는 층간 절연막(51∼54)을 각각 갖고 있다. 캐패시터 형성 영역에서, 배선층 L3 내에는, 도 1에 도시한 캐패시터가 형성되어 있다. 비아 플러그(1a)와 비아 플러그(2a)는, 층간 절연막(53)의 일부를 사이에 두고 서로 대향하고 있다. 비아 플러그(1a)와 비아 플러그(2a) 사이에 끼워져 있는 부분의 층간 절연막(53)이, 캐패시터 유전체막으로서 기능한다.
트랜지스터 형성 영역에서, 배선층 L1∼L4 내에는, 텅스텐이나 알루미늄 등의 금속으로 이루어지는 비아 플러그(61∼64)가 각각 형성되어 있다. 또한, 배선층 L2∼L4 내에는, 알루미늄 등의 금속으로 이루어지는 배선(72∼74)이 각각 형성되어 있다.
배선(3, 4, 73)은, 모두 층간 절연막(52) 상에 형성되어 있으며, 동일한 공정에 의해 형성할 수 있다. 또한, 비아 플러그(1a, 2a, 63)는, 모두 층간 절연막(53)내에 형성되어 있으며, 동일한 공정에 의해 형성할 수 있다.
도 3은 본 실시예 1에 따른 캐패시터의 변형예를 도시하는 모식도이다. 도 1, 도 2에 도시한 예에서는, 배선(3, 4)은 비아 플러그(1a, 2a)의 각 저면에 각각 접속되어 있지만, 도 3에 도시한 바와 같이, 배선(3, 4)은 비아 플러그(1a, 2a)의 각 상면에 각각 접속되어 있어도 된다. 이 경우, 비아 플러그(1a, 2a)의 각 저면에는 배선은 접속되어 있지 않다. 도 3에 도시한 바와 같이, 서로 대향하는 비아 플러그(1a)와 비아 플러그(2a) 사이에, 용량 C1이 구성되어 있다.
이와 같이 본 실시예 1에 따른 캐패시터에 따르면, 다층 배선 구조 내에 형성된 비아 플러그(1a∼1c, 2a∼2c)를 이용하여, MIM형 캐패시터가 구성되어 있다. 따라서, 트랜지스터에 전기적으로 접속된 비아 플러그를 다층 배선 구조 내에 형성하는 공정에서, 포토마스크의 패턴을 변경함으로써, 아울러 비아 플러그(1a∼1c, 2a∼2c)를 형성할 수 있다. 그 때문에, 포토마스크의 추가나 제조 공정의 추가를 수반하지 않고, 용이하게 캐패시터를 제조할 수 있다.
또한, 캐패시터의 제1 및 제2 전극의 각 전위를 조작하기 위한 배선(3, 4)은, 비아 플러그(1a∼1c, 2a∼2c)의 각 상면 및 각 저면 중 어느 한쪽에만 접속되어 있다. 따라서, 상면 및 저면의 양방에 배선이 접속되어 있는 경우와 비교하면, 다층 배선 구조 내에 형성해야 할 배선의 개수를 삭감할 수 있다. 그 결과, 제조 프로세스를 실행하는 과정에서의, 이물 등에 기인하는 불량의 발생을 억제할 수 있어, 수율을 향상시키는 것이 가능해진다.
《실시예 2》
도 4는, 도 3에 대응시켜, 본 발명의 실시예 2에 따른 캐패시터의 구조를 도시하는 모식도이다. 배선(3)은 비아 플러그(1a)의 저면에 접속되어 있으며, 한편, 배선(4)은 비아 플러그(2a)의 상면에 접속되어 있다. 도 2, 도 4를 참조하면, 도 4에 도시한 배선(3)은 도 2에 도시한 배선(73)과 동일한 공정에 의해 형성할 수 있고, 도 4에 도시한 배선(4)은 도 2에 도시한 배선(74)과 동일한 공정에 의해 형성할 수 있다. 또한, 도 4에 도시한 예와는 반대로, 배선(3)이 비아 플러그(1a)의 상면에 접속되고, 배선(4)이 비아 플러그(2a)의 저면에 접속되어 있어도 된다.
이와 같이 본 실시예 2에 따른 캐패시터에 따르면, 배선(3)과 배선(4)이 동일한 배선층 내에 형성되어 있지 않다. 따라서, 배선(3)의 측면과 배선(4)의 측면이 서로 접촉할 위험성이 없기 때문에, 비아 플러그(1a)와 비아 플러그(2a)를, 상기 실시예 1보다 서로 가깝게 형성할 수 있다. 그 결과, 비아 플러그(1a)와 비아 플러그(2a) 사이에 구성되는 용량 C2가, 도 3에 도시한 용량 C1보다 커져, 상기 실시예 1과 비교하여 캐패시터의 대용량화를 도모할 수 있다.
《실시예 3》
상기 실시예 1, 2에서는, 텅스텐 등의 금속 플러그와 알루미늄 등의 금속 배선을 사용한 다층 배선 구조 내에 형성된 캐패시터에 대하여 설명하였지만, 본 실시예 3에서는, 구리(Cu)를 이용한 다마신 구조(damascene structure)가 채용된 다층 배선 구조 내에 형성된 캐패시터에 대하여 설명한다.
도 5는 본 발명의 실시예 3에 따른 캐패시터의 구조를 도시하는 단면도이다.도 5에는, 반도체 장치의 캐패시터 형성 영역의 구조만이 도시되어 있다. 배선층 L1의 층간 절연막(121)은, 절연막(81∼111)이 이 순서대로 적층된 구조를 갖고 있다. 마찬가지로, 배선층 L2의 층간 절연막(122)은, 절연막(82∼112)이 이 순서대로 적층된 구조를 갖고 있다. 절연막(112) 상에는, 배선층 L3이 갖는 절연막(83)이 형성되어 있다.
절연막(81∼83, 101, 102)은, P-TEOS(Plasma Tetra Ethyl Ortho Silicate), PEOX(Plasma Enhanced Oxide), PESiN(Plasma Enhanced Nitride), SiON, HDP(High Density Plasma), Ta2O5, SOG(Spin On Glass), O3-TEOS, BST(Ba, Sr, TiO3), SiC, SIOC 등의 단층막, 또는 이들 막이 조합된 적층막이다. 또한, 절연막(91, 92, 111, 112)의 재질은 SiN, SiC 등이다.
배선층 L1 내에는, 배리어 메탈(131) 및 Cu막(141)을 갖는, 제1 듀얼 다마신 구조의 배선부가 형성되어 있다. 배선층 L2 내에는, 배리어 메탈(13a2) 및 Cu막(14a2)을 갖는, 제2 듀얼 다마신 구조의 비아부가 형성되어 있다. 배리어 메탈(13a2)은, Cu막(141)의 상면에 접촉하고 있다. 또한, 배선층 L2 내에는, 배리어 메탈(13b2) 및 Cu막(14b2)을 갖는, 제3 듀얼 다마신 구조의 배선부 및 비아부가 형성되어 있다.
제2 듀얼 다마신 구조의 비아부는 캐패시터의 제1 전극으로서 기능하며, 제3 듀얼 다마신 구조의 비아부는 캐패시터의 제2 전극으로서 기능한다. 제1 전극과 제2 전극 사이에 끼워져 있는 부분의 층간 절연막(122)은, 캐패시터 유전체막으로서 기능한다. 또한, 제1 듀얼 다마신 구조의 배선부 및 제3 듀얼 다마신 구조의 배선부는, 각각 캐패시터의 제1 전극 및 제2 전극의 전위를 조작하기 위한 배선으로서 기능한다.
배리어 메탈(131, 13a2, 13b2)은, Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N 등의 단층막, 또는 이들 막이 조합된 적층막이다.
상기 실시예 1, 2와 마찬가지로, 캐패시터 형성 영역에서의 듀얼 다마신 구조는, 포토마스크의 패턴을 변경함으로써, 트랜지스터 형성 영역(도 5에는 도시하지 않음)에서의 듀얼 다마신 구조와 동일한 공정에 의해 형성할 수 있다.
또한, 이상의 설명에서는, 상기 실시예 2를 기초로 하여 본 실시예 3에 따른 발명을 적용하는 경우에 대해 설명하였지만, 상기 실시예 1을 기초로 하여 적용하는 것도 가능하다.
본 실시예 3에 따른 캐패시터와 같이, 다마신 구조가 채용된 다층 배선 구조 내에 캐패시터를 형성하는 경우에서도, 상기 실시예 1, 2와 마찬가지의 효과를 얻을 수 있다.
《실시예 4》
도 6은 본 발명의 실시예 4에 따른 캐패시터의 구조를 도시하는 모식도이다. 상기 실시예 1∼3에 따른 캐패시터에서는, 예를 들면 도 2에 도시한 바와 같이, 캐패시터의 제1 및 제2 전극으로서 기능하는 비아 플러그(1a, 2a)는, 모두 하나의 배선층 L3 내에만 형성되어 있었다. 이에 대하여, 본 실시예 4에 따른 캐패시터에서는, 도 6에 도시한 바와 같이, 적층된 복수의 배선층에 속하는 복수의 비아 플러그(1a1∼1a3, 2a1∼2a3)가 상하 방향으로 연속적으로 연결되어, 각각 캐패시터의 제1 및 제2 전극을 구성하고 있다. 여기서 「상하 방향」이란, 복수의 배선층이 적층된 방향을 의미한다. 배선(3, 4)은 비아 플러그(1a1, 2a1)의 각 저면에만 접속되어 있으며, 연속하는 비아 플러그끼리의 사이(예를 들면 비아 플러그(1a1)와 비아 플러그(1a2) 사이)에는, 배선은 형성되어 있지 않다.
또한, 도 6에는, 3층의 비아 플러그(1a1∼1a3, 1a1∼1a3)에 의해 캐패시터의 제1 및 제2 전극이 각각 형성되어 있는 예를 도시하였지만, 비아 플러그의 적층수는 2층 이상이면 된다. 단, 비아 플러그의 적층수의 상한은, 다층 배선 구조가 구비하고 있는 배선층의 수가 된다.
도 7은, 도 6에 대응시켜, 본 실시예 4에 따른 캐패시터의 변형예를 도시하는 모식도이다. 도 6에서는, 상기 실시예 1을 기초로 하여 본 실시예 4에 따른 발명을 적용한 경우의 캐패시터의 구조에 대하여 설명하였지만, 도 7에 도시한 바와 같이, 상기 실시예 2를 기초로 하여 본 실시예 4에 따른 발명을 적용하는 것도 가능하다. 또한, 도시는 생략하지만, 상기 실시예 3을 기초로 하여 적용하는 것도 가능하다.
이와 같이 본 실시예 4에 따른 캐패시터에 따르면, 복수의 비아 플러그(1a1∼1a3, 2a1∼2a3)를 상하 방향으로 적층하여 캐패시터의 제1 및 제2 전극이 각각 구성되기 때문에, 캐패시터의 대용량화를 도모할 수 있다.
《실시예 5》
도 8은 본 발명의 실시예 5에 따른 캐패시터의 구조를 도시하는 단면도이다. 도 2에 도시한 비아 플러그(1a, 1b) 대신에, 비아 플러그(20a, 20b)가 각각 형성되어 있다. 비아 플러그(20a, 20b)는, 모두 텅스텐이나 알루미늄 등의 금속에 의해 구성되어 있으며, 각각 캐패시터의 제1 및 제2 전극으로서 기능한다. 비아 플러그(20a)와 비아 플러그(20b) 사이에 끼워져 있는 부분의 층간 절연막(53)은, 캐패시터 유전체막으로서 기능한다. 비아 플러그(20a, 20b)는, 각각 배선(3, 4)에 접속되어 있다. 비아 플러그(20a)와 비아 플러그(20b)의 Y 방향에 관한 간격 W2는, 배선(3)과 배선(4)의 Y 방향에 관한 간격 W1보다 좁다.
도 9, 도 10은, 도 8에 도시한 캐패시터의 제조 방법을 공정순으로 도시하는 단면도이다. 도 9를 참조하면, 우선, 층간 절연막(52) 상에, 배선(3, 4)을 형성한다. 다음으로, 배선(3, 4)을 피복하고, 층간 절연막(52) 상에 층간 절연막(53)을 형성한다. 다음으로, 사진 제판법 및 이방성 드라이 에칭법에 의해, 직경이 K1인비아홀(21a, 21b)을, 층간 절연막(53) 내에 형성한다. 비아홀(21a, 21b)의 저면은, 각각 배선(3, 4)의 상면에 의해 규정되어 있다. 또한, 비아홀(21a)과 비아홀(21b)의 Y 방향에 관한 간격 W3은, 간격 W1보다 넓다.
도 10을 참조하면, 다음으로, 웨트 엣칭법 혹은 웨트 세정법에 의해, 층간 절연막(53)을, 그 표면으로부터 소정 막 두께만큼 제거한다. 이에 의해, 비아홀(21a, 21b)의 측벽을 규정하고 있는 부분의 층간 절연막(53)이 제거되고, 그 결과, 직경이 K1인 비아홀(21a, 21b)이, 직경이 K2(>K1)인 비아홀(22a, 22b)로 교체된다. 비아홀(22a)과 비아홀(22b)의 Y 방향에 관한 간격은 W2이다. 그 후, 비아홀(22a, 22b) 내를 텅스텐이나 알루미늄 등의 금속막에 의해 충전함으로써, 도 8에 도시한 비아 플러그(20a, 20b)가 형성된다.
또한, 이상의 설명에서는, 상기 실시예 1을 기초로 하여 본 실시예 5에 따른 발명을 적용하는 경우에 대해 설명하였지만, 상기 실시예 2∼4를 기초로 하여 적용하는 것도 가능하다.
이와 같이 본 실시예 5에 따른 캐패시터 및 그 제조 방법에 따르면, 비아 플러그(20a)와 비아 플러그(20b)와의 간격 W2가, 상기 실시예 1∼4에서의 비아 플러그끼리의 간격보다 좁아진다. 예를 들면, 도 9에 도시한 간격 W3이, 비아홀(21a, 21b)을 형성할 때의 사진 제판에서의 노광 한계인 경우에, 비아 플러그(20a, 20b)끼리의 간격 W2를, 노광 한계보다 좁게 할 수 있다. 그 결과, 캐패시터의 대용량화를 도모할 수 있다.
《실시예 6》
도 11은 본 발명의 실시예 6에 따른 캐패시터의 제1 구조를 도시하는 상면도이다. 배선(3, 4)은 모두, 복수(도 11에 도시한 예에서는 3개)의 브랜치부가 트렁크부에 연결된 빗살 모양의 상면 구조를 갖고 있다. 배선(3)의 각 브랜치부와 배선(4)의 각 브랜치부는 교대로 배치되어 있다. 배선(3)의 각 브랜치부에는, 복수(도 11에 도시한 예에서는 3개)의 비아 플러그(1a)가 접속되어 있다. 마찬가지로, 배선(4)의 각 브랜치부에는, 복수(도 11에 도시한 예에서는 3개)의 비아 플러그(1b)가 접속되어 있다.
도 12는 도 11에 도시한 라인 A1-A1을 따른 위치에 관한 단면 구조를 도시하는 단면도이다. 각 비아 플러그(1a)의 저면은 배선(3)의 각 브랜치부의 상면에 접촉하고 있고, 각 비아 플러그(1b)의 상면은 배선(4)의 각 브랜치부의 저면에 접촉하고 있다. 각 비아 플러그(1a)와 각 비아 플러그(1b)는 층간 절연막(도 11, 12에는 도시하지 않음)의 일부를 사이에 두고 서로 대향하고 있으며, 각 비아 플러그(1a)와 각 비아 플러그(1b) 사이에는 용량 C2가 각각 구성되어 있다.
도 13은 본 실시예 6에 따른 캐패시터의 제2 구조를 도시하는 상면도이다. 비아 플러그(1a)를 둘러싸고, 복수(도 13에 도시한 예에서는 8개)의 비아 플러그(1b)가 배치되어 있다. 비아 플러그(1a)는 배선(3)에 접속되어 있으며, 복수의 비아 플러그(1b)는 배선(4)에 접속되어 있다.
도 14는 도 13에 도시한 라인 A2-A2를 따른 위치에 관한 단면 구조를 도시하는 단면도이다. 비아 플러그(1a)의 저면은 배선(3)의 상면에 접촉하고 있으며, 각비아 플러그(1b)의 상면은 배선(4)의 저면에 접촉하고 있다. 비아 플러그(1a)와 각 비아 플러그(1b)는 층간 절연막(도 13, 14에는 도시하지 않음)의 일부를 사이에 두고 서로 대향하고 있으며, 비아 플러그(1a)와 각 비아 플러그(1b) 사이에는 용량 C2가 각각 구성되어 있다.
또한, 이상의 설명에서는, 상기 실시예 2를 기초로 하여 본 실시예 6에 따른 발명을 적용하는 경우에 대해 설명하였지만, 상기 제1 구조에 관해서는 상기 실시예 1, 3∼5를 기초로 하여, 상기 제2 구조에 관해서는 상기 실시예 3∼5를 기초로 하여, 각각 적용하는 것도 가능하다.
이와 같이 본 실시예 6에 따른 캐패시터에 따르면, 하나의 비아 플러그(1a)가, 그 주위에 배치된 복수의 비아 플러그(1b)와의 사이에서 용량 C2를 각각 구성하기 때문에, 캐패시터의 대용량화를 도모할 수 있다.
본 발명에 따르면, 다층 배선 구조 내에 형성된 제1 및 제2 비아 플러그를 이용하여 캐패시터가 구성되어 있다. 따라서, 트랜지스터에 전기적으로 접속된 비아 플러그를 다층 배선 구조 내에 형성하는 공정에서, 포토마스크의 패턴을 변경함으로써, 아울러 제1 및 제2 비아 플러그를 형성할 수 있다. 그 때문에, 포토마스크의 추가나 제조 공정의 추가를 수반하지 않고, 용이하게 캐패시터를 제조할 수 있다.
게다가, 캐패시터의 제1 및 제2 전극의 각 전위를 조작하기 위한 제1 및 제2 배선은, 제1 및 제2 비아 플러그의 각 상면 및 각 저면 중 어느 한쪽에만 접속되어있다. 따라서, 상면 및 저면의 양방에 배선이 접속되어 있는 경우와 비교하면, 다층 배선 구조 내에 형성해야 할 배선의 개수를 삭감할 수 있다. 그 결과, 제조 프로세스를 실행하는 과정에서의, 이물 등에 기인하는 불량의 발생을 억제할 수 있어, 수율을 향상시키는 것이 가능해진다.
또한, 본 발명에 따르면, 제1 배선과 제2 배선이 동일한 배선층 내에 형성되어 있지 않기 때문에, 제1 배선의 측면과 제2 배선의 측면이 서로 접촉할 위험성이 없다. 따라서, 제1 배선과 제2 배선이 동일한 배선층 내에 형성되어 있는 경우와 비교하면, 제1 비아 플러그와 제2 비아 플러그를, 보다 서로 가깝게 형성할 수 있다. 그 결과, 제1 비아 플러그와 제2 비아 플러그 사이에 구성되는 용량이 커져, 캐패시터의 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 복수의 비아 플러그를 상하 방향으로 적층하여 캐패시터의 제1 및 제2 전극이 각각 구성되기 때문에, 캐패시터의 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 제1 비아 플러그와 제2 비아 플러그와의 간격이 좁기 때문에, 캐패시터의 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 제1 비아 플러그가, 그 주위에 배치된 복수의 제2 비아 플러그와의 사이에서 용량을 각각 구성하기 때문에, 캐패시터의 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 제1 비아 플러그가, 그 주위에 배치된 복수의 제2 비아 플러그와의 사이에서 용량을 각각 구성하기 때문에, 캐패시터의 대용량화를도모할 수 있다.

Claims (3)

  1. 반도체 장치의 다층 배선 구조 내에 형성된 캐패시터에 있어서,
    층간 절연막과,
    상기 층간 절연막 내에 형성되며, 상기 캐패시터의 제1 전극으로서 기능하는 제1 비아 플러그와,
    상기 층간 절연막 내에 형성되며, 상기 층간 절연막의 일부를 사이에 두고 상기 제1 비아 플러그에 대향하며, 상기 캐패시터의 제2 전극으로서 기능하는 제2 비아 플러그와,
    상기 제1 비아 플러그의 상면 및 저면 중 어느 한쪽에만 접속된 제1 배선과,
    상기 제2 비아 플러그의 상면 및 저면 중 어느 한쪽에만 접속된 제2 배선
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 제1 배선은 상기 제1 비아 플러그의 상기 상면에 접속되어 있고,
    상기 제2 배선은 상기 제2 비아 플러그의 상기 저면에 접속되어 있는 캐패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 비아 플러그는 각각, 상기 다층 배선 구조가 갖는 복수의배선층에 걸쳐 연속적으로 형성되어 있는 캐패시터.
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