JP6466148B2 - 半導体記憶装置 - Google Patents

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Description

本実施の形態は、半導体記憶装置に関する。
近年、ReRAM(Resistive Random Access Memory)やNANDフラッシュメモリ、DRAM(Dynamic Random Access Memory)等の半導体記憶装置の高集積化が進んでいる。このような半導体記憶装置は、データを記憶するメモリセル部の他に、メモリセルを制御する制御回路を有している。ここで、メモリセル部におけるメモリセル層が増大すると、制御回路の面積も増大してしまう。
特開2011−253596号公報
実施の形態に係る半導体記憶装置は、基板上における占有面積が小さいキャパシタを備えた半導体記憶装置を提供する。
一の実施の形態に係る半導体記憶装置は、半導体基板と、半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、キャパシタを含み、メモリセルアレイに電圧を供給する制御回路とを備える。メモリセルアレイは、半導体基板上の第1の領域に設けられ、基板上面に対して垂直な積層方向に延びる第1の導電体を備える。キャパシタは、半導体基板上の第1の領域と異なる第2の領域に設けられた一対の電極を備える。電極は、それぞれ、積層方向に延びる第2の導電体を備える。第1の導電体と、第2の導電体は、同じ材料から構成されている。
第1の実施の形態に係る半導体記憶装置のブロック図の一例である。 同半導体記憶装置のメモリセルアレイ1の回路図の一例である。 同メモリセルアレイ1を説明するための、模式的な斜視図である。 チャージポンプ回路11の一部の構成を説明するための回路図である。 同実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置の他の構成例を示す模式的な断面図である。 同構成例を示す模式的な平面図である。 図6の一部の拡大図である。 第2の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 第3の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置のメモリセルアレイ1´の回路図の一例である。 同メモリセルアレイ1´を説明するための、模式的な斜視図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の他の構成例を示す模式的な平面図である。 第4の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 第5の実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。 同半導体記憶装置のメモリセルアレイ1´´´の回路図の一例である。 第6の実施の形態に係る半導体記憶装置の構成例を示す模式的な平面図である。
[第1の実施の形態]
図1は、第1の実施の形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、複数のメモリセルMCがマトリクス状に配置されると共に、これらメモリセルMCに接続される互いに直交配置されたビット線BL及びワード線WLを備えたメモリセルアレイ1を有する。このメモリセルアレイ1の周囲には、ビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2と、ワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しのための電圧を印加するロウ制御回路3とが設けられている。
データ入出力バッファ4は、外部のホスト9にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。
また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンド・インターフェイス6に送られる。コマンド・インターフェイス6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。
ステートマシン7は、この不揮発性半導体記憶装置全体の管理を行うもので、ホスト9からのコマンドを、コマンド・インターフェイス6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン7によって電圧生成回路10が制御される。この制御により、電圧生成回路10は任意の電圧、任意のタイミングのパルスを出力することが可能となる。また、電圧生成回路10は、電源電圧等、入力された電圧を昇圧して、入力された電圧よりも大きい電圧を出力するチャージポンプ回路11を備える。
ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。これらカラム制御回路2、ロウ制御回路3、ステートマシン7及び電圧生成回路10等は、本実施の形態における制御回路を構成している。
次に、図2を参照して、本実施の形態に係るメモリセルアレイ1の回路構成について説明する。図2は、本実施の形態に係るメモリセルアレイ1の構成を示す回路図である。
メモリセルアレイ1は、図2に示すように、互いに交差するワード線WL及びビット線BL、並びにワード線WL及びビット線BLの交差部に配置されたメモリセルMCを有する。ワード線WLは、Y方向に所定ピッチをもって配列され、X方向に延びる。ビット線BLは、X方向に所定ピッチをもって配列され、Y方向に延びる。すなわち、メモリセルMCは、X方向及びY方向にて形成される面上にマトリクス状に配置される。
メモリセルMCは、図2に示すように可変抵抗素子VRを有する。可変抵抗素子VRの抵抗値は電気的に書き換え可能であり、抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子VRの他端はビット線BLに接続される。
カラム制御回路2は、図2に示す通り、ビット線BLを選択するビット線選択回路2aと、ビット線BLを駆動するビット線駆動回路2bを備える。
ビット線選択回路2aは、図2に示すように、複数の選択トランジスタTrbを有する。選択トランジスタTrbの一端はビット線BLの一端に接続され、その他端はビット線駆動回路2bに接続される。選択トランジスタTrbのゲートには信号Sbが供給される。すなわち、ビット線選択回路2aは、信号Sbに応じて、ビット線BLを選択的にビット線駆動回路2bに接続する。
ビット線駆動回路2bは、図2に示すように、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しに必要な電圧をビット線BLへと印加する。また、ビット線駆動回路2bはビット線BLから読み出したデータを外部に出力する。
ロウ制御回路3は、ワード線WLを選択するワード線選択回路3aと、ワード線WLを駆動するワード線駆動回路3bを備える。
ワード線選択回路3aは、図2に示すように、複数の選択トランジスタTraを有する。選択トランジスタTraの一端はワード線WLの一端に接続され、その他端はワード線駆動回路3bに接続される。選択トランジスタTraのゲートには信号Saが供給される。すなわち、ワード線選択回路3aは信号Saを制御することにより、ワード線WLを選択的にワード線駆動回路3bに接続する。
ワード線駆動回路3bは、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しに必要な電圧をワード線WLへと印加する。
次に、図3を参照して、第1の実施の形態に係るメモリセルアレイ1の積層構造について説明する。図3は、第1の実施の形態に係るメモリセルアレイ1の積層構造について説明するための、模式的な斜視図である。メモリセルアレイ1は、下層から上層へと、第1導電層15、メモリ層16、第2導電層17、メモリ層16、及び第1導電層15を有する。すなわち、1本の第2導電層17は上下に位置する2つのメモリ層16により共有される。ただし、第2導電層17は、上又は下に位置する一つのメモリセル層16にのみ接していても良い。第1導電層15はワード線WLとして機能する。メモリ層16はメモリセルMCとして機能する。第2導電層17はビット線BLとして機能する。
第1導電層15は、図3に示すように、Y方向に所定ピッチをもってX方向に延びるストライプ状に形成される。第1導電層15は、熱に強く且つ抵抗値の低い材料が望ましく、例えば、タングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
メモリ層16は、図3に示すように、第1導電層15と第2導電層17の間に設けられ、X方向及びY方向にマトリクス状に配列される。
第2導電層17は、図3に示すように、X方向に所定ピッチをもってY方向に延びるストライプ状に形成され、メモリ層16の上面に接する。第2導電層70は、熱に強く且つ抵抗値の低い材料が望ましく、例えばタングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
次に、図4を参照して、本実施の形態に係るチャージポンプ回路11の構成について説明する。図4は、チャージポンプ回路11の一部の構成を説明するための回路図である。
図4に示す通り、チャージポンプ回路11は、入力端子ninと出力端子noutの間に直列に接続された複数の電界効果トランジスタTr〜Tr(kは正の整数)と、隣接する2つの電界効果トランジスタTrの間に一端を接続された複数のキャパシタCPとを備える。また、出力端子noutと接地端子との間には、キャパシタCPoutが接続されている。
図4に示す通り、隣接する電界効果トランジスタTrは、ソース端子及びドレイン端子において接続されている。また、複数の電界効果トランジスタTr〜Trのゲート端子は、それぞれドレイン端子と接続され、整流素子として動作する。従って、例えば複数の電界効果トランジスタに替えて、ダイオード等、他の非線形素子を使用することも可能である。
図4に示す通り、隣接する2つの電界効果トランジスタTrの間のノードnには、キャパシタCPの一端が接続されている。また、キャパシタCPの他端には、信号が入力されている。図4に示す通り、所定のキャパシタCPにはクロック信号が入力され、この所定のキャパシタCPに隣接するキャパシタCPには、反転したクロック信号が入力される。
次に、チャージポンプ回路11の動作について説明する。例えば、ある所定のタイミングにおいて、キャパシタCPにL状態の信号が入力される。この場合、キャパシタCPに接続されたノードnは負に帯電する。従って、電界効果トランジスタTrを介して、入力端子ninからノードnに電流が流れる。これにより、ノードn及びキャパシタCPに蓄積される電荷量が増大する。
次に、キャパシタCPにはH状態の信号が入力され、キャパシタCPにはL状態の信号が入力される。この場合、キャパシタCPに接続されたノードnは正に帯電し、キャパシタCPに接続されたノードnは負に帯電する。従って、電界効果トランジスタTrを介して、ノードnからノードnに電流が流れる。これにより、ノードn及びキャパシタCPに蓄積される電荷量が増大する。
以下同様に、キャパシタCPに適宜クロック信号及び反転したクロック信号を入力することにより、キャパシタCPoutに徐々に電荷が蓄積され、出力端子noutの電位が上昇する。出力端子noutの電位は、書き込み動作や消去動作等に必要な電位まで制御され、カラム制御回路2やロウ制御回路3等を介してメモリセル1に印加される。
次に、図5A〜図7を参照して、本実施の形態に係る不揮発性半導体記憶装置の構成について、更に詳細に説明する。図5Aは、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。また、図5Bは、同不揮発性半導体記憶装置の他の構成例を示す模式的な断面図である。
図5Aに示す通り、本実施の形態に係る不揮発性半導体記憶装置は、半導体基板100と、第1のトランジスタ層200と、第2のトランジスタ層300と、メモリセルアレイ層400とを順に積層してなる。第1のトランジスタ層200には、半導体基板100のバルクシリコンをチャネルとする複数の電界効果トランジスタと、複数の配線が形成されている。これら複数の電界効果トランジスタは、CMOS回路を構成している。また、第2のトランジスタ層300には、多結晶シリコンをチャネルとする複数の電界効果トランジスタと、複数の配線が形成されている。更に、メモリセルアレイ層400には、メモリセルアレイ1及び積層方向に延びる複数のキャパシタCPが形成されている。これら複数の配線、電界効果トランジスタ及びキャパシタCPは、チャージポンプ回路11や、その他の制御回路を構成する。また、各層に形成された各構成は、層間絶縁層110によって埋め込まれている。層間絶縁層110は、例えば、酸化シリコンや窒化シリコン等から形成することが考えられる。また、図5Bに示す通り、一部の層間絶縁層110´のみ、異なる材料から構成することも考えられる。
図5Aに示す通り、半導体基板100の上面には、複数のドープ領域101が形成されている。ドープ領域101は、電界効果トランジスタのソースまたはドレインとして動作する。また、半導体基板100の、隣接するドープ領域101に挟まれた部分は、電界効果トランジスタのチャネルとして動作する。尚、各ドープ領域101は、それぞれ、絶縁層102によって電気的に切断され、別の電界効果トランジスタの電極として動作する。
図5Aに示す通り、第1のトランジスタ層200において、半導体基板100上面の、隣接するドープ領域101の間の部分には、ゲート絶縁層201及びゲート電極層202が形成されている。また、ゲート絶縁層201及びゲート電極層202の側壁には、絶縁層203が形成されている。ゲート絶縁層201及びゲート電極層202は、ドープ領域101と共に電界効果トランジスタを構成する。また、ドープ領域101は、積層方向(Z方向)に延びる配線204を介して、半導体基板100に対して平行に形成された配線層205に接続されている。
図5Aに示す通り、第2のトランジスタ層300には、電界効果トランジスタのチャネルとして機能する半導体層302が設けられている。半導体層302の両端にはドープ領域301が設けられ、それぞれ電界効果トランジスタのドレイン及びチャネルとして機能する。また、半導体層302上には、ゲート絶縁層303及びゲート電極層304が形成されている。また、ゲート絶縁層303及びゲート電極層304の側壁には、絶縁層305が形成されている。ドープ領域301は、積層方向(Z方向)に延びる配線306を介して、半導体基板100に対して平行に形成された配線層307に接続されている。
図5Aに示す例においては、第2のトランジスタ層300に設けられた複数の電界効果トランジスタのうち、メモリセルアレイ1の直下に設けられたものは、図2を参照して説明した選択トランジスタTra、Trbとして利用され、ビット線選択回路2aやワード線選択回路3aを構成する。また、図5Aに示す例においては、第2のトランジスタ層300に設けられた複数の電界効果トランジスタのうち、キャパシタCPの直下に設けられたものは、図4を参照して説明した電界効果トランジスタTr〜Trとして利用され、チャージポンプ回路11を構成する。
図5Aに示す通り、メモリセルアレイ層400にはメモリセルアレイ1が形成されている。メモリセルアレイ1のビット線BLは、積層方向(Z方向)に延びるビット線コンタクト(第1の導電体、第3の配線)BCを介して選択トランジスタTrbに接続される。また、図示は省略しているが、メモリセルアレイ1のワード線WLも同様に、積層方向に延びるワード線コンタクト(第1の導電体、第3の配線)WCを介して図5Aにおいては図示しない選択トランジスタTraに接続されている。
尚、本実施の形態において、メモリセルアレイ1の一層分の厚みは、3nm〜100nm程度である。本実施の形態において、ビット線コンタクトBC及びワード線コンタクトWCの積層方向における長さは、この一層分の厚みにメモリセルの層数を乗じた長さにほぼ等しい。
図5Aに示す通り、メモリセルアレイ層400には、複数のキャパシタCPが形成されている。キャパシタCPは、それぞれ、積層方向(Z方向)に延びる第2の導電体403及び405を有している。また、図7を参照して後述する通り、一つのキャパシタCPを構成する第2の導電体403及び405はY方向に交互に設けられ、それぞれ接続配線404及び406を介して共通に接続されている。
図6は、同構成例を示す模式的な平面図であり、図6(a)はメモリセルアレイ層400を、図6(b)は第2のトランジスタ層300を、図6(c)は第1のトランジスタ層200を、それぞれ示している。
図6(a)に示す通り、メモリセルアレイ層400には、メモリセルアレイ領域MRと、キャパシタ領域CRが設けられている。図6(a)に示す通り、メモリセルアレイ領域MRと、キャパシタ領域CRは、半導体基板100上の、お互いに重複しない、異なる領域に形成されている。
図6(b)に示す通り、第2のトランジスタ層300には、メモリセルアレイ領域MRの直下に位置する領域310と、キャパシタ領域CRの直下に位置する領域320が存在する。メモリセルアレイ領域MRの直下に位置する領域310には、例えば、ビット線選択回路2aや、ワード線選択回路3a等を形成することが出来る。また、キャパシタ領域CRの直下に位置する領域320には、例えば、チャージポンプ回路11のうち、一部の構成を形成することが出来る。尚、第2のトランジスタ層300のうち、その他の領域に位置する電界効果トランジスタは、その他の制御回路を構成するために用いても良い。
図6(c)に示す第1のトランジスタ層200は、カラム制御回路2、ロウ制御回路3、ステートマシン7及び電圧生成回路10の一部の構成等、本実施の形態における制御回路を構成するために用いられる。
図7は、図6(a)の一部の拡大図である。図7に示す通り、メモリセルアレイ領域MRにおいては、複数のビット線BLに、それぞれビット線コンタクトBCが接続されている。同様に、メモリセルアレイ領域MRにおいては、複数のワード線WLに、それぞれワード線コンタクトWCが接続されている。尚、図7においては、ビット線コンタクトBCがY方向に直線状に並んでいるが、ビット線コンタクトBCは、直線状に並んでいる必要は無い。同様に、図7においては、ワード線コンタクトWCがX方向に直線状に並んでいるが、ワード線コンタクトWCも、直線状に並んでいる必要は無い。
また、図5A及び図7に示す通り、本実施の形態において、メモリセルアレイ層400のメモリセルアレイ領域MRにおいて、層間絶縁層110には、積層方向(Z方向)に延びるビアホールCHが形成され、ここにビット線コンタクトBC及びワード線コンタクトWCが埋め込まれている。従って、ビット線コンタクトBC及びワード線コンタクトWCは、柱状に形成されている。ここで、柱状とは、例えば円柱状、楕円柱状、四角柱状またはその他の多角柱状である。また、柱状と言った場合、例えば上方から下方にかけて細くなる形、上方から下方にかけて太くなる形及び太さが周期的に変化する形も含まれるものとする。尚、図5A及び図7に示す例においては、ビット線コンタクトBC及びワード線コンタクトWCは、上方から下方にかけて細くなる円柱状に形成されている。
図7に示す通り、キャパシタ領域CRにおいては、第2の導電体403及び405が、マトリクス状に配列されている。図7に示す例においては、X方向から奇数番目に位置する複数の第2の導電体403が接続配線404によって共通に接続され、第1の電極401を構成している。また、図7に示す例においては、X方向から偶数番目に位置する複数の第2の導電体405が、接続配線406によって共通に接続され、第2の電極402を構成している。これら第1及び第2の電極401及び402は、一つのキャパシタCPを構成する。尚、図7に示す例において、接続配線404及び406は、Y方向に延び、X方向に配列された複数の枝部と、X方向に延び、複数の枝部を共通に接続する幹部とを有する櫛歯条に形成されており、お互いに対向している。しかしながら、接続配線404及び406の平面上における形状は、適宜変更可能である。
尚、図7に示す例においては、第1の電極401にクロック信号または反転したクロック信号が入力される。また、第2の電極402が、電界効果トランジスタの間のノードnに接続される。
図5A及び図7に示す例において、メモリセルアレイ層400のキャパシタ領域CRにおいて、層間絶縁層110には、積層方向(Z方向)に延びるビアホールCaHが形成され、ここに第2の導電体403及び405が埋め込まれている。従って、第2の導電体403及び405は、ビット線コンタクトBC及びワード線コンタクトWCと同様に、柱状に形成されている。更に言えば、第2の導電体403及び405は、ビット線コンタクトBC及びワード線コンタクトWCと同様に、上方から下方にかけて細くなる円柱状に形成されている。
図5A及び図7に示す例において、ビット線コンタクトBC、ワード線コンタクトWC、第2の導電体403及び405の幅(直径)rは、同一である。また、本実施の形態において、これら構成の幅(直径)rは、同一の高低差に対して同一の比率で増減する。換言すれば、第2の導電体403及び405、並びに、ビット線コンタクトBC及びワード線コンタクトWCの側面の傾きは、全て同一である。更に、本実施の形態においては、ビット線コンタクトBC、ワード線コンタクトWL、並びに、第2の導電体403及び405は、同一の工程で形成されるため、全て同じ材料から構成されている。
図5Aに示す通り、本実施の形態において、第2の導電体403及び405は、それぞれ下端において接続配線404及び406に接続される。接続配線404及び406は、例えば、第2のトランジスタ層300に設けられた配線層307を利用して形成される。従って、本実施の形態においては、第2の導電体403及び405の積層方向(Z方向)の長さが、ビット線コンタクトBC及びワード線コンタクトWCの積層方向の長さと同一となる。また、図5Aに示す例において、第2の導電体403及び405の上端は、開放端である。
図7に示す第2の導電体403及び405の間の距離Wは、チャージポンプ回路11の動作電圧及び層間絶縁層110の耐圧によって調整される。本実施の形態において、距離Wは、例えば10nm〜200nm程度である。また、第2の導電体403同士又は405同士では電位が等しいため、これらの間の距離Wは、距離Wと比較して短く設定することが出来る。本実施の形態において、距離Wは、3nm〜100nm程度である。
次に、図5Aを参照して、本実施の形態に係る半導体記憶装置の製造工程の一部について説明する。本実施の形態に係る半導体記憶装置を製造する場合、例えば、基板100上に、第1のトランジスタ層200中の配線及び電界効果トランジスタが形成される。次に、第1のトランジスタ層200上に、第2のトランジスタ層300中の配線及び電界効果トランジスタが形成される。次に、メモリセルアレイ層400中の、ビット線BL、ワード線WL及びメモリセルMCが形成される。次に、これら構成が層間絶縁層110によって埋め込まれる。次に、層間絶縁層110のうち、メモリセルアレイ領域MR及びキャパシタ領域CRに位置する部分にビアホールCH及びCaHを形成し、ここに導電体を埋め込むことにより、ビット線コンタクトBC、ワード線コンタクトWC、並びに、第2の導電体403及び405を形成する。
ここで、本実施の形態において、層間絶縁層110は、メモリセルアレイ領域MR及びキャパシタ領域CRにおいて、同一の材料から形成されている。従って、エッチング等によってこの層間絶縁層110にビアホールCH及びCaHを形成する場合、これらビアホールCH及びCaHの、深さに対する直径の変化の割合は、同程度となる。従って、ここに埋め込まれることによって形成されるビット線コンタクトBC、ワード線コンタクトWC、並びに、第2の導電体403及び405は、側面の傾きが全て同程度になる。
但し、図5Bを参照して説明した通り、一部の層間絶縁層110´を異なる材料から構成することも可能である。例えば、メモリセルアレイ層400のキャパシタ領域CRにおいて、層間絶縁層110´を、AlO,HfO,RuO,TaO,ZrOなどの、誘電率の高い絶縁層から構成することも可能である。これにより、キャパシタ領域CRに形成されるキャパシタの比誘電率を高くする事が可能である。尚、このような場合、層間絶縁層110は、少なくともメモリセルMCの間に設けられている。また、層間絶縁層110´は、少なくとも第2の導電体403及び405の間に設けられている。
また、本実施の形態においては、ビット線コンタクトBC及びワード線コンタクトWCの下端に接続される配線と、第2の導電層403及び405の下端に接続される接続配線404及び406が、どちらも配線層307中に位置する。従って、ビアホールCH及びCaHは、どちらも層間絶縁層110の上面から配線層307まで延びていれば良い。即ち、ビット線コンタクトBC及びワード線コンタクトWCの積層方向における長さは、略一致する。この場合、ビアホールCH及びCaHの孔の径は、エッチングの異方性等に鑑み、同一の大きさに設定することが考えられる。これにより、メモリセルアレイ領域MR及びキャパシタ領域CRにおける層間絶縁層110を同じ条件によって加工することが可能である。ただし、これら孔の径を、異なる大きさとすることも可能である。
また、本実施の形態においては、ビット線コンタクトBC及びワード線コンタクトWLと、第2の導電体403及び405が、同じ材料から構成されている。従って、ビアホールCH及びCaHに同じ材料を埋め込むことによって、ビット線コンタクトBC及びワード線コンタクトWLと、第2の導電体403及び405を、一括して形成することが出来る。ただし、これらビアホールに異なる材料を埋め込む事も可能である。
図5A及び図6に示す通り、本実施の形態に係る半導体記憶装置は、メモリセルアレイ領域MRにメモリセルアレイ1を有し、このメモリセルアレイ領域MRと半導体基板100上の位置が異なるキャパシタ領域CRにキャパシタCPを有する。また、本実施の形態に係るキャパシタCPは、積層方向(Z方向)に延びる第2の導電体403及び405によって電極401及び402を構成する。従って、本実施の形態においては、メモリセルアレイ領域MRと半導体基板100上の位置が異なるキャパシタ領域CPの積層方向(Z方向)に延びる空間を有効に活用し、キャパシタCPが半導体基板100上において占有する面積を比較的小さくし、キャパシタCPの静電容量を比較的大きくする事が出来る。
また、本実施の形態に係る半導体記憶装置は、積層方向(Z方向)に延びるビット線コンタクトBC(第1の導電体)及びワード線コンタクトWC(第1の導電体)をメモリセルアレイ領域MRに有し、同じく積層方向(Z方向)に延びる第2の導電体403及び405をキャパシタ領域CRに有する。従って、メモリセルアレイ領域MRにビット線コンタクトBC及びワード線コンタクトWCを形成する工程で一括してキャパシタ領域CRに第2の導電体403及び405を形成することが出来る。即ち、メモリセルアレイ1を形成する工程を利用して、容易にキャパシタCPを形成することが出来る。
また、本実施の形態に係る半導体記憶装置は、積層方向に延びる複数の第2の導電体403及び405が、それぞれ接続配線404及び406によって共通に接続され、これによってキャパシタCPが形成されている。これにより、所望の静電容量値を有するキャパシタCPを製造することが可能となる。
更に、図5Aに示す通り、本実施の形態においては、第2のトランジスタ層300に位置するトランジスタ及び配線を利用してチャージポンプ回路11を構成している。また、本実施の形態においては、ビット線コンタクトBC及びワード線コンタクトWLと、第2の導電体403及び405が、同じ材料から構成されている。従って、半導体記憶装置を製造する工程において、プロセスを追加することなくチャージポンプ回路11を製造することが可能である。
また、本実施の形態においては、キャパシタ領域CRにおけるキャパシタCPを使用して、チャージポンプ回路11を構成している。従って、本実施の形態においては、キャパシタCPが半導体基板100上において占有する面積を比較的小さくし、キャパシタCPの静電容量を比較的大きくする事が出来る。従って、例えば電源電圧を小さくしたとしても、メモリセルアレイ1の書き込み動作や消去動作等に必要な電圧を、要求される速度で生成することが出来る。従って、半導体記憶装置の低消費電力化を実現することが可能である。
更に、チャージポンプ回路11がより少ない面積で形成可能となった場合、例えば第1のトランジスタ層200や第2のトランジスタ層300のうち、メモリセルアレイ領域MRの直下に相当する部分に、空きスペースが生じることが考えられる。例えば、このような空きスペースにセンスアンプ回路を増設し、データ読み出し動作の並列性を高めれば、半導体記憶装置の動作の高速化を実現することも可能である。
[第2の実施の形態]
次に、図8を参照して、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。図8は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第1の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
図8に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、半導体基板100と、第1のトランジスタ層200と、メモリセルアレイ層400とを順に積層してなる。即ち、第1の実施の形態と異なり、第2のトランジスタ層300を有していない。従って、本実施の形態に係る半導体記憶装置は、第1の実施の形態に係る半導体記憶装置と比較して、製造工程数を削減することが可能であり、安価に製造することが可能である。尚、本実施の形態に係る不揮発性半導体記憶装置は、その他の点においては、第1の実施の形態に係る不揮発性半導体記憶装置と同様に構成されている。
尚、本実施の形態において、カラム制御回路2、ロウ制御回路3、ステートマシン7及び電圧生成回路10等の制御回路は、主に第1のトランジスタ層200に設けられている。
[第3の実施の形態]
次に、図9〜図13を参照して、第3の実施の形態に係る不揮発性半導体記憶装置について説明する。図9は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第1の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
第1の実施の形態においては、第2の導電体403及び405を、ビット線コンタクトBC及びワード線コンタクトWCと同一のタイミングで形成する例について示した。しかしながら、メモリセルアレイ中に、積層方向に延びる構成が他に存在する場合、キャパシタを構成する第2の導電体は、この構成(第1の導電体)と同一のタイミングで一括して形成することが出来る。
図9に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイ1´として、積層方向(Z方向)に複数のワード線WL(第1の配線)が積層され、ビット線BL(第2の配線)が積層方向(Z方向)に延びる構成を採用している。また、第2の導電体403´及び405´は、ビット線BLと同一のタイミングで一括して形成されている。即ち、本実施の形態において、第1の導電体は、ビット線BL(第2の配線)である。
図9に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、第2の実施の形態に係る不揮発性半導体記憶装置と同様に、半導体基板100と、第1のトランジスタ層200を有している。本実施の形態に係る不揮発性半導体記憶装置においては、第2の実施の形態と同様に、メモリセルアレイ層400´が、第1のトランジスタ層200上に設けられている。
次に、図10及び図11を参照して、本実施の形態に係るメモリセルアレイ1´について説明する。図10は、メモリセルアレイ1´の回路図の一例である。図11は、メモリセルアレイ1´の模式的な斜視図である。なお、図10及び図11において、X方向、Y方向及びZ方向は互いに直交し、X方向は紙面垂直方向である。また、図10に示す構造は、X方向に繰り返し設けられている。
メモリセルアレイ1´は、図10及び図11に示す通り、ワード線WL(WL1〜WL4)、ビット線BL、メモリセルMC、選択トランジスタSTr、グローバルビット線GBL及び選択ゲート線SGを有する。
ワード線WL1〜WL4は、図10及び図11に示す通り、所定ピッチをもってZ方向に配列され、X方向に延びる。ビット線BLは、X方向及びY方向にマトリクス状に配列され、Z方向に延びる。メモリセルMCは、これらワード線WLとビット線BLが交差する箇所に配置される。したがって、メモリセルMCは、X、Y、Z方向に3次元マトリクス状に配列される。
メモリセルMCは、図10に示す通り、可変抵抗素子VRを含む。メモリセルMCは、可変抵抗素子VRの抵抗値が印加電圧に基づき高抵抗状態と低抵抗状態との間で変化することにより、その抵抗値に基づいてデータを不揮発に記憶する。また、図11に示す通り、本実施の形態において、同一のXZ平面上に位置する複数の可変抵抗素子VRは、同一の可変抵抗膜から構成されている。
選択トランジスタSTrは、図10及び図11に示す通り、ビット線BLの下端とグローバルビット線GBLとの間に設けられる。グローバルビット線GBLは、X方向に所定ピッチをもって並び、Y方向に延びる。1本のグローバルビット線GBLは、Y方向に一列に配列された複数の選択トランジスタSTrの下端に共通に接続されている。
また、Y方向に隣接して配列された2つの選択トランジスタSTr間に配置された選択ゲート電極SGは、その2つの選択トランジスタSTrに共通に接続することができる。選択ゲート線SGは、Y方向に所定ピッチをもって並び、X方向に延びる。1本の選択ゲート線SGは、X方向に一列に配列された複数の選択トランジスタSTrのゲートに共通に接続されている。なお、Y方向に隣接して配列された2つの選択トランジスタSTr間のゲート電極を分離して、2つの選択トランジスタSTrをそれぞれ独立に動作させることもできる。
次に、図12を参照して、本実施の形態に係るメモリセルアレイ層400´の構成を説明する。図12は、メモリセルアレイ層400´の構成を示す模式的な平面図である。
図12に示す通り、メモリセルアレイ領域MRにおいては、複数のビット線BLが、X方向及びY方向にマトリクス状に配列されている。また、図9及び図12に示す通り、本実施の形態において、ビット線BLは、柱状(四角柱状)に形成されている。
また、図12に示す通り、メモリセルアレイ領域MRにおいては、複数のワード線WLに、それぞれワード線コンタクトWCが接続されている。尚、図12においては、ワード線コンタクトWCがX方向に直線状に並んでいるが、ワード線コンタクトWCも、直線状に並んでいる必要は無い。尚、本実施の形態において、ワード線コンタクトWCは、柱状(円柱状)に形成されている。
図12に示す通り、本実施の形態におけるキャパシタ領域CRにおいては、第1の実施の形態に係るキャパシタ領域CRと異なり、第2の導電体403´及び405´が、ビット線BLと同様に、四角柱状に形成されている。また、本実施の形態において、第2の導電体403´及び405´、並びに、ビット線BLは、全て同じ材料から構成されている。
尚、図9及び図12に示す通り、本実施の形態において、第2の導電体403´及び405´は、上端において接続配線404´及び406´に接続されている。ただし、接続配線404´及び406´は、下端において接続されても良い。この場合、接続配線404´及び406´は、いずれかの層に設けられた配線層、例えば、グローバルビット線GBLと同一の配線層を利用して形成することも可能である。また、例えば、選択トランジスタSTrと同一の層に電界効果トランジスタを形成し、これを利用してチャージポンプ回路11を構成することも可能である。この場合、例えば、この電界効果トランジスタの直上に位置する第2の導電体405´を、キャパシタの一部としてではなく、ノードnとして利用することも可能である。
次に、図9を参照して、本実施の形態に係る半導体記憶装置の製造工程の一部について説明する。本実施の形態に係る半導体記憶装置を製造する場合、例えば、基板100上に、第1のトランジスタ層200中の配線及び電界効果トランジスタが形成される。次に、メモリセルアレイ層400´中の、グローバルビット線GBL及び選択トランジスタSTrが形成される。次に、メモリセルアレイ層400´のメモリセルアレイ領域MRに、ワード線WLを形成する複数の導電層が、絶縁層を介して積層される。また、キャパシタ領域CRには、例えば、絶縁層が成膜される。次に、メモリセルアレイ領域MRに、X方向に延び、積層された導電層及び絶縁層を分断する溝T1が形成される。同様に、キャパシタ領域CRにおいては、絶縁層に溝T2が形成される。続いて、溝T1内には、可変抵抗素子VRとなる膜が成膜される。次に、溝T1及びT2内に、ビット線BL及び第2の導電体403´及び405´を形成する導電層が埋め込まれる。続いて、この埋め込まれた導電層がX方向に分断され、ビット線BL及び第2の導電体403´及び405´が形成される。
ここで、本実施の形態において、ワード線WL間の絶縁層と、キャパシタ領域CRにおける絶縁層が同一の材料から形成されていた場合、溝T1の、ワード線WL間の絶縁層に相当する部分の、深さに対する幅の変化の割合は、溝T2の、深さに対する幅の変化の割合と同程度となる。従って、ここに埋め込まれることによって形成されるビット線BLの、ワード線WL間の絶縁層に対向する部分の、深さに対する幅の変化の割合は、第2の導電体403´及び405´の、深さに対する幅の変化の割合と同程度となる。ただし、ワード線WL間の絶縁層と、キャパシタ領域CRにおける絶縁層が同一の材料から形成されていても、成膜方法等によっては、上記割合が異なる場合もある。
また、本実施の形態においては、溝T1及びT2内に同一の導電層が埋め込まれ、これがX方向に分断されることによって、ビット線BL、並びに、第2の導電体403´及び405´が形成されている。従って、ビット線BL、並びに、第2の導電体403´及び405´の、この工程において分断されたX方向側面の傾きは、同程度となるものと考えられる。
本実施の形態に係る半導体記憶装置においても、第1の実施の形態と同様に、メモリセルアレイ領域MRと半導体基板100上の位置が異なるキャパシタ領域CPの積層方向(Z方向)に延びる空間を有効に活用し、キャパシタCP´が半導体基板100上において占有する面積を比較的小さくし、キャパシタCP´の静電容量を比較的大きくする事が出来る。
また、本実施の形態に係る半導体記憶装置は、積層方向(Z方向)に延びるビット線BLをメモリセルアレイ領域MRに有し、同じく積層方向(Z方向)に延びる第2の導電体403´及び405´をキャパシタ領域CRに有する。従って、メモリセルアレイ領域MRにビット線BLを形成する工程で一括してキャパシタ領域CRに第2の導電体403´及び405´を形成することが出来る。即ち、メモリセルアレイ1´を形成する工程を利用して、容易にキャパシタCP´を形成することが出来る。
また、本実施の形態においては、ビット線BLと、第2の導電体403´及び405´が、同じ材料から構成されている。従って、ビット線BL、並びに、第2の導電体403´及び405´は、例えば、メモリセルアレイ領域MR及びキャパシタ領域CRに同一の材料を埋め込み、同一のタイミングで加工することにより、一括して形成することが出来る。
尚、図12に示した例においては、第2の導電体403´及び405´を、ビット線BLと同一のタイミングで形成する例について示した。しかしながら、例えば図13に示す通り、第1の実施の形態と同様に、第2の導電体403´及び405´を、ワード線コンタクトWCと同一のタイミングで形成することも可能である。この場合、キャパシタ領域CR内の構成は、第1の実施の形態とほぼ同様になる。
また、例えば、第2の導電体403´及び405´を柱状に分断せず(X方向に分断せず)、壁状に形成することも可能である。また、例えばメモリセルアレイ層400´のキャパシタ領域CRに、ワード線WLに相当する導電層を形成し、この導電層の、第2の導電体403´及び405´に対向する側面に絶縁層を設けることも可能である。これにより、上記導電層を一方の電極とし、第2の導電体403´及び405´を他方の電極とするキャパシタを形成することも可能である。
[第4の実施の形態]
次に、図14を参照して、第4の実施の形態に係る不揮発性半導体記憶装置について説明する。図14は、本実施の形態に係る不揮発性半導体記憶装置の構成例を示す模式的な断面図である。尚、以下の説明において、第2の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
第1〜第3の実施の形態においては、メモリセルアレイとして、ビット線BLとワード線WLの間に可変抵抗素子VRを有する構成について説明した。しかしながら、メモリセルアレイ中に、積層方向に延びる構成が存在すれば、キャパシタを構成する第2の導電体は、この構成と同一のタイミングで一括して形成することが出来る。
図14に示す通り、本実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイ1´´として、メモリセルMCが積層方向(Z方向)に複数積層された3次元型のフラッシュメモリを採用している。即ち、本実施の形態に係るメモリセルアレイ1´´は、絶縁層を介して積層方向(Z方向)に積層された複数のワード線WLと、積層方向を長手方向とし、積層された複数のワード線WLと対向する柱状の半導体層AAと、この半導体層AAを覆うトンネル絶縁層TIと、このトンネル絶縁層TIを覆う電荷蓄積層CTと、この電荷蓄積層CTを覆い、ワード線WLと接するブロック絶縁層BIとを備える。
図14に示す通り、本実施の形態においては、一つのワード線WLと一つの半導体層AAが対向する部分が、一つのメモリセルMCとして動作する。メモリセルMCは、しきい値電圧をデータとして記録する。メモリセルMCのしきい値電圧は、メモリセルMCの電荷蓄積層CTに蓄積される電荷の量によって調整される。メモリセルMCの電荷蓄積層CTに蓄積される電荷の量は、書き込み動作及び読み出しによって調整される。
半導体層AAは、例えば多結晶シリコンから構成されている。トンネル絶縁層TI及びブロック絶縁層BIは、例えば酸化シリコンから構成されている。電荷蓄積層CTは、例えば窒化シリコンから構成されている。また、ワード線WLは、例えば、ポリシリコンやタングステン等から構成されている。
図14に示す例においては、隣接する半導体層AAが下端において接続されている。また、一方の半導体層AAは、その上端においてビット線BLに接続され、他方の半導体層AAは、その上端においてソース線SLに接続されている。また、図14に示す通り、ビット線BLは、積層方向に延びるビット線コンタクトBCによって、第1のトランジスタ層200の、配線層205に接続されている。このビット線コンタクトBCは、第1及び第2の実施の形態に係るビット線コンタクトBCと同様に形成することが出来る。また、図14においては図示していないものの、ソース線SLと制御回路とを接続するソース線コンタクトは、ビット線コンタクトBCとほぼ同様に形成することが出来る。尚、図14に示す例においては、隣接する半導体層AAが下端において接続されているが、半導体層AAは、お互いに独立して構成されていても良い。
尚、図14に示す例においては、第1の実施の形態と同様に、ビット線コンタクトBCと同一のタイミングで、第2の導電体403及び405を形成している。しかしながら、例えば、本実施の形態においては、半導体層AAも積層方向に延びている。従って、半導体層AA等を形成する工程において、同時にビット線コンタクトBCを形成することも可能である。
[第5の実施の形態]
次に、図15及び図16を参照して、第5の実施の形態に係る半導体記憶装置について説明する。図15は、本実施の形態に係る半導体記憶装置の構成例を示す模式的な断面図である。図16は、本実施の形態に係るメモリセルアレイ1´´´の構成を示す回路図である。尚、以下の説明において、第2の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
図15及び図16に示す通り、本実施の形態においては、メモリセルアレイ1´´´として、いわゆるDRAM(Dynamic Random Access Memory)を採用している。また、本実施の形態において、キャパシタ領域CRのキャパシタCP´´´は、メモリセルアレイ領域MR中の、メモリキャパシタMCaと同一のタイミングで、一括して形成されている。換言すれば、キャパシタCP´´´を構成する電極(第2の導電体)501及び502は、メモリキャパシタMCaを構成する電極(第1の導電体)501及び502と同時に、一括して形成される。
図16に示す通り、本実施の形態に係るメモリセルアレイ1´´´は、Y方向に延び、X方向に配列された複数のビット線BLと、X方向に延び、Y方向に配列された複数のワード線WLとを有する。また、これら複数のビット線BL及びワード線WLの各交差部には、メモリセルMCが形成されている。メモリセルMCは、ビット線BLと接地端子との間に直列に接続されたメモリトランジスタMTrとメモリキャパシタMCaとを備える。また、メモリトランジスタMTrのゲート端子には、ワード線WLが接続されている。
図15に示す通り、本実施の形態においては、半導体基板100及び第1のトランジスタ層200の上に、キャパシタ層500が形成されている。
図15に示す通り、第1のトランジスタ層200中、メモリセルアレイ領域MRに相当する部分に位置する電界効果トランジスタは、メモリトランジスタMTrとして利用される。また、メモリトランジスタMTrのドレインは、配線204を介して、図15においては図示しないビット線BLに接続されている。メモリトランジスタMTrのソースは、配線204及び配線層205を介して、メモリトランジスタMCaに接続されている。
図15に示す通り、キャパシタ層500中、メモリセルアレイ領域MRに相当する部分に位置するキャパシタは、メモリキャパシタMCaとして利用される。図15に示す例において、メモリキャパシタMCaは、柱状に形成された電極501と、この電極501の側面及び底面を覆う絶縁層502と、この絶縁層502を介して、電極501の側面及び底面に対向する電極503とを備える。電極503は、配線層205に接続されている。また、電極501は、図15においては図示しない接地端子に接続されている。
電極501及び503は、例えば、タングステンやチタンナイトライド等の金属から構成することが可能である。また、絶縁層502は、Al,HfO,RuO,TaO,ZrOなどの、誘電率の高い絶縁層から構成することも可能である。これにより、各キャパシタの比誘電率を高くする事が可能である。
図15に示す通り、キャパシタ層500中、キャパシタ領域CRに相当する部分に位置するキャパシタCP´´´は、チャージポンプ回路11等を構成するキャパシタとして利用される。図15に示す通り、キャパシタCP´´´は、メモリキャパシタMCaとほぼ同様に構成されているが、近接する複数のキャパシタCP´´´において、電極501は、上端において共通に接続されている。同様に、近接する複数のキャパシタCP´´´において、電極503は、下端において共通に接続されている。
次に、図15を参照して、本実施の形態に係る半導体記憶装置の製造工程の一部について説明する。本実施の形態に係る半導体記憶装置を製造する場合、例えば、基板100上に、第1のトランジスタ層200中の配線及び電界効果トランジスタが形成される。次に、これら構成を層間絶縁層110によって埋め込む。次に、層間絶縁層110上のメモリセルアレイ領域MR及びキャパシタ領域CRに、キャパシタホールCaHを形成する。次に、キャパシタホールCaH内に、電極503を形成する導電層、絶縁層502を形成する絶縁層502及び電極501を形成する導電層を、順に積層する。これにより、本実施の形態に係る半導体記憶装置が製造される。
このような実施の形態に係る半導体記憶装置においても、メモリセルアレイ1´´´の製造工程を利用してキャパシタCP´´´を製造することが出来る。
[第6の実施の形態]
次に、図17を参照して、第6の実施の形態に係る半導体記憶装置について説明する。図17は、本実施の形態に係る半導体記憶装置のメモリセルアレイ層400の構成を示す模式的な平面図である。尚、以下の説明において、第1の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
図17に示す通り、本実施の形態に係る半導体記憶装置においては、メモリセルアレイ層400が複数の小領域に分割され、各小領域に、メモリセルアレイ領域MR1〜MR4及びキャパシタ領域CR1〜CR4が設けられている。また、各キャパシタ領域CR1〜CR4に形成されたキャパシタは、各小領域ごとに、異なるチャージポンプ回路11を構成している。更に、これらチャージポンプ回路11は、それぞれ隣接するメモリセルアレイ領域MR1〜MR4内のメモリセルアレイに電圧を供給する。
本実施の形態に係る半導体記憶装置においては、選択されたメモリセルアレイに対応するチャージポンプ回路11のみを動作させ、それ以外のチャージポンプ回路11は動作させない。例えば、メモリセルアレイ領域MR1内のメモリセルアレイのみが選択されている場合、メモリセルアレイ領域MR1に隣接するキャパシタ領域CR1内のキャパシタには電圧が供給される。一方、内部のメモリセルアレイが選択させていないメモリセルアレイ領域MR2〜MR4に隣接するキャパシタ領域CR2〜CR4内のキャパシタには、電圧が供給されない。従って、選択されていない待機状態のメモリセルアレイに隣接するチャージポンプ回路11における電力消費を抑制し、消費電力を低減することが可能である。
尚、メモリセルアレイ領域MRには、第1〜第5の実施の形態において説明したいずれのメモリセルアレイを配置することも可能である。また、図5Aを参照して説明した第2のトランジスタ層300は、設けても良いし、省略しても良い。
[その他]
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリセルアレイ、2…カラム制御回路、3…ロウ制御回路、4…データ入出力バッファ、5…アドレスレジスタ、6…コマンド・インターフェイス、7…ステートマシン、9…ホスト、10…電圧生成回路、11…チャージポンプ回路、100…半導体基板、200…第1のトランジスタ層、300…第2のトランジスタ層、400…メモリセルアレイ層、403,405…第2の導電体、401,402…電極、404,406…接続配線、MR…メモリセルアレイ領域、CR…キャパシタ領域、WL…ワード線、BL…ビット線、MC…メモリセル、BC…ビット線コンタクト、WC…ワード線コンタクト、CP…キャパシタ。

Claims (17)

  1. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、前記積層方向に延びる第2の導電体を備え、
    前記第1の導電体と、前記第2の導電体は、同じ材料から構成されており、
    前記メモリセルアレイは、
    前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
    前記第1の方向と交差する第2の方向に延びる複数の第2の配線と、
    前記第1の配線と接続され、前記積層方向に延びる第3の配線と
    を更に備え、
    前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
    前記第1の導電体は、前記第3の配線を含む
    ことを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、前記積層方向に延びる第2の導電体を備え、
    前記第1の導電体と、前記第2の導電体は、同じ材料から構成されており、
    前記メモリセルアレイは、
    前記積層方向に積層された複数の第1の配線と、
    前記積層方向を長手方向とする第2の配線と
    を更に備え、
    前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
    前記第1の導電体は、前記第2の配線を含む
    ことを特徴とする半導体記憶装置。
  3. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、前記積層方向に延びる第2の導電体を備え、
    前記第1の導電体と、前記第2の導電体は、同じ材料から構成されており、
    前記半導体基板と、前記キャパシタを含む層との間に、複数のトランジスタを含むトランジスタ層を含み、
    前記トランジスタは、直列に接続され、
    隣接する前記トランジスタの間には、それぞれ前記第2の導電体の一端が接続される
    ことを特徴とする半導体記憶装置。
  4. 前記メモリセルアレイは、
    前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
    前記積層方向及び前記第1の方向と交差する第2の方向に延びる複数の第2の配線と
    を更に備え、
    前記メモリセルは、
    一端が前記第1の配線に接続され、ゲート端子が前記第2の配線に接続されたメモリトランジスタと、
    前記メモリトランジスタの他端に接続された他のキャパシタと
    を備え、
    前記第1の導電体は、前記他のキャパシタを構成する
    ことを特徴とする請求項3記載の半導体記憶装置。
  5. 前記第1の導電体及び前記第2の導電体は、柱状に形成されている
    ことを特徴とする請求項1〜4のいずれか1項記載の半導体記憶装置。
  6. 前記第1の導電体及び前記第2の導電体の幅は、同一である
    ことを特徴とする請求項5記載の半導体記憶装置。
  7. 前記第1の領域及び前記第2の領域は、前記半導体基板上に複数設けられ、
    複数の前記第2の領域は、それぞれ、前記第1の領域に隣接して設けられ、
    前記制御回路は、
    選択された前記第1の領域に隣接する前記第2の領域内の前記キャパシタに電圧を供給し、
    選択されていない前記第1の領域に隣接する前記第2の領域内の前記キャパシタには、電圧を供給しない
    ことを特徴とする請求項1〜6のいずれか1項記載の半導体記憶装置。
  8. 隣接する前記メモリセルの間に設けられた第1の絶縁層と、
    隣接する前記第2の導電体の間に設けられた第2の絶縁層と
    を更に備え、
    前記第2の絶縁層は、前記第1の絶縁層と比較して誘電率が高い
    ことを特徴とする請求項1乃至7のいずれか1項に記載の半導体記憶装置。
  9. 前記電極のそれぞれは、複数の前記第2の導電体及び接続配線を更に備え
    記接続配線は、複数の前記第2の導電体を接続している
    ことを特徴とする請求項1〜8のいずれか1項記載の半導体記憶装置。
  10. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、
    前記積層方向に延びる複数の第2の導電体と、
    前記複数の第2の導電体を接続する接続配線と
    を備え、
    前記メモリセルアレイは、
    前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
    前記第1の方向と交差する第2の方向に延びる複数の第2の配線と、
    前記第1の配線と接続され、前記積層方向に延びる第3の配線と
    を更に備え、
    前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
    前記第1の導電体は、前記第3の配線を含む
    ことを特徴とする半導体記憶装置。
  11. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、
    前記積層方向に延びる複数の第2の導電体と、
    前記複数の第2の導電体を接続する接続配線と
    を備え、
    前記メモリセルアレイは、
    前記積層方向に積層された複数の第1の配線と、
    前記積層方向を長手方向とする第2の配線と
    を更に備え、
    前記メモリセルは、前記第1の配線と前記第2の配線との間に配置され、
    前記第1の導電体は、前記第2の配線を含む
    ことを特徴とする半導体記憶装置。
  12. 半導体基板と、
    前記半導体基板上に設けられ、複数のメモリセルを備えたメモリセルアレイと、
    キャパシタを含み、前記メモリセルアレイに電圧を供給する制御回路と
    を備え、
    前記メモリセルアレイは、前記半導体基板上の第1の領域に設けられ、前記基板上面に対して垂直な積層方向に延びる第1の導電体を備え、
    前記キャパシタは、前記半導体基板上の前記第1の領域と異なる第2の領域に設けられた一対の電極を備え、
    前記電極は、それぞれ、
    前記積層方向に延びる複数の第2の導電体と、
    前記複数の第2の導電体を接続する接続配線と
    を備え、
    前記半導体基板と、前記キャパシタを含む層との間に、複数のトランジスタを含むトランジスタ層を含み、
    前記トランジスタは、直列に接続され、
    隣接する前記トランジスタの間には、それぞれ前記第2の導電体の一端が接続される
    ことを特徴とする半導体記憶装置。
  13. 前記メモリセルアレイは、
    前記積層方向と交差する第1の方向に延びる複数の第1の配線と、
    前記積層方向及び前記第1の方向と交差する第2の方向に延びる複数の第2の配線と
    を更に備え、
    前記メモリセルは、
    一端が前記第1の配線に接続され、ゲート端子が前記第2の配線に接続されたメモリトランジスタと、
    前記メモリトランジスタの他端に接続された他のキャパシタと
    を備え、
    前記第1の導電体は、前記他のキャパシタを構成する
    ことを特徴とする請求項12記載の半導体記憶装置。
  14. 前記第1の導電体及び前記第2の導電体は、柱状に形成されている
    ことを特徴とする請求項10〜13のいずれか1項記載の半導体記憶装置。
  15. 前記第1の導電体及び前記第2の導電体の幅は、同一である
    ことを特徴とする請求項14記載の半導体記憶装置。
  16. 前記第1の領域及び前記第2の領域は、前記半導体基板上に複数設けられ、
    複数の前記第2の領域は、それぞれ、前記第1の領域に隣接して設けられ、
    前記制御回路は、
    選択された前記第1の領域に隣接する前記第2の領域内の前記キャパシタに電圧を供給し、
    選択されていない前記第1の領域に隣接する前記第2の領域内の前記キャパシタには、電圧を供給しない
    ことを特徴とする請求項10〜15のいずれか1項記載の半導体記憶装置。
  17. 隣接する前記メモリセルの間に設けられた第1の絶縁層と、
    隣接する前記第2の導電体の間に設けられた第2の絶縁層と
    を更に備え、
    前記第2の絶縁層は、前記第1の絶縁層と比較して誘電率が高い
    ことを特徴とする請求項10乃至16のいずれか1項に記載の半導体記憶装置。
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