JP2019165124A - 半導体記憶装置 - Google Patents

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究 佐久間
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健介 太田
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Abstract

【課題】良好な特性の薄膜トランジスタを備える半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された複数のメモリセルを備えるメモリセルアレイと、メモリセルアレイの少なくとも一部を覆う絶縁層と、絶縁層に設けられたトランジスタと、を備える。トランジスタは、第１方向と交差する第２方向に互いに離間して配置された第１半導体層及び第２半導体層と、第１半導体層及び第２半導体層の間に設けられ、第１方向に延伸し、第１方向の一端が第１半導体層及び第２半導体層よりも基板に近いゲート電極と、ゲート電極の一端及び第２方向の側面に設けられたゲート絶縁膜と、ゲート絶縁膜を介してゲート電極の一端及び第２方向の側面と対向し、第１半導体層及び第２半導体層に接続された第３半導体層と、を備える。第３半導体層は、上記絶縁層と上記ゲート絶縁膜との最短距離よりも大きい結晶粒を含む。【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の高集積化に伴い、三次元的に配置された複数のメモリセルを備える半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、ゲート絶縁膜中に電荷蓄積膜を含む電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリや、抵抗値を可逆的に変化させる抵抗変化素子をメモリセルとして利用する、いわゆるＲｅＲＡＭ等が知られている。
この様な半導体記憶装置においては、三次元的に配置された複数のメモリセルを周辺回路に接続する都合上、メモリセルアレイの外周部分にデッドスペースが生じてしまう場合がある。そこで、この様な部分に薄膜トランジスタ（Thin Film Transistor, TFT）等を形成することにより、基板表面における周辺回路の面積を削減する試みがある。
特開２０１６−１７１２４３号公報
薄膜トランジスタの特性の改善が望まれている。
下記の実施形態に係る発明は、この様な点に鑑みなされたもので、良好な特性の薄膜トランジスタを備える半導体記憶装置を提供することを目的とする。
本発明の一の実施形態に係る半導体記憶装置は、基板と、この基板の表面と交差する第１方向に配列された複数のメモリセルを備えるメモリセルアレイと、このメモリセルアレイの少なくとも一部を覆う絶縁層と、この絶縁層に設けられたトランジスタと、を備える。また、このトランジスタは、上記絶縁層に設けられ、上記第１方向と交差する第２方向に互いに離間して配置された第１半導体層及び第２半導体層と、これら第１半導体層及び第２半導体層の間に設けられ、上記第１方向に延伸し、上記第１方向の一端が第１半導体層及び第２半導体層よりも基板に近いゲート電極と、このゲート電極の一端及び第２方向の側面に設けられたゲート絶縁膜と、このゲート絶縁膜を介して上記ゲート電極の一端及び第２方向の側面と対向し、第１半導体層及び第２半導体層に接続された第３半導体層と、を備える。また、第３半導体層は、上記絶縁層と上記ゲート絶縁膜との最短距離よりも大きい結晶粒を含む。
第１の実施形態に係る半導体記憶装置の概略的な構成を示す等価回路図である。 半導体記憶装置の概略的な平面図である。 半導体記憶装置の概略的な斜視図である。 トランジスタ１５の構成を示す模式的な平面図である。 トランジスタ１５の構成を示す模式的な断面図である。 第１半導体層１２１、第２半導体層１２２、及び、第３半導体層１２５中の結晶粒について説明するための模式的な図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２の実施形態に係る半導体記憶装置の概略的な構成を示す模式的な平面図である。 第３の実施形態に係る半導体記憶装置の概略的な構成を示す模式的な断面図である。 第４の実施形態に係る半導体記憶装置の概略的な構成を示す模式的な断面図である。 第５の実施形態に係る半導体記憶装置の概略的な構成を示す模式的な断面図である。 第６の実施形態に係る半導体記憶装置の概略的な構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板に近い方の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板から遠い方の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。また、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向、Ｙ方向及びＺ方向が、それぞれ、第３方向、第２方向及び第１方向と対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
また、本明細書において「メモリセル」と言った場合には、ゲート絶縁膜中に電荷を蓄積可能な電界効果トランジスタ、抵抗値を可逆的に変化させる抵抗変化素子、この様な抵抗変化素子において、整流特性を有するもの等、１ビット以上のデータを記憶可能な記憶素子を意味することとする。
また、本明細書において「メモリセルアレイ」と言った場合には、複数のメモリセル、及び、これら複数のメモリセルに接続された複数の配線等を備える構成を意味することとする。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の概略的な構成を示す等価回路図である。説明の都合上、図１では一部の構成を省略する。
本実施形態に係る半導体記憶装置は、メモリセルアレイ１１と、メモリセルアレイ１１を制御する周辺回路１２と、を備える。
メモリセルアレイ１１は、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のメモリフィンガーＭＦを備える。これら複数のメモリフィンガーＭＦは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路１２に接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路１２に接続される。
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタであり、１ビット以上のデータを記憶する。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに属する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、メモリフィンガーＭＦに対応して設けられ、１のメモリフィンガーＭＦ中の全てのメモリユニットＭＵに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
周辺回路１２は、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイ１１に動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
動作電圧生成回路２１は、複数の動作電圧出力端子３１を備える。動作電圧生成回路２１は、メモリセルアレイ１１に対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の動作電圧出力端子３１から同時に出力する。
アドレスデコーダ２２は、複数のブロック選択線３２及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、アドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３２及び電圧選択線３３をＨ状態とし、それ以外のブロック選択線３２及び電圧選択線３３をＬ状態とする。
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に接続される。他端は、それぞれ、電圧選択回路２４を介して動作電圧出力端子３１に接続可能に構成される。ゲート電極は、対応するブロック選択線３２に共通に接続される。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７の一端は、それぞれ、ブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に接続可能に構成される。他端は、それぞれ、対応する動作電圧出力端子３１に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
図２は、本実施形態に係る半導体記憶装置の概略的な平面図である。説明の都合上、図２では一部の構成を省略する。
本実施形態では、メモリセルアレイ１１及び周辺回路１２が基板１３上に設けられている。以下、メモリセルアレイ１１及び周辺回路１２が設けられた基板１３上の領域を、第１領域Ｒ１〜第４領域Ｒ４と呼ぶ。
図示の例では、基板１３上に２つのメモリセルアレイ１１がＸ方向に互いに離間して配置されている。メモリセルアレイ１１は、Ｙ方向に配列された複数のメモリブロックＭＢを備える。また、これら複数のメモリブロックＭＢは、Ｙ方向に配列された複数のメモリフィンガーＭＦを備える。
第１領域Ｒ１は、メモリセルアレイ１１の中心部分が設けられる略矩形状の領域である。第１領域Ｒ１には、複数のメモリセルＭＣが設けられる。
第２領域Ｒ２は、メモリセルアレイ１１のＸ方向の両端部が設けられる領域であり、これら端部を含む様にＹ方向に沿って延伸する。第２領域Ｒ２には、ワード線ＷＬのＸ方向の端部、及び、これらワード線ＷＬの端部に接続されるコンタクトが設けられる。また、第２領域Ｒ２には、周辺回路１２の一部を構成する複数のトランジスタが設けられる。
第３領域Ｒ３は、メモリセルアレイ１１のＹ方向の両端部が設けられる領域であり、これら端部を含む様にＸ方向に沿って延伸する。第３領域Ｒ３には、メモリセルアレイ１１の一部分が設けられる。この一部分は、例えば、製造工程の都合上形成される部分であり、デバイスとして機能しない部分であっても良い。また、第３領域Ｒ３には、周辺回路１２の一部を構成する複数のトランジスタが設けられる。
第４領域Ｒ４は、メモリセルアレイ１１の外部に設けられる領域（Ｚ方向から見てメモリセルアレイ１１と重複しない領域）である。第４領域Ｒ４には、周辺回路１２の一部を構成する複数のトランジスタが設けられる。
図３は、本実施形態に係る半導体記憶装置の、第１領域Ｒ１及び第２領域Ｒ２（図２）の構成を示す概略的な斜視図である。説明の都合上、図３では一部の構成を省略する。
図３には、基板１３と、基板１３上に設けられたメモリセルアレイ１１と、メモリセルアレイ１１の一部を覆う絶縁層１４と、絶縁層１４に設けられたトランジスタ１５と、を示す。
基板１３は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板１３は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、基板１３の表面に設けられる層１１０は、絶縁層であっても良いし、周辺回路１２の一部を構成するトランジスタを含んでいても良い。
メモリセルアレイ１１は、Ｚ方向に配列された複数の導電層１０１と、Ｚ方向に延伸しこれら複数の導電層１０１と対向する半導体層１０２と、これら複数の導電層１０１及び半導体層１０２の間に設けられたゲート絶縁膜１０３と、を備える。尚、図示の例では、導電層１０１と半導体層１０２との交差部分が、それぞれメモリセルＭＣとして機能する。
複数の導電層１０１は、Ｘ方向に延伸する板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。これら導電層１０１は、それぞれ、ワード線ＷＬ及びメモリセルＭＣのゲート電極、又は、選択ゲート線（ＳＧＤ，ＳＧＳ）及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のゲート電極として機能する。また、これら複数の導電層１０１の間には、酸化シリコン（ＳｉＯ２）等からなる絶縁層１０４が設けられる。第１領域Ｒ１において、これら複数の導電層１０１及び絶縁層１０４は、絶縁層１０５を介してメモリフィンガーＭＦ毎にＹ方向に離間する。また、第２領域Ｒ２には、導電層１０１のＸ方向の端部が設けられる。これら端部は、Ｘ方向における位置がお互いに異なっており、それぞれ、Ｚ方向に延伸するコンタクト１０６を介して周辺回路１２に接続される。尚、図示の例では、導電層１０１のＸ方向の端部が、全体として階段状の構造を構成する。また、図示は省略するものの、第３領域Ｒ３（図２）にもこの様な階段状の構造が設けられる。以下、この様な階段状の構造の事を、階段部と呼ぶ。
半導体層１０２は、Ｘ方向及びＹ方向に複数設けられる。半導体層１０２は、Ｚ方向に延伸する略円筒状又は略円柱状の半導体層であり、例えばノンドープの多結晶シリコン（ｐ−Ｓｉ）等からなる。半導体層１０２は、メモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１０２の上端は、例えば、リン（Ｐ）等のｎ型の不純物が注入された半導体層１０７、コンタクト１０８及びＹ方向に延伸するビット線ＢＬを介して周辺回路１２に接続される。半導体層１０２の下端は、Ｘ方向及びＹ方向に延伸する下部配線ＳＣを介して周辺回路１２に接続される。
ゲート絶縁膜１０３は、例えば、半導体層１０２と導電層１０１との間に積層されたトンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜からなる。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等からなる。電荷蓄積膜は、例えば、窒化シリコン（ＳｉＮ）等からなる。尚、ゲート絶縁膜１０３の一部又は全部は、メモリセルＭＣ毎に分断されても良い。
絶縁層１４は、メモリセルアレイ１１の少なくとも一部を覆う。絶縁層１４は、図示の例ではメモリセルアレイ１１の階段部を覆い、コンタクト１０６の少なくとも一部を覆う。ここで、絶縁層１４の上面から基板１３の上面までのＺ方向の距離は、ＸＹ面内において略同一である。一方、絶縁層１４の下面から基板１３の上面までのＺ方向の距離は、階段部の形状によって異なるため、ＸＹ面内において略同一ではない。即ち、絶縁層１４は、メモリセルＭＣに近い部分程小さいＺ方向の厚さを有し、メモリセルＭＣから遠い部分程大きいＺ方向の厚さを有する。尚、図には第２領域Ｒ２の構造を示すが、上述の通り、第３領域Ｒ３にも階段部が設けられる。絶縁層１４は、この第３領域Ｒ３の階段部も覆う。
トランジスタ１５は、周辺回路１２の一部を構成する電界効果型の耐圧トランジスタであり、チャネル領域として多結晶シリコンを利用する薄膜トランジスタである。トランジスタ１５は、例えば、図１のブロック選択トランジスタ３５、電圧選択トランジスタ３７、又は、その他の耐圧トランジスタとして用いられる。トランジスタ１５は、図示の例では絶縁層１４の上面に沿ってＸ方向に複数配列される。ただし、これらトランジスタ１５は、Ｙ方向に配列されても良い。尚、図には第２領域Ｒ２の構造を示すが、トランジスタ１５は、第３領域Ｒ３にも設けられる。第３領域Ｒ３に設けられたトランジスタ１５は、例えば、ビット線ＢＬ及び動作電圧生成回路２１（図１）に接続され、又は、接続可能に構成されても良い。
図４は、トランジスタ１５の構成を示す模式的な平面図である。トランジスタ１５は、絶縁層１０９を介してＸ方向に複数配列される。
図５は、トランジスタ１５の構成を示す模式的な断面図であり、図４のＡＡ´線で示した部分の断面に対応する。トランジスタ１５は、絶縁層１４の上面に設けられＹ方向に互いに離間して配置された第１半導体層１２１及び第２半導体層１２２と、これら第１半導体層１２１及び第２半導体層１２２の間に設けられＺ方向に延伸するゲート電極１２３と、ゲート電極１２３の下端及びＹ方向の両側面に設けられたゲート絶縁膜１２４と、このゲート絶縁膜１２４を介してゲート電極１２３と対向する第３半導体層１２５と、を備える。
第１半導体層１２１及び第２半導体層１２２は、トランジスタ１５のソース領域及びドレイン領域として機能する。第１半導体層１２１がソース領域、第２半導体層１２２がドレイン領域として機能しても良いし、第１半導体層１２１がドレイン領域、第２半導体層１２２がソース領域として機能しても良い。第１半導体層１２１及び第２半導体層１２２は、例えば、ノンドープ又はホウ素（Ｂ）等のｐ型の不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等からなる。また、第１半導体層１２１及び第２半導体層１２２の上面には、リン（Ｐ）等のｎ型の不純物が注入された高濃度不純物領域１２６及び低濃度不純物領域１２７が設けられる。高濃度不純物領域１２６における不純物濃度は、低濃度不純物領域１２７における不純物濃度よりも高い。高濃度不純物領域１２６は、図示しないコンタクト等に接続される。低濃度不純物領域１２７は、高濃度不純物領域１２６とゲート絶縁膜１２４のＹ方向の側面との間に設けられる。尚、第１半導体層１２１及び第２半導体層１２２の上面には、窒化シリコン（ＳｉＮ）等からなる絶縁層１２８が設けられる。
ゲート電極１２３は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。ゲート電極１２３の下端は、第１半導体層１２１及び第２半導体層１２２よりも基板１３に近い。上端は、第１半導体層１２１及び第２半導体層１２２よりも基板１３から遠く、ゲート絶縁膜１２４の形状に沿ってＹ方向に広がる。
ゲート絶縁膜１２４は、例えば、酸化シリコン（ＳｉＯ２）等からなる。ゲート絶縁膜１２４は、ゲート電極１２３を覆う略Ｕ字型の形状を備える。即ち、ゲート絶縁膜１２４は、ゲート電極１２３のＹ方向の両側面に設けられた部分と、ゲート電極１２３の下端に設けられた部分と、を備える。また、図示の例において、ゲート絶縁膜１２４は略均一な膜厚を有する。即ち、ゲート絶縁膜１２４において、ゲート電極１２３のＹ方向の両側面に設けられた部分のＹ方向の幅Ｄ１及びＤ２、並びに、ゲート電極１２３の下端に設けられた部分のＺ方向の幅Ｄ３は略同一である。また、ゲート電極１２３と第３半導体層１２５との距離は、略均一である。
第３半導体層１２５は、第１半導体層１２１及び第２半導体層１２２に接続され、トランジスタ１５のゲート領域として機能する。第３半導体層１２５は、例えば、ノンドープ又はホウ素（Ｂ）等のｐ型の不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等からなる。また、第３半導体層１２５は、ゲート絶縁膜１２４を覆う略Ｕ字型の形状を備える。即ち、第３半導体層１２５は、第１半導体層１２１に接続された第１部分１３１と、第２半導体層１２２に接続された第２部分１３２と、これら第１部分１３１及び第２部分１３２に接続された第３部分１３３と、を備える。第１部分１３１は、Ｚ方向に延伸し、上端部において第１半導体層１２１のＹ方向の一端部に接続される。第２部分１３２は、Ｚ方向に延伸し、上端部において第２半導体層１２２のＹ方向の一端部に接続される。第３部分１３３は、第１半導体層１２１及び第２半導体層１２２よりも基板１３に近い。また、図示の例において、第３半導体層１２５は、不均一な膜厚を有する。即ち、第１部分１３１のＹ方向の幅Ｄ４は、第２部分１３２のＹ方向の幅Ｄ５と略同一である。一方、第３部分１３３のＺ方向の幅Ｄ６は、幅Ｄ４及び幅Ｄ５よりも大きい。尚、幅Ｄ４及び幅Ｄ５は、絶縁層１４とゲート絶縁膜１２４との最短距離と一致する。
図６は、第１半導体層１２１、第２半導体層１２２、及び、第３半導体層１２５中の結晶粒について説明するための模式的な図である。尚、以下において結晶粒の大きさに言及する場合、観察された断面において複数の方向から結晶粒の幅を測定して得られた最大の幅を結晶粒の大きさとする。
図６に例示する様な結晶構造は、例えば、透過型電子顕微鏡（Transmission Electron Microscope: TEM）等を用い、極微電子回析法（Nano Beam electron Diffraction: NBD）等の方法を用いることによって観察される。
観察される断面において、第３半導体層１２５は、幅Ｄ４（絶縁層１４とゲート絶縁膜１２４との最短距離）よりも大きい結晶粒Ｇ１を複数含む。また、これら結晶粒のうちのいくつかは、絶縁層１４及びゲート絶縁膜１２４に接する。また、第３半導体層１２５に含まれる結晶粒の大きさの平均値は、第１半導体層１２１及び第２半導体層１２２に含まれる結晶粒の大きさの平均値よりも大きい。また、第３半導体層１２５に含まれる最大の結晶粒は、第１半導体層１２１及び第２半導体層１２２に含まれる最大の結晶粒よりも大きい。
［製造方法］
次に、図７〜図１９を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
半導体記憶装置の製造に際しては、例えばまず、既知の方法により、図３を参照して説明した基板１３、複数の導電層１０１、半導体層１０２、ゲート絶縁膜１０３、絶縁層１４等を形成する。
次に、図７に示す通り、絶縁層１４の上面にアモルファスシリコン層１２１ａを成膜する。成膜は、例えば、化学気相成長法（Chemical Vapor Deposition: CVD）等によって行う。
次に、図８及び図９に示す通り、窒化シリコン（ＳｉＮ）等からなる絶縁層１２８を成膜し、Ｘ方向に延伸する溝１４１を形成する。成膜は、例えば、ＣＶＤ等によって行う。溝１４１の形成は、エッチング等によって行う。
次に、図１０に示す通り、アモルファスシリコン層１２１ａ及び絶縁層１４の一部を除去し、溝１４２を形成する。溝１４２の形成は、例えば、絶縁層１２８をマスクとした反応性イオンエッチング（Reactive Ion Etching: RIE）等によって行う。
次に、図１１に示す通り、溝１４２にアモルファスシリコン層１２５ａを成膜し、溝１４２をアモルファスシリコン層１２５ａによって埋め込む。成膜は、例えば、ＣＶＤ等によって行う。また、アモルファスシリコン層１２５ａは、溝１４２の底面及びＹ方向の両側面に成膜される。従って、溝１４２のＹ方向の幅の半分以上の膜厚を有するアモルファスシリコン層１２５ａを成膜することにより、溝１４２が埋め込まれる。
次に、図１２に示す通り、アニール処理を行い、アモルファスシリコン層１２１ａ及びアモルファスシリコン層１２５ａ中の結晶構造を改質して、第１半導体層１２１、第２半導体層１２２、及び、多結晶シリコン層１２５ｂを形成する。
次に、図１３に示す通り、絶縁層１２８をストッパとした化学機械研磨（Chemical Mechanical Polishing: CMP）及び絶縁層１２８をマスクとしたＲＩＥ等を行い、多結晶シリコン層１２５ｂの一部を除去する。多結晶シリコン層１２５ｂの上面は、絶縁層１２８の上面よりも低く、第１半導体層１２１及び第２半導体層１２２の下面よりも高い位置に調整される。
次に、図１４に示す通り、絶縁層１２８の上面及びＹ方向の側面、並びに、多結晶シリコン層１２５ｂの上面に沿って、カーボンマスク１４３を形成する。カーボンマスク１４３の形成は、例えば、ＣＶＤ等によって行う。
次に、図１５に示す通り、絶縁層１２８のＹ方向の側面に形成された部分を残してカーボンマスク１４３を除去し、多結晶シリコン層１２５ｂの上面を露出させる。カーボンマスク１４３の除去は、例えば、ＲＩＥ等によって行う。図１６に示す通り、カーボンマスク１４３は、溝１４１の両側面に沿ってＸ方向に延伸する。
次に、図１７に示す通り、絶縁層１２８及びカーボンマスク１４３をマスクとしてＲＩＥ等を行い、多結晶シリコン層１２５ｂの上面に溝１４４を形成して、第３半導体層１２５を形成する。
次に、図１８に示す通り、アッシング等によってカーボンマスク１４３を除去する。
次に、図１９に示す通り、溝１４４の内部に絶縁膜１２４ａ及び導電膜１２３ａを成膜する。成膜は、例えば、ＣＶＤ等によって行う。
次に、絶縁層１２８をストッパとしたＣＭＰ等を行い、イオン注入等によって高濃度不純物領域１２６及び低濃度不純物領域１２７を形成することにより、図５に示す構造が形成される。また、ＲＩＥ等によってこの構造をＸ方向に分断して絶縁層１０９を形成することにより、図４に示す構造が形成される。その後、各種配線やコンタクト等を形成することにより、図３を参照して説明した構造が形成される。
［効果］
上述の通り、近年、薄膜トランジスタの特性の改善が望まれている。例えば、トランジスタがＯＮ状態である場合にソース−ドレイン間に流れる電流（以下、「ＯＮ電流」と呼ぶ。）は大きい方が望ましい。また、ＯＦＦ状態である場合にソース−ドレイン間に流れる電流（以下、「ＯＦＦリーク電流」と呼ぶ。）は小さい方が望ましい。
ここで、この様な特性を考慮すると、第３半導体層１２５中の結晶粒は大きい方が望ましい。例えばトランジスタがＯＮ状態である場合、結晶粒界における抵抗値は結晶粒中における抵抗値よりも大きい。従って、結晶粒界が少ない程、即ち、結晶粒が大きい程ＯＮ電流を大きく出来る。一方、トランジスタがＯＦＦ状態である場合、結晶粒界における抵抗値は結晶粒中における抵抗値よりも小さい。従って、結晶粒界が少ない程、即ち、結晶粒が大きい程ＯＦＦリーク電流を小さく出来る。
ここで、発明者らの検討の結果、アモルファスシリコン層にアニール処理を行って多結晶シリコン層を形成する際、アモルファスシリコン層の膜厚が大きければ大きい程、多結晶シリコン層中の結晶粒が大きくなることが分かった。
そこで、本実施形態では、絶縁層１４に溝１４２を形成し（図１０）、この溝１４２をアモルファスシリコン層１２５ａによって埋め込み（図１１）、この状態でアニール処理を行って多結晶シリコン層１２５ｂを形成する（図１２）。
この様な方法においては、アニール処理を行う際のアモルファスシリコン層１２５ａの膜厚が完成品における第３半導体層１２５の膜厚（例えば、図５の幅Ｄ４，Ｄ５）よりも大きくなる。従って、例えば、溝１４２に直接アモルファスシリコン層、ゲート絶縁膜及びゲート電極を成膜し、この状態でアニール処理を行う場合と比較して、第３半導体層１２５中の結晶粒を大きくすることが可能である。これにより、図６を参照して説明した様な結晶構造を実現して、良好な特性の薄膜トランジスタを提供することが可能となる。
特に、図６を参照して説明した様な結晶構造においては、第３半導体層１２５が、絶縁層１４及びゲート絶縁膜１２４に接する結晶粒Ｇ１を含む。これにより、リーク電流の経路が切断され、ＯＦＦリーク電流が効果的に抑制される。
また、本実施形態においては、溝１４２のＹ方向の両側面からアモルファスシリコン層１２５ａを成膜する。従って、溝１４２を埋め込むために必要なアモルファスシリコン層１２５ａの膜厚は、溝１４２のＹ方向の幅の半分程度となる。従って、例えば同じ膜厚のアモルファスシリコン層を平面に成膜する場合と比較して、半分程度の時間で成膜することが可能である。
また、本実施形態においては、トランジスタ１５が第２領域Ｒ２及び第３領域Ｒ３に設けられる。上述の通り、第２領域Ｒ２及び第３領域Ｒ３にはメモリセルアレイ１１の階段部が設けられる（図３参照）。従って、この階段部を覆う絶縁層１４は、Ｚ方向の厚さが大きい部分を備える。ここで、トランジスタ１５は、ゲート電極１２３、ゲート絶縁膜１２４及び第３半導体層１２５がＺ方向に延伸する構造を備えており、通常の平面型の電界効果トランジスタよりもＺ方向の幅が大きい反面、Ｙ方向（Ｘ方向）の幅は小さい。従って、絶縁層１４のＺ方向の厚さが大きい部分を有効に活用して、絶縁層１４の上面に高密度にトランジスタ１５を設けることが出来る。
［第２の実施形態］
次に、図２０を参照して、第２の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、トランジスタ４１の構成が異なる。トランジスタ４１は、基本的には第１の実施形態に係るトランジスタ１５と同様に構成されるが、ゲート電極１５１及びゲート絶縁膜１５２の構成が異なる。ゲート電極１５１及びゲート絶縁膜１５２は、基本的には第１の実施形態に係るゲート電極１２３及びゲート絶縁膜１２４と同様に構成されるが、ゲート電極１５１及びゲート絶縁膜１５２はＸ方向に延伸し、複数のトランジスタ４１間で共有される。
この様な構成によれば、１つのコンタクトのみによる複数のトランジスタ４１のゲート電極１５１への接続が可能であり、コンタクトや配線等の数を削減することが可能である。
［第３の実施形態］
次に、図２１を参照して、第３の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、トランジスタ４２の構成が異なる。トランジスタ４２は、基本的には第１の実施形態に係るトランジスタ１５と同様に構成されるが、第３半導体層１５３の構成が異なる。第３半導体層１５３は、基本的には第１の実施形態に係る第３半導体層１２５と同様に構成されるが、第３半導体層１５３の第１部分１５４及び第２部分１５５は、基板１３に近い部分程大きいＹ方向の幅Ｄ４及びＤ５を有し、基板１３から遠い部分程小さいＹ方向の幅Ｄ４及びＤ５を有する。尚、幅Ｄ４及びＤ５における最大値と最小値との差は、少なくとも、ゲート絶縁膜１２４の幅Ｄ１，Ｄ２，Ｄ３における最大値と最小値との差よりも大きい。
上述の通り、トランジスタ１５の製造に際しては、第１半導体層１２１、第２半導体層１２２及び第３半導体層１２５に不純物を注入し、これによって高濃度不純物領域１２６及び低濃度不純物領域１２７を形成することがある。ここで、注入された不純物が第３半導体層１２５の深い部分にまで到達してしまった場合、トランジスタ４２のＯＦＦリーク電流が増大してしまう場合がある。そこで、本実施形態においては、幅Ｄ４及びＤ５を上述の様に調整する。これにより、第３半導体層１５３における不純物の拡散を抑制可能である。
［第４の実施形態］
次に、図２２を参照して、第４の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、トランジスタ４３の構成が異なる。トランジスタ４３は、基本的には第１の実施形態に係るトランジスタ１５と同様に構成されるが、第３半導体層１５６の構成が異なる。第３半導体層１５６は、基本的には第１の実施形態に係る第３半導体層１２５と同様に構成されるが、第３半導体層１５６の第１部分１５７及び第２部分１５８は、基板１３に近い部分程小さいＹ方向の幅Ｄ４及びＤ５を有し、基板１３から遠い部分程大きいＹ方向の幅Ｄ４及びＤ５を有する。尚、幅Ｄ４及びＤ５における最大値と最小値との差は、少なくとも、ゲート絶縁膜１２４の幅Ｄ１，Ｄ２，Ｄ３における最大値と最小値との差よりも大きい。
この様な構成によれば、第３半導体層１５６の上端近傍の幅を広げることによってＯＮ電流を増加させることが可能である。尚、本実施形態において、ＯＦＦリーク電流の抑制は主として第３半導体層１５６の下端近傍において行われる。
［第５の実施形態］
次に、図２３を参照して、第５の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、トランジスタ４４の構成が異なる。トランジスタ４４は、基本的には第１の実施形態に係るトランジスタ１５と同様に構成されるが、第３半導体層１５９の構成が異なる。第３半導体層１５９は、基本的には第１の実施形態に係る第３半導体層１２５と同様に構成されるが、第３半導体層１５９の第１部分１６０のＹ方向の幅Ｄ４は、第２部分１６１のＹ方向の幅Ｄ５よりも大きい。尚、幅Ｄ４及びＤ５の差は、少なくとも、ゲート絶縁膜１２４の幅Ｄ１，Ｄ２，Ｄ３における最大値と最小値との差よりも大きい。尚、本実施形態においては、第１半導体層１２１の高濃度不純物領域１２６にソース側のコンタクトが接続され、第２半導体層１２２の高濃度不純物領域１２６にドレイン側のコンタクトが接続される。
この様な構成によれば、第４の実施形態に係る構成と同様、ＯＮ電流を増加させることが可能である。また、第４の実施形態と比較して、効果的にＯＦＦリーク電流を抑制することが可能である。
［第６の実施形態］
次に、図２４を参照して、第６の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、トランジスタ４５の構成が異なる。トランジスタ４５は、基本的には第１の実施形態に係るトランジスタ１５と同様に構成されるが、ゲート領域だけでなく、ソース領域及びドレイン領域にもＺ方向に延伸する半導体層を備える。
即ち、トランジスタ４５のゲート領域には、絶縁層１４に設けられＹ方向に互いに離間して配置された第１半導体層１６２及び第２半導体層１６３と、第１半導体層１６２及び第２半導体層１６３の間に設けられたゲート電極１２３と、ゲート電極１２３の下端及び両側面に設けられたゲート絶縁膜１２４と、このゲート絶縁膜１２４を介してゲート電極１２３と対向する第３半導体層１２５と、が設けられる。第１半導体層１６２及び第２半導体層１６３は、基本的には第１の実施形態に係る第１半導体層１２１及び第２半導体層１２２と同様であるが、第１半導体層１６２及び第２半導体層１６３には高濃度不純物領域１２６が設けられない。
また、トランジスタ４５のソース領域には、絶縁層１４に設けられ第１半導体層１６２とＹ方向に互いに離間して配置された第４半導体層１６４と、第１半導体層１６２及び第４半導体層１６４の間に設けられＺ方向に延伸する絶縁膜１６５と、絶縁膜１６５の下端及びＹ方向の両側面に設けられた第５半導体層１６６と、が設けられる。第４半導体層１６４は、基本的には第１半導体層１６２とほぼ同様であるが、高濃度不純物領域１２６が設けられる。絶縁膜１６５は、ゲート絶縁膜１２４と同様の材料からなる。第５半導体層１６６は、第１半導体層１６２及び第４半導体層１６４に接続されている。第５半導体層１６６は、例えば第３半導体層１２５と同様の結晶構造を備え、絶縁層１４と絶縁膜１６５との最短距離よりも大きい結晶粒を含む。
また、トランジスタ４５のドレイン領域には、絶縁層１４に設けられ第２半導体層１６３とＹ方向に互いに離間して配置された第６半導体層１６７と、第２半導体層１６３及び第６半導体層１６７の間に設けられＺ方向に延伸する絶縁膜１６８と、絶縁膜１６８の下端及びＹ方向の両側面に設けられた第７半導体層１６９と、が設けられる。第６半導体層１６７は、基本的には第２半導体層１６３とほぼ同様であるが、高濃度不純物領域１２６が設けられる。絶縁膜１６８は、ゲート絶縁膜１２４と同様の材料からなる。第７半導体層１６９は、第２半導体層１６３及び第６半導体層１６７に接続されている。第７半導体層１６９は、例えば第３半導体層１２５と同様の結晶構造を備え、絶縁層１４と絶縁膜１６８との最短距離よりも大きい結晶粒を含む。
この様な構成によれば、トランジスタ４５のＹ方向（Ｘ方向）の幅を第１の実施形態に係るトランジスタ１５よりも更に削減し、絶縁層１４の上面にトランジスタ４５を更に高密度に設けることが出来る。
［その他の実施形態］
上記実施形態においては、半導体記憶装置として、いわゆるフラッシュメモリを利用するものを例示した。しかしながら、上述の通り、メモリセルを三次元的に配置した半導体記憶装置には様々な構造があり、メモリセルに接続された配線をコンタクトに接続するために階段状のコンタクト部を備える構造も知られている。本発明は、この様なコンタクト部を備える半導体記憶装置に適用可能である。
また、上記実施形態においては、トランジスタ１５等が第２領域Ｒ２及び第３領域Ｒ３（図２）に設けられていた。しかしながら、トランジスタ１５等は、第２領域Ｒ２及び第３領域Ｒ３の一方のみに設けられても良いし、それ以外の領域に設けられても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリセルアレイ、１２…周辺回路、１３…基板、１４…絶縁層、１５…トランジスタ、１０１…導電層、１０２…半導体層、１０３…ゲート絶縁膜、１２１…第１半導体層、１２２…第２半導体層、１２３…ゲート電極、１２４…ゲート絶縁膜、１２５…第３半導体層、ＭＢ…メモリブロック、ＭＦ…メモリフィンガー、ＭＵ…メモリユニット、ＭＣ…メモリセル、Ｇ１…結晶粒。

Claims (12)

  1. 基板と、
    前記基板の表面と交差する第１方向に配列された複数のメモリセルを備えるメモリセルアレイと、
    前記メモリセルアレイの少なくとも一部を覆う絶縁層と、
    前記絶縁層に設けられたトランジスタと
    を備え、
    前記トランジスタは、
    前記絶縁層に設けられ、前記第１方向と交差する第２方向に互いに離間して配置された第１半導体層及び第２半導体層と、
    前記第１半導体層及び第２半導体層の間に設けられ、前記第１方向に延伸し、前記第１方向の一端が前記第１半導体層及び第２半導体層よりも前記基板に近いゲート電極と、
    前記ゲート電極の一端及び前記第２方向の側面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲート電極の一端及び前記第２方向の側面と対向し、前記第１半導体層及び第２半導体層に接続された第３半導体層と
    を備え、
    前記第３半導体層は、前記絶縁層と前記ゲート絶縁膜との最短距離よりも大きい結晶粒を含む
    半導体記憶装置。
  2. 前記結晶粒は、前記絶縁層及び前記ゲート絶縁膜に接する
    請求項１記載の半導体記憶装置。
  3. 前記第３半導体層に含まれる結晶粒の大きさの平均値は、前記第１半導体層及び第２半導体層に含まれる結晶粒の大きさの平均値よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記第３半導体層に含まれる最大の結晶粒は、前記第１半導体層及び第２半導体層に含まれる最大の結晶粒よりも大きい
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第３半導体層は、
    前記第１半導体層に接続され、前記第１方向に延伸する第１部分と、
    前記第２半導体層に接続され、前記第１方向に延伸する第２部分と、
    前記第１部分及び前記第２部分に接続され、前記第１半導体層及び第２半導体層よりも前記基板に近い第３部分と
    を備える請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記第１部分及び前記第２部分の前記第２方向の幅は、前記第３部分の前記第１方向の幅よりも小さい
    請求項５記載の半導体記憶装置。
  7. 前記第１部分及び前記第２部分は、前記基板に近い部分程大きい前記第２方向の幅を有する
    請求項５又は６記載の半導体記憶装置。
  8. 前記第１部分及び前記第２部分は、前記基板に近い部分程小さい前記第２方向の幅を有する
    請求項５又は６記載の半導体記憶装置。
  9. 前記第１部分の前記第２方向の幅は、前記第２部分の前記第２方向の幅より大きい
    請求項５〜８のいずれか１項記載の半導体記憶装置。
  10. 前記トランジスタは、
    前記絶縁層に設けられ、前記第１半導体層に対して前記第２方向に離間して配置された第４半導体層と、
    前記第１半導体層及び前記第４半導体層の間に設けられ、前記第１方向に延伸し、前記第１方向の一端が前記第１半導体層及び前記第４半導体層よりも前記基板に近い第１絶縁膜と、
    前記第１絶縁膜の一端及び前記第２方向の側面に設けられ、前記第１半導体層及び前記第４半導体層に接続された第５半導体層と
    を備え、
    前記第５半導体層は、前記絶縁層と前記第１絶縁膜との最短距離よりも大きい結晶粒を含む
    請求項１〜９のいずれか１項記載の半導体記憶装置。
  11. 前記基板は、
    前記メモリセルが設けられた第１領域と、
    前記メモリセルアレイの、前記第１方向及び前記第２方向と交差する第３方向の端部に設けられた第２領域と、
    前記メモリセルアレイの前記第２方向の端部に設けられた第３領域と
    を備え、
    前記トランジスタは、前記第２領域及び前記第３領域の少なくとも一方に設けられる
    請求項１〜１０のいずれか１項記載の半導体記憶装置。
  12. 前記メモリセルアレイに対する読出動作、書込動作又は消去動作に際して前記メモリセルアレイに印加される動作電圧を生成し、出力端子から出力する動作電圧生成回路を更に備え、
    前記第１半導体層及び前記第２半導体層の一方は前記メモリセルアレイに電気的に接続され、又は、接続可能であり、
    前記第１半導体層及び前記第２半導体層の他方は前記動作電圧生成回路の出力端子に電気的に接続され、又は、接続可能である
    請求項１〜１１のいずれか１項記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
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CN111145811B (zh) * 2019-12-31 2021-11-09 清华大学 阻变存储阵列及其操作方法、阻变存储器电路
JP2021150409A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150408A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317432A (en) 1991-09-04 1994-05-31 Sony Corporation Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel
JP3287038B2 (ja) 1991-12-19 2002-05-27 ソニー株式会社 液晶表示装置
JPH06132218A (ja) 1992-10-15 1994-05-13 Sony Corp 半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法
TW569350B (en) 2002-10-31 2004-01-01 Au Optronics Corp Method for fabricating a polysilicon layer
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4560820B2 (ja) * 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
KR20100096488A (ko) * 2009-02-24 2010-09-02 삼성전자주식회사 리세스 채널 구조를 갖는 반도체 소자
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5933300B2 (ja) 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
KR20140145434A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP2015159260A (ja) 2014-02-25 2015-09-03 株式会社東芝 半導体記憶装置及びその製造方法
JP6466148B2 (ja) 2014-11-19 2019-02-06 東芝メモリ株式会社 半導体記憶装置
JP6444745B2 (ja) 2015-01-22 2018-12-26 東芝メモリ株式会社 半導体装置及びその製造方法
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
JP6545587B2 (ja) 2015-09-15 2019-07-17 東芝メモリ株式会社 半導体装置
JP6523197B2 (ja) 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法

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