JP2010192569A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11と、前記半導体基板上に設けられ、複数の電極膜WLと複数の絶縁膜12とが交互に積層された積層体MLと、前記積層体の積層方向において前記積層体を貫通する貫通ホールH0の内側に設けられた第1半導体ピラーSP1及び第2半導体ピラーSP2と、前記電極膜と前記第1及び第2半導体ピラーとの間にそれぞれ設けられた第1及び第2電荷蓄積層CT2及びCT4と、を備える不揮発性半導体記憶装置が提供される。第1貫通ホールは扁平円の断面を有し、第1及び第2半導体ピラーSP1及びSP2は、前記扁平円の長軸方向において互いに対向する。
【選択図】図1
Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図(a)は平面図であり、同図(b)は、同図(a)のA−A’線断面図である。
図2は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、同図においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
同図は、図1(a)よりも広い範囲の平面形状を例示している。
図1及び図2に示すように、本実施形態に係る不揮発性半導体記憶装置110においては、例えば単結晶シリコンからなる半導体基板11が設けられる。半導体基板11においては、メモリセルが形成されるメモリアレイ領域と、メモリセルを駆動する回路領域とが設定されている。図1、図2及び図3は、メモリアレイ領域の構成を例示しており、回路領域は省略されている。なお、半導体基板11は、単結晶シリコンだけではなく、例えばSOI(Silicon on Insulator)等であっても良い。
一方、絶縁膜12には、例えばシリコン酸化物が用いられ、電極膜WL同士を絶縁する層間絶縁膜として機能する。
なお、本具体例では、上記の絶縁膜16が、積層体MLの上の表面に露出する表面絶縁膜ISとなる。
そして、第1半導体ピラーSP1と第2半導体ピラーSP2との間に、ホール分断絶縁層IL(第1ホール分断絶縁層IL1)が設けられる。これにより、第1半導体ピラーSP1と第2半導体ピラーSP2とは、分断される。
一方、第1貫通ホールH1のY方向(短軸方向)の径(幅)をd3とする。
なお、第2貫通ホールH2も含め、第1貫通ホールH1以外の貫通ホールH0も第1貫通ホールH1と同様の断面形状(平面形状)を有している。
このように、不揮発性半導体記憶装置110においては、3F2の高密度を実現できる。
図4は、比較例の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
すなわち、同図(a)及び(b)は、第1及び第2の比較例の構成を例示している。
そして、Y方向に延在する電極膜WL同士の間の間隔をd10とする。そして、X方向において、貫通ホールH9a及び貫通ホールH9bから電極膜WLの端部までの距離をそれぞれd8及びd9とする。すなわち、d2=d8+d9+d10である。
すなわち、不揮発性半導体記憶装置119bにおいては、本実施形態に係る不揮発性半導体記憶装置110に対して貫通ホールH8の平面形状が真円に変えられている。
そして、X方向において、貫通ホールH8の一方の端からホール分断絶縁層ILまでの距離をd5とし、他方の端からホール分断絶縁層ILまでの距離をd6とする。そして、ホール分断絶縁層ILの厚さ(距離)をd7とする。すなわち、d1=d5+d6+d7であり、d5=d6とされる。
すなわち、長軸方向の径(d1)が短軸方向の径(d3)の1.5倍よりも小さい場合には、例えば、d3をFとし、d7を0.5Fとした場合に、d5及びd6は0.5Fよりも小さくなり、半導体ピラーSPの抵抗値が増大し、また、電荷蓄積層積層体24の電荷蓄積層の面積が減少し、また、加工が難しくなる。
また、長軸方向の径(d1)が短軸方向の径(d3)の3.5倍以上になると、1つのメモリセルの占有面積CAが必要以上に大きくなる。例えば、長軸方向の径(d1)が短軸方向の径(d3)の3.5倍の場合、1つのメモリセルの占有面積CAは4.5F2となってしまう。
図5は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
なお、同図は、図1(a)のA−A’線断面に相当する断面図である。
図5に表したように、不揮発性半導体記憶装置110においては、第1貫通ホールH1の第2貫通ホールH2の側の第2半導体ピラーSP2と、第2貫通ホールH2の第1貫通ホールH1の側の第3半導体ピラーSP3と、が同じソース配線M0(金属膜17)に接続されている。本具体例では、ソース配線M0はY方向に延在して設けられている。
また、同様に、第2貫通ホールH2の第1貫通ホールH1と反対の側の第4半導体ピラーSP4は、ソース配線M0と同じ層からなる接続部M0V1及び、ビア配線V1を通じてビット線BLと接続されている。
すなわち、同図は、不揮発性半導体記憶装置110における第1〜第4選択ゲートトランジスタSGT1〜SGT4のしきい値特性を例示しており、横軸はゲート電圧Vgを示し、縦軸はドレイン電圧Idを示す。
ここで、「同じしきい値」とは、厳密に同じしきい値であるだけでなく、例えばプロセス条件のばらつきに起因したばらつきを含んでも良く、実質的に同じしきい値であれば良い。
図7は、本発明の第1の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式図である。
すなわち、同図(a)は最初の工程の模式的平面図であり、図7(b)〜(d)は、それぞれ前の工程に続く模式的平面図である。
図8は、図7に続く模式的平面図である。
図9は、図8に続く模式的断面図である。すなわち、図9(a)及び(b)は、図1(a)のA−A’線に対応する模式的断面図である。
図10は、図9に続く模式的平面図である。
これにより、第1及び第2半導体ピラーSP1及びSP2、並びに、第3及び第4半導体ピラーSP3及びSP4は、それぞれ、U字形状のNANDストリングとなる。
この時、図8(d)に表したように、リソグラフィにおけるソース配線M0のパターンM0pは、第1貫通ホールH1の第1ホール分断絶縁層IL1と、第2貫通ホールH2の第2ホール分断絶縁層IL2と、の間の間隔でY方向に延在するパターンP1と、第1貫通ホールH1と第2貫通ホールH2とを覆うように、パターンP1からX方向に突出したパターンP2とを有する。このパターンP1は後にソース配線M0となり、パターンP2は後に、後述するビア配線V1と接続されるソース配線M0と同層の接続部M0V1となる。
同図は、不揮発性半導体記憶装置110に関する図3に相当する図である。
図11に表したように、本実施形態に係る別の不揮発性半導体記憶装置110aにおいては、電極膜WLは、消去ブロックBN1及びBN2のそれぞれにおいて、分断されている。すなわち、不揮発性半導体記憶装置110は、電極膜WLが交叉指形電極の形状を有していたが、本具体例においては、電極膜WLA1及びWLA2の間に絶縁層ILA1が設けられ、電極膜WLB1及びWLB2の間、並びに、電極膜WLB2及びWLB3の間に、それぞれ絶縁層ILB1及びILB2が設けられている。
図12は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図(a)は平面図であり、同図(b)は、同図(a)のA−A’線断面図である。
図12に表したように、本発明の第2の実施形態に係る不揮発性半導体記憶装置120における貫通ホールH0の部分は、不揮発性半導体記憶装置110と同様である。すなわち、半導体基板11上に複数の電極膜WLと複数の絶縁膜12とが交互に積層された積層体MLに、扁平円の断面を有する貫通ホールH0(第1貫通ホールH1)が設けられている。そして、前記扁平円の長軸方向XAにおいて互いに対向する内側に、第1半導体ピラーSP1及び第2半導体ピラーSP2が設けられ、電極膜WLと第1及び第2半導体ピラーSP1及びSP2との間にそれぞれ第1及び第2電荷蓄積層CT1及びCT2が設けられている。そして、第1及び第2半導体ピラーSP1及びSP2の間にホール分断絶縁層IL(第1ホール分断絶縁層IL1)が設けられている。
これにより、電極膜WLは、X方向に沿って分断され、すなわち、第1電極膜領域WLR1及び第2電極膜領域WLR2は、Y方向に延在する。
なお、上記の各設定値は、第1の実施形態と同様に、リソグラフィの合わせ精度を考慮した上で、適正な形状が得られるように設定されている。
このように、不揮発性半導体記憶装置120においても、メモリセルの占有面積CAは、第1及び第2の比較例の不揮発性半導体記憶装置119a及び119bの6F2及び4.5F2よりも小さい。
なお、同図は、図12(a)のA−A’線断面に相当する断面図である。
図13に表したように、不揮発性半導体記憶装置120においては、積層体MLの上に選択ゲートSGが1層の構造で設けられている。すなわち、不揮発性半導体記憶装置110の場合には、1つの貫通ホールH0当たり上層選択ゲートSGA及び下層選択ゲートSGBの2層の選択ゲートが設けられたが、本実施形態に係る不揮発性半導体記憶装置120においては、1つの貫通ホールH0当たり1つの選択ゲートSGが設けられる。
そして、ホール間分断絶縁膜WILは、第5及び第6ゲートトランジスタSGT5及びSGT6の選択ゲートSGを互いに分断する。
図14は、本発明の第2の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的平面図である。
すなわち、同図(a)は最初の工程の図であり、同図(b)〜(d)は、それぞれ前の工程に続く図である。
図14(a)に表したように、第1の実施形態と同様に、半導体基板11の上のバックゲートBGの上に、電極膜WL(ポリシリコン)及び絶縁膜12(シリコン酸化膜)を交互に複数層積層し、さらに、選択ゲートSGとなるポリシリコン層、及び、シリコン酸化膜からなる絶縁膜25を積層し、その後、リソグラフィとRIEによって断面が扁平円の貫通ホールH0を形成する。
図15は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図15に表したように、本発明の第3の実施形態に係る不揮発性半導体記憶装置210においては、半導体ピラーSPがU字形状で接続されず、直線形状のNANDストリングが形成されている。これ以外は、不揮発性半導体記憶装置110と同様とすることができる。また、既に説明した本発明の実施形態に係る不揮発性半導体記憶装置の全てにこの構成を適用することができる。
同様に、上側の上層選択ゲートUSGAと、上側の下層選択ゲートUSGBと、は互いにしきい値が異なる。
本発明の第4の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。
図16は、本発明の第4の実施形態に係る不揮発性半導体記憶装置の製造法を例示するフローチャート図である。
図16に表したように、本実施形態に係る製造方法においては、まず、基板(例えば半導体基板11)上に複数の絶縁膜12及び複数の電極膜WLを交互に積層して積層体MLを形成する(ステップS110)。
例えば、貫通ホールH0の長軸方向XAと短軸方向の径は、それぞれ例えば2F及びFとすることができる。そして、短軸方向において互いに隣接する貫通ホールH0どうしの間隔は、例えばFとすることができる。
そして、長軸方向XAにおいて互いに隣接する貫通ホールH0どうしの間隔は、例えばFや2F等とすることができる。
これにより、集積度を高めた一括加工型3次元積層構造の不揮発性半導体記憶装置110、110a、120、及び210、並びにその製造方法が提供できる。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
12、15、16、18、25 絶縁膜
17 金属膜
24 電荷蓄積層積層体
110、110a、119a、119b、120、210 不揮発性半導体記憶装置
BG バックゲート
BL ビット線
BN1、BN2 消去ブロック
CA 占有面積、
CT1〜CT4 第1〜第4電荷蓄積層
GD ゲート絶縁膜
H0、H8、H9、H9a、H9b 貫通ホール
H1、H2 第1及び第2貫通ホール
HSL スリット
HSL1、HSL2 第1及び第2スリット
HV1 ビア用ホール
IL ホール分断絶縁層
IL1、IL2 第1及び第2ホール分断絶縁層
ILA1、ILB1、ILB2 絶縁層
ILS スリット絶縁層
IS 表面絶縁膜
LSG、USG 選択ゲート
LSGT1〜LSGT4 選択ゲートトランジスタ
M0 ソース配線
M01、M0V1 接続部
M0p パターン
ML 積層体
P1、P2 パターン
R1、R2 レジスト
SG 選択ゲート
SGA、LSGA、USGA 上層選択ゲート
SGB、LSGB、USGB 下層選択ゲート
SGR1、SGR2 第1及び第2選択ゲート領域
SGT 選択ゲートトランジスタ
SGT1〜SGT6 第1〜第6選択ゲートトランジスタ
SL1〜SL4 第1〜第4チャネル
SP、SP9、SPA1〜SPA4 半導体ピラー
SP1〜SP4 第1〜第4半導体ピラー
USGT1〜USGT4 選択ゲートトランジスタ
V1 ビア配線
WIL ホール間分断絶縁膜
WL、WLA、WLA1、WLA2、WLB、WLB1、WLB2、WLB3 電極膜
WLR1、WLR2 第1及び第2電極膜領域
WSL ホール間スリット
XA 長軸方向
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられ、電極膜と絶縁膜とが交互に積層された積層体と、
前記積層体の積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに扁平円の断面を有する第1貫通ホールの前記扁平円の長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第1半導体ピラー及び第2半導体ピラーと、
前記電極膜と前記第1半導体ピラーとの間に設けられた第1電荷蓄積層と、
前記電極膜と前記第2半導体ピラーとの間に設けられた第2電荷蓄積層と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記第1及び第2半導体ピラーは、前記半導体基板の側で互いに電気的に接続されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1貫通ホールに対して前記長軸方向において隣接し、前記積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに前記長軸方向に対して平行な長軸方向を有する扁平円の断面を有する第2貫通ホールの前記長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第3半導体ピラー及び第4半導体ピラーと、
前記電極膜と前記第3半導体ピラーとの間に設けられた第3電荷蓄積層と、
前記電極膜と前記第4半導体ピラーとの間に設けられた第4電荷蓄積層と、
前記第1及び第2半導体ピラーの前記半導体基板とは反対の側の端部に設けられた第1選択ゲートトランジスタと、
前記第1及び第2半導体ピラーにおいて、前記第1選択ゲートトランジスタと前記積層体との間に設けられ、前記第1選択ゲートトランジスタとは異なるしきい値を有する第2選択ゲートトランジスタと、
前記第3及び第4半導体ピラーの前記半導体基板とは反対の側の端部に設けられ、前記第2選択ゲートトランジスタと同じしきい値を有する第3選択ゲートトランジスタと、
前記第3及び第4半導体ピラーにおいて、前記第3選択ゲートトランジスタと前記積層体との間に設けられ、前記第1選択ゲートトランジスタと同じしきい値を有する第4選択ゲートトランジスタと、
をさらに備えたことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記第1貫通ホールに対して前記長軸方向において隣接し、前記積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときに前記長軸方向に対して平行な長軸方向を有する扁平円の断面を有する第2貫通ホールの前記長軸方向において互いに対向する内側に設けられ、前記積層方向に延在する第3半導体ピラー及び第4半導体ピラーと、
前記電極膜と前記第3半導体ピラーとの間に設けられた第3電荷蓄積層と、
前記電極膜と前記第4半導体ピラーとの間に設けられた第4電荷蓄積層と、
前記第1貫通ホールと前記第2貫通ホールとの間において、前記電極膜を前記第1貫通ホールに対向する領域と前記第2貫通ホールに対向する領域とに分断するホール間分断絶縁膜と、
をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。 - 基板上に絶縁膜と電極膜とを交互に積層して積層体を形成し、
前記積層体の積層方向に前記積層体を貫通し、前記積層方向に対して垂直な方向に切断したときの断面が扁平円の貫通ホールを形成し、
前記貫通ホールの内壁に電荷蓄積層を含む層を形成した後、前記貫通ホールの残余の空間に半導体材料を埋め込み、
前記貫通ホールの前記扁平円の長軸方向に対して垂直な方向と前記積層体の積層方向とを含む平面で、前記積層体、前記電荷蓄積層を含む層及び前記半導体材料を分断するスリットを形成し、
前記積層体の上の表面に露出する表面絶縁膜のエッチング速度よりも遅いエッチング速度を有する絶縁材料を前記スリットの内部に埋め込んで前記絶縁材料からなるホール分断絶縁層を形成し、
前記表面絶縁膜をエッチングして、前記ホール分断絶縁層の上面よりも前記表面絶縁膜の表面を後退させ、
前記表面絶縁膜の表面の後退によって形成された空間に導電材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法。
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