TWI824557B - 半導體記憶裝置 - Google Patents

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TWI824557B
TWI824557B TW111121766A TW111121766A TWI824557B TW I824557 B TWI824557 B TW I824557B TW 111121766 A TW111121766 A TW 111121766A TW 111121766 A TW111121766 A TW 111121766A TW I824557 B TWI824557 B TW I824557B
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清水公志郎
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種能夠適宜地製造的半導體記憶裝置。實施方式的半導體記憶裝置包括：多個第一導電層（WL），於第一方向（Z）上排列；位元線（BL），相對於多個第一導電層設置於第一方向的其中一側；第二導電層（SGDT）及第一絕緣層（SHE），設置於多個第一導電層與位元線之間；第一半導體柱（120），與多個第一導電層及第二導電層相向；以及第一層間連接點接觸電極（Ch），連接於第一半導體柱的位元線側的端部。若將第一絕緣層的位元線側的端部的第一方向上的位置設為第一位置（P ZSHE）、將第一層間連接點接觸電極的位元線側的端部的第一方向上的位置設為第二位置（P ZCh）、將第二導電層的位元線側的面的第一方向上的位置設為第三位置（P ZSGDT），則第一位置與第三位置之間的距離（D 1）為第二位置與第三位置之間的距離（D 2）以上。

Description

半導體記憶裝置
[相關申請案]
本申請案享有以日本專利申請案2022-45742號(申請日：2022年3月22日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
本實施方式是有關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其包括：基板；多個導電層，於與所述基板的表面交叉的方向上排列；半導體柱，與該些多個導電層相向；以及閘極絕緣層，設置於導電層與半導體柱之間。閘極絕緣層例如包括氮化矽(SiN)等絕緣性的電荷蓄積膜或浮動閘極(floating gate)等導電性的電荷蓄積膜等能夠記憶資料的記憶體部。
實施方式提供一種能夠適宜地製造的半導體記憶裝置。
一實施方式的半導體記憶裝置包括：多個第一導電層，於第一方向上排列；位元線，相對於多個第一導電層設置於第一 方向的其中一側並沿與第一方向交叉的第二方向延伸；第二導電層，設置於多個第一導電層與位元線之間；第一絕緣層，設置於多個第一導電層與位元線之間並與第二導電層於第二方向上並排；第一半導體柱，沿第一方向延伸並與多個第一導電層及第二導電層相向；第一電荷蓄積膜，設置於多個第一導電層與第一半導體柱之間；以及第一層間連接點接觸電極，連接於第一半導體柱的第一方向上的位元線側的端部。若將第一絕緣層的第一方向上的位元線側的端部的第一方向上的位置設為第一位置，將第一層間連接點接觸電極的第一方向上的位元線側的端部的第一方向上的位置設為第二位置，將第二導電層的第一方向上的位元線側的面的第一方向上的位置設為第三位置，則第一位置與第三位置之間的距離為第二位置與第三位置之間的距離以上。
一實施方式的半導體記憶裝置，包括：多個第一導電層，於第一方向上排列；位元線，相對於多個第一導電層設置於第一方向上的其中一側，沿與第一方向交叉的第二方向延伸；第二導電層，設置於多個第一導電層與位元線之間；第一絕緣層，設置於多個第一導電層與位元線之間，與第二導電層於第二方向上並排；第一半導體柱及第二半導體柱，沿第一方向延伸，分別與多個第一導電層及第二導電層相向；第一電荷蓄積膜，設置於多個第一導電層與第一半導體柱之間；第二電荷蓄積膜，設置於多個第一導電層與第二半導體柱之間；第一層間連接點接觸電極，連接於第一半導體柱的第一方向上的位元線側的端部；以及第二層 間連接點接觸電極，連接於第二半導體柱的第一方向上的位元線側的端部，第一絕緣層的一部分自第一方向觀察時與第一半導體柱重疊，第一絕緣層自第一方向觀察時不與第二半導體柱重疊，第一層間連接點接觸電極的第二方向上的長度較第二層間連接點接觸電極的第二方向上的長度小。
一實施方式的半導體記憶裝置，包括：多個第一導電層，於第一方向上排列；位元線，相對於多個第一導電層設置於第一方向的其中一側，沿與第一方向交叉的第二方向延伸；第二導電層，設置於多個第一導電層與位元線之間；第一絕緣層，設置於多個第一導電層與位元線之間，與第二導電層於第二方向上並排；第一半導體柱及第二半導體柱，沿第一方向延伸，分別與多個第一導電層及第二導電層相向；第一電荷蓄積膜，設置於多個第一導電層與第一半導體柱之間；第二電荷蓄積膜，設置於多個第一導電層與第二半導體柱之間；第一層間連接點接觸電極，連接於第一半導體柱的第一方向上的位元線側的端部；以及第二層間連接點接觸電極，連接於第二半導體柱的第一方向上的位元線側的端部，第一絕緣層的一部分自第一方向觀察時與第一半導體柱重疊，第一絕緣層自第一方向觀察時不與第二半導體柱重疊，若將沿第二方向、以及與第一方向及第二方向交叉的第三方向延伸且包含第一層間連接點接觸電極及第二層間連接點接觸電極的剖面設為第一剖面，則第一剖面中的第一層間連接點接觸電極的面積較第一剖面中的第二層間連接點接觸電極的面積小。
100:半導體基板
101、102、127、142、423、424、SHEB:絕緣層
110、110(SGD)、110(SGDT)、110(SGS)、110(SGSB)、110(WL)、112、141、ChB:導電層
110A、112B、112C、112D:犧牲層
112A、112E:半導體層
113:貫通孔
114:凹部
115:側面
120:半導體柱/第一半導體柱
120I、120O、420、420I、420O:半導體柱
121、122、123、124、125、126、RC、RCH、REG、RI:區域
130、430:閘極絕緣膜
131:穿隧絕緣膜
132:電荷蓄積膜
133:阻擋絕緣膜
421、422、431、432、A、C:部分
BL:位元線
BLK:記憶體區塊
C420、CCH:外接圓
Ch:層間連接點接觸電極/第一層間連接點接觸電極
Ch'、ChI、ChO、Vy:層間連接點接觸電極
ChA:接觸孔
ChC:層間連接點接觸電極行
D1、D2、D3、D4、D5、D6、D7:距離
MC:記憶體胞元
MCA:記憶體胞元陣列
MH:記憶體孔
MS:記憶體串
PC:周邊電路
PSC、PSC11、PSC12、PSC21、PSC22:間距
PYSHE:中央位置
PZCh:第二位置/位置
PZSGDT:第三位置/位置
PZSHE:第一位置/位置
PZSHE2:位置
RMCA:記憶體胞元陣列區域
RP:周邊區域
S120I、S120O、SCHI、SCHO:剖面積
SC:半導體柱行
SGD:汲極側選擇閘極線/選擇閘極線
SGDT:汲極側選擇閘極線/第二導電層
SGS、SGSB:源極側選擇閘極線/選擇閘極線
SHE:串單元間絕緣層/第一絕緣層
SHE'、SHE2:串單元間絕緣層
SHEA、STA:槽
SL:源極線
ST:區塊間結構
STD、STDT:汲極側選擇電晶體/選擇電晶體
STS、STSB:源極側選擇電晶體/選擇電晶體
SU:串單元
WL:字元線
X、Y、Z:方向
Y120I、Y120O、YChI、YChO、YSGD、YSHE、ZSGD、ZSHE、YWL:長度
YChCI、YChCO、YSC、YSCI、YSCO:中央位置
圖1是表示第一實施方式的半導體記憶裝置的結構的示意性電路圖。
圖2是表示所述半導體記憶裝置的一部分的結構的示意性平面圖。
圖3是圖2的A所示的部分的示意性放大圖。
圖4是沿著B-B'線將圖3所示的結構切斷並沿著箭頭的方向觀察的示意性剖面圖。
圖5是圖4的C所示的部分的示意性放大圖。
圖6是表示所述半導體記憶裝置的一部分的結構的示意性平面圖。
圖7是表示圖4的一部分的結構的示意性放大圖。
圖8~圖23是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的示意性剖面圖。
圖24是表示比較例的半導體記憶裝置的一部分的結構的示意性平面圖。
圖25是表示比較例的半導體記憶裝置的一部分的結構的示意性剖面圖。
圖26是用於對比較例的半導體記憶裝置的製造方法進行說明的示意性剖面圖。
圖27是表示第二實施方式的半導體記憶裝置的一部分的結 構的示意性剖面圖。
圖28是表示第三實施方式的半導體記憶裝置的一部分的結構的示意性平面圖。
圖29是表示所述半導體記憶裝置的一部分的結構的示意性平面圖。
圖30是表示第四實施方式的半導體記憶裝置的一部分的結構的示意性平面圖。
圖31是表示所述半導體記憶裝置的一部分的結構的示意性剖面圖。
圖32是表示其他實施方式的半導體記憶裝置的一部分的結構的示意性剖面圖。
接著，參照圖式對實施方式的半導體記憶裝置詳細地進行說明。再者，以下的實施方式只是一例，並非意圖限定本發明而表示。另外，以下的圖式為示意性圖式，有時為了便於說明，而省略一部分結構等。另外，有時對多個實施方式中共用的部分標註相同符號而省略說明。
另外，於本說明書中，於言及「半導體記憶裝置」的情況下，有時指記憶體晶粒(memory die)，有時指記憶體晶片(memory chip)、記憶卡(memory card)、固態硬碟(Solid State Drive，SSD)等包括控制器晶粒(controller die)的記憶系統 (memory system)。進而，有時亦指智慧型手機(smart phone)、平板終端機、個人電腦(personal computer)等包括主電腦(host computer)的結構。
另外，於本說明書中，於言及第一結構「電性連接」於第二結構的情況下，第一結構可直接連接於第二結構，第一結構亦可經由配線、半導體構件或電晶體(transistor)等連接於第二結構。例如，於將三個電晶體串聯連接的情況下，即便第二個電晶體為關斷(OFF)狀態，第一個電晶體亦「電性連接」於第三個電晶體。
另外，於本說明書中，於言及第一結構「連接於第二結構與第三結構之間」的情況下，有時指將第一結構、第二結構及第三結構串聯連接，且第二結構經由第一結構而連接於第三結構。
另外，於本說明書中，將平行於基板的上表面的規定方向稱為X方向，將平行於基板的上表面且與X方向垂直的方向稱為Y方向，將垂直於基板的上表面的方向稱為Z方向。
另外，於本說明書中，有時將沿著規定面的方向稱為第一方向，將沿著該規定面且與第一方向交叉的方向稱為第二方向，將與該規定面交叉的方向稱為第三方向。該些第一方向、第二方向及第三方向可與X方向、Y方向及Z方向中的任一者對應，亦可不對應。
另外，於本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著所述Z方向與基板相離的方向稱為上，將沿 著Z方向接近基板的方向稱為下。另外，關於某個結構，於言及下表面或下端的情況下，是指該結構的基板側的面或端部，於言及上表面或上端的情況下，是指該結構的與基板相反之側的面或端部。另外，將與X方向或Y方向交叉的面稱為側面等。
另外，於本說明書中，關於結構、構件等，於言及規定方向的「寬度」、「長度」或「厚度」等的情況下，有時是指藉由掃描電子顯微鏡(Scanning electron microscopy，SEM)或穿透式電子顯微鏡(Transmission electron microscopy，TEM)等觀察到的剖面等的寬度、長度或厚度等。
[第一實施方式]
[結構]
圖1是表示第一實施方式的半導體記憶裝置的結構的示意性電路圖。如圖1所示，本實施方式的半導體記憶裝置包括記憶體胞元陣列MCA以及周邊電路PC。
記憶體胞元陣列MCA包括多個記憶體區塊BLK。該些多個記憶體區塊BLK分別包括多個串單元SU。該些多個串單元SU分別包括多個記憶體串MS。該些多個記憶體串MS的一端分別經由位元線BL連接於周邊電路PC。另外，該些多個記憶體串MS的另一端分別經由共用的源極線SL連接於周邊電路PC。
記憶體串MS包括：汲極側選擇電晶體STDT、汲極側選擇電晶體STD、多個記憶體胞元MC(記憶體電晶體)、以及源極側選擇電晶體STS、源極側選擇電晶體STSB。汲極側選擇電晶 體STDT、汲極側選擇電晶體STD、多個記憶體胞元MC、及源極側選擇電晶體STS、源極側選擇電晶體STSB串聯連接於位元線BL與源極線SL之間。以下，有時將汲極側選擇電晶體STDT、汲極側選擇電晶體STD及源極側選擇電晶體STS、源極側選擇電晶體STSB簡稱為選擇電晶體(STDT、STD、STS、STSB)。
記憶體胞元MC為場效應型的電晶體。記憶體胞元MC包括：半導體柱的一部分、閘極絕緣膜及閘極電極。半導體柱的一部分作為通道區域發揮功能。閘極絕緣膜包括電荷蓄積膜。記憶體胞元MC的臨限值電壓根據電荷蓄積膜中的電荷量而變化。記憶體胞元MC記憶一位元或多位元的資料。再者，於與一個記憶體串MS對應的多個記憶體胞元MC的閘極電極分別連接有字線WL。該些字線WL分別以共用方式連接於一個記憶體區塊BLK中的所有記憶體串MS。
選擇電晶體(STDT、STD、STS、STSB)是場效應型的電晶體。選擇電晶體(STDT、STD、STS、STSB)包括半導體柱的一部分、閘極絕緣膜、及閘極電極。半導體柱的一部分作為通道區域發揮功能。於選擇電晶體(STDT、STD、STS、STSB)的閘極電極分別連接有選擇閘極線(SGDT、SGD、SGS、SGSB)。一個汲極側選擇閘極線SGDT以共用方式連接於一個記憶體區塊BLK中的所有記憶體串MS。一個汲極側選擇閘極線SGD以共用方式連接於一個串單元SU中的所有記憶體串MS。一個源極側選擇閘極線SGS以共用方式連接於一個記憶體區塊BLK中的所有記 憶體串MS。一個源極側選擇閘極線SGSB以共用方式連接於一個記憶體區塊BLK中的所有記憶體串MS。
周邊電路PC例如包括：生成動作電壓的電壓生成電路、將所生成的動作電壓傳送至所選擇的位元線BL、字元線WL、源極線SL、選擇閘極線(SGDT、SGD、SGS、SGSB)等的電壓傳送電路、與位元線BL連接的感測放大器模組、以及對該些進行控制的定序器。
接著，參照圖2~圖7對第一實施方式的半導體記憶裝置的結構例進行說明。圖2是表示所述半導體記憶裝置的一部分的結構的示意性平面圖。圖3是圖2的A所示的部分的示意性放大圖。再者，圖3的一部分示出了與後述的導電層110(WL)對應的高度位置的XY剖面。另外，圖3的一部分示出了省略了位元線BL及後述的絕緣層102的平面。另外，於圖3的一部分亦圖示了位元線BL。圖4是沿著B-B'線將圖3所示的結構切斷，沿著箭頭的方向觀察的示意性剖面圖。圖5是圖4的C所示的部分的示意性放大圖。再者，圖5示出了YZ剖面，但在觀察沿著半導體柱120的中心軸的YZ剖面以外的剖面(例如，XZ剖面)的情況下，亦觀察到與圖5相同的結構。圖6是表示所述半導體記憶裝置的一部分的構成的示意性平面圖。再者，圖6的一部分示出了與後述的導電層110(SGDT)對應的高度位置的XY剖面。另外，圖6的一部分示出了省略了位元線BL及後述的絕緣層102的平面。圖7是表示圖4的一部分的結構的示意性放大圖。
例如，如圖2所示，第一實施方式的半導體記憶裝置包括半導體基板100。於圖示的例子中，於半導體基板100設置有於X方向及Y方向上排列的四個記憶體胞元陣列區域RMCA。另外，於四個記憶體胞元陣列區域RMCA中，分別設置有於Y方向上排列的多個記憶體區塊BLK。另外，於半導體基板100的Y方向的端部，設置有周邊區域RP。
例如，如圖3所示，記憶體區塊BLK包括於Y方向上排列的多個串單元SU。於Y方向上相鄰的兩個記憶體區塊BLK之間，設置有區塊間結構ST。於Y方向上相鄰的兩個串單元SU之間設置有串單元間絕緣層SHE。
例如，如圖4所示，記憶體區塊BLK包括：於Z方向上排列的多個導電層110、沿Z方向延伸的多個半導體柱120、以及分別設置於多個導電層110與多個半導體柱120之間的多個閘極絕緣膜130。另外，多個半導體柱120的上端連接於層間連接點接觸電極Ch，層間連接點接觸電極Ch的上端連接於層間連接點接觸電極Vy，層間連接點接觸電極Vy的上端連接於位元線BL。
導電層110沿X方向延伸。導電層110亦可包括氮化鈦(TiN)等的阻擋導電膜以及鎢(W)等的金屬膜的積層膜等。另外，導電層110例如亦可包括包含磷(P)或硼(B)等雜質的多晶矽等。於在Z方向上排列的多個導電層110之間設置有氧化矽(SiO2)等的絕緣層101。另外，於在Z方向上排列的多個導電層110的上方設置有氧化矽(SiO2)等的絕緣層102。
於導電層110的下方設置有導電層112。導電層112例如亦可包括包含磷(P)或硼(B)等雜質的多晶矽等。另外，於導電層112的下表面亦可設置例如鎢(W)等金屬、矽化鎢等的導電層或其他導電層。另外，於導電層112與導電層110之間設置有氧化矽(SiO2)等的絕緣層101。
導電層112作為源極線SL(圖1)發揮功能。源極線SL例如對於記憶體胞元陣列區域RMCA(圖2)中所包含的所有記憶體區塊BLK以共用方式設置。
另外，多個導電層110中位於最下層的一個或多個導電層110作為源極側選擇閘極線SGSB(圖1)及與其連接的多個源極側選擇電晶體STSB的閘極電極發揮功能。於以下的說明中，有時將此種導電層110稱為導電層110(SGSB)。導電層110(SGSB)於每個記憶體區塊BLK中電性獨立。導電層110(SGSB)分別包括與多個半導體柱120對應的多個貫通孔。該些多個貫通孔的內周面分別遍及整周地包圍相對應的半導體柱120的外周面，並與相對應的半導體柱120的外周面相向。
另外，位於較其更靠上方處的一個或多個導電層110作為源極側選擇閘極線SGS(圖1)及與其連接的多個源極側選擇電晶體STS的閘極電極發揮功能。於以下的說明中，有時將此種導電層110稱為導電層110(SGS)。導電層110(SGS)於每個記憶體區塊BLK中電性獨立。導電層110(SGS)分別包括與多個半導體柱120對應的多個貫通孔。該些多個貫通孔的內周面分別遍 及整周地包圍相對應的半導體柱120的外周面，並與相對應的半導體柱120的外周面相向。
另外，位於較其更靠上方處的多個導電層110作為字元線WL(圖1)及與其連接的多個記憶體胞元MC(圖1)的閘極電極發揮功能。於以下的說明中，有時將此種導電層110稱為導電層110(WL)。導電層110(WL)分別於每個記憶體區塊BLK中電性獨立。導電層110(WL)分別包括與多個半導體柱120對應的多個貫通孔。該些多個貫通孔的內周面分別遍及整周地包圍相對應的半導體柱120的外周面，並與相對應的半導體柱120的外周面相向。
另外，位於較其更靠上方處的一個或多個導電層110作為汲極側選擇閘極線SGD及與其連接的多個汲極側選擇電晶體STD(圖1)的閘極電極發揮功能。於以下的說明中，有時將此種導電層110稱為導電層110(SGD)。另外，於圖3中示出了後述的導電層110(SGDT)。導電層110(SGD)具有與導電層110(SGDT)相同的形狀。即，如圖3所示，於在Y方向上相鄰的兩個導電層110(SGD)之間設置有串單元間絕緣層SHE。導電層110(SGD)分別於每個串單元SU中電性獨立。
另外，如圖3所示，導電層110(SGD)的Y方向上的長度YSGD較導電層110(WL)的Y方向上的長度YWL小。例如，於圖3的例子中，與一個導電層110(WL)對應地設置有於Y方向上排列的五個導電層110(SGD)、以及於Y方向上排列的四個 串單元間絕緣層SHE。因此，於圖示的例子中，導電層110(SGD)的Y方向上的長度YSGD較導電層110(WL)的Y方向上的長度YWL的1/5小。但是，與一個記憶體區塊BLK對應地於Y方向上排列的五個導電層110(SGD)中，自Y方向的其中一側開始數第一個導電層110(SGD)及第五個導電層110(SGD)的Y方向上的長度可較其他三個導電層110(SGD)的Y方向上的長度YSGD大，亦可為導電層110(WL)的Y方向上的長度YWL的1/5以上。
另外，導電層110(SGD)分別包括與多個半導體柱120對應的多個貫通孔113、以及與多個半導體柱120對應的多個凹部114。多個貫通孔113的內周面分別遍及整周地包圍相對應的半導體柱120的外周面，並與相對應的半導體柱120的外周面相向。多個凹部114分別與導電層110(SGD)的Y方向上的側面115連接，並與相對應的半導體柱120的外周面的一部分相向。
另外，位於較其更靠上方處的一個或多個導電層110作為汲極側選擇閘極線SGDT及與其連接的多個汲極側選擇電晶體STDT(圖1)的閘極電極發揮功能。於以下的說明中，有時將此種導電層110稱為導電層110(SGDT)。導電層110(SGDT)基本上構成為與導電層110(SGD)相同。但是，一個記憶體區塊BLK內所包含的多個導電層110(SGDT)經由配線等相互電性連接。
例如，如圖3所示，半導體柱120於X方向及Y方向上以規定的圖案排列。例如，記憶體區塊BLK包括自Y方向的其 中一側至Y方向的另一側設置的20個半導體柱行SC。該些20個半導體柱行SC分別包括於X方向上排列的多個半導體柱120。該些20個半導體柱行SC以間距PSC於Y方向上排列。即，在關注於Y方向上相鄰的兩個半導體柱行SC的情況下，其中一個半導體柱行SC的Y方向上的中央位置YSC與另一個半導體柱行SC的Y方向上的中央位置YSC於Y方向上以與間距PSC相等的距離相離。
再者，間距PSC能夠藉由各種方法來規定。
例如，亦可藉由掃描式電子顯微鏡(Scanning Electron Microscope，SEM)、穿透式電子顯微鏡(Transmission Electron Microscope，TEM)等設備觀察與如圖3所例示般的導電層110(WL)對應的XY剖面，於該XY剖面中，對與所關注的記憶體區塊BLK對應的20個半導體柱行SC的Y方向上的中央位置YSC進行測定，對與該些20個中央位置YSC對應的19個距離進行測定，將該些19個距離的平均值或中間值設為間距PSC。另外，例如，亦可於該XY剖面中對與所關注的串單元SU對應的四個半導體柱行SC的Y方向上的中央位置YSC進行測定，對與該些四個中央位置YSC對應的三個距離進行測定，將該些三個距離的平均值或中間值設為間距PSC。
另外，半導體柱行SC的Y方向上的中央位置YSC能夠藉由各種方法來規定。例如，亦可藉由SEM、TEM等設備觀察如圖3所例示般的XY剖面，於該XY剖面中，對所關注的半導體柱 行SC中所包含的至少一個半導體柱120的Y方向上的中央位置進行測定，將任一中央位置、多個中央位置的平均值、或多個中央位置的中間值設為半導體柱行SC的Y方向上的中央位置YSC。另外，半導體柱120的Y方向上的中央位置可為該XY剖面中的半導體柱120的外接圓的中心點的Y方向上的位置，亦可為半導體柱120的圖像上的重心的Y方向上的位置。
以下，有時將與自Y方向的其中一側開始數第一個半導體柱行SC、第4n個(n為1以上且4以下的整數)半導體柱行SC、第4n+1個半導體柱行SC及第20個半導體柱行SC對應的半導體柱120稱為半導體柱120O。另外，有時將與自Y方向的其中一側開始數第二個半導體柱行SC、第三個半導體柱行SC、第4n+2個半導體柱行SC及第4n+3個半導體柱行SC對應的半導體柱120稱為半導體柱120I。
半導體柱120例如包含多晶矽(Si)等。例如，如圖4所示，半導體柱120具有大致圓筒狀的形狀，於中心部分設置有氧化矽(SiO2)等的絕緣層127。
半導體柱120包括：設置於下端的區域121、與一個或多個導電層110(SGSB)及一個或多個導電層110(SGS)相向的區域122、與多個導電層110(WL)相向的區域123、與一個或多個導電層110(SGD)相向的區域124、與一個或多個導電層110(SGDT)相向的區域125、以及設置於上端的區域126。
區域121包含磷(P)等N型的雜質。區域121具備大 致圓筒狀的形狀。區域121連接於導電層112。
區域122作為源極側選擇電晶體STSB、源極側選擇電晶體STS的通道區域發揮功能。區域122的下端部亦可包含磷(P)等N型的雜質。另外，區域122的其他部分亦可不包含磷(P)等N型的雜質。區域122具備大致圓筒狀的形狀。
區域123作為記憶體胞元MC的通道區域發揮功能。區域123亦可不包含磷(P)等N型的雜質。區域123具備大致圓筒狀的形狀。
再者，半導體柱120I的區域121、區域122、區域123自Z方向觀察時不與串單元間絕緣層SHE重疊。另一方面，半導體柱120O的區域121、區域122、區域123分別包括自Z方向觀察時與串單元間絕緣層SHE重疊的部分。
區域124作為汲極側選擇電晶體STD的通道區域發揮功能。區域124亦可不包含磷(P)等N型的雜質。
此處，於圖3的例子中，半導體柱120I與串單元間的絕緣層SHE分離。另外，半導體柱120I的區域124具備大致圓筒狀的形狀。半導體柱120I的區域124的外周面與設置於導電層110(SGD)的所述貫通孔113的內周面相向。
另外，於圖3的例子中，半導體柱120O與串單元間絕緣層SHE相接。半導體柱120O的區域124可具備大致圓筒狀的形狀，例如，如圖6所示，亦可具備自Z方向觀察時為圓弧狀的形狀。半導體柱120O的區域124的外周面的一部分區域與設置於導 電層110(SGD)的所述凹部114相向。以下，有時將此種區域稱為區域RCH。另外，半導體柱120O的區域124的外周面的其他區域與串單元間絕緣層SHE相接。以下，有時將此種區域稱為區域REG。
再者，於圖6所例示的XY剖面中，半導體柱120O的Y方向上的長度Y120O較半導體柱120I的Y方向上的長度Y120I小。另外，半導體柱120O的剖面積S120O較半導體柱120I的剖面積S120I小。
區域125(圖4)作為汲極側選擇電晶體STDT的通道區域發揮功能。區域125的上端部亦可包含磷(P)等N型的雜質。另外，區域125的其他部分亦可不包含磷(P)等N型的雜質。半導體柱120I的區域125具備大致圓筒狀的形狀。半導體柱120O的區域125可具備大致圓筒狀的形狀，亦可具備自Z方向觀察時為圓弧狀的形狀。
區域126(圖4)包含磷(P)等N型的雜質。區域126亦可具備大致圓筒狀的形狀。區域126連接於層間連接點接觸電極Ch的下端。
閘極絕緣膜130具有覆蓋半導體柱120的外周面的大致圓筒狀的形狀。例如，如圖5所示，閘極絕緣膜130包括：積層於半導體柱120與導電層110之間的穿隧絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。穿隧絕緣膜131及阻擋絕緣膜133例如包含氧化矽(SiO2)等。電荷蓄積膜132例如為氮化矽(SiN)等的 可蓄積電荷的膜。穿隧絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀的形狀，且沿著除了一部分區域以外的半導體柱120的外周面沿Z方向延伸。例如，如圖4所示，於半導體柱120與導電層112的接觸部未設置穿隧絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133。另外，例如，如圖6及圖7所示，於半導體柱120O的外周面的區域REG亦可不設置穿隧絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133。
再者，於圖5中示出了閘極絕緣膜130包括氮化矽等的電荷蓄積膜132的例子。然而，閘極絕緣膜130例如亦可包括包含N型雜質或P型雜質的多晶矽等的浮動閘極。
層間連接點接觸電極Ch例如亦可包含氮化鈦(TiN)等的阻擋導電膜及鎢(W)等的金屬膜的積層膜等。
例如，如圖3所示，層間連接點接觸電極Ch與半導體柱120對應地於X方向及Y方向上以規定的圖案排列。例如，於圖3中例示了自Y方向的其中一側至Y方向的另一側設置的20個層間連接點接觸電極行ChC。該些20個層間連接點接觸電極行ChC分別包括於X方向上排列的多個層間連接點接觸電極Ch。
以下，有時將與自Y方向的其中一側開始數第一個層間連接點接觸電極行ChC、第4n個層間連接點接觸電極行ChC、第4n+1個層間連接點接觸電極行ChC及第20個層間連接點接觸電極行ChC對應的層間連接點接觸電極Ch稱為層間連接點接觸電極ChO。另外，有時將與自Y方向的其中一側開始數第二個層間 連接點接觸電極行ChC、第三個層間連接點接觸電極行ChC、第4n+2個層間連接點接觸電極行ChC及第4n+3個層間連接點接觸電極行ChC對應的層間連接點接觸電極Ch稱為層間連接點接觸電極ChI。
例如，將包含層間連接點接觸電極ChI的層間連接點接觸電極行ChC的Y方向上的中央位置設為中央位置YChCI。另外，在關注於X方向上排列的多個層間連接點接觸電極ChO的情況下，將與該些多個層間連接點接觸電極ChO對應的多個外接圓CCh的Y方向上的中央位置設為中央位置YChCO。在此情況下，多個中央位置YChCI、YChCO以上文所述的間距PSC於Y方向上排列。即，在關注於Y方向上排列的多個中央位置YChCI、YChCO中的相鄰的兩個的情況下，該些的其中一個與另一個於Y方向上以與間距PSC相等的距離相離。
再者，包含層間連接點接觸電極ChI的層間連接點接觸電極行ChC的Y方向上的中央位置YChCI能夠藉由各種方法來規定。例如，亦可藉由SEM、TEM等設備觀察包含層間連接點接觸電極ChI的XY剖面，於該XY剖面中，對所關注的層間連接點接觸電極行ChC中所包含的至少一個層間連接點接觸電極ChI的Y方向上的中央位置進行測定，對任一中央位置、多個中央位置的平均值或多個中央位置的中間值設為層間連接點接觸電極行ChC的Y方向上的中央位置YChCI。另外，層間連接點接觸電極ChI的Y方向上的中央位置可為該XY剖面中的層間連接點接觸電極ChI 的外接圓的中心點的Y方向上的位置，亦可為層間連接點接觸電極ChI的圖像上的重心的Y方向上的位置。
另外，上文所述的與層間連接點接觸電極ChO對應的中央位置YChCO亦能夠藉由與中央位置YChCI大致相同的方法來規定。但是，中央位置YChCO並非以層間連接點接觸電極ChO的Y方向上的中央位置為基準，而是以層間連接點接觸電極ChO的外接圓CCh的Y方向上的中央位置為基準來規定。
於圖6的例子中，層間連接點接觸電極ChI與串單元間絕緣層SHE分離。另外，層間連接點接觸電極ChI具備自Z方向觀察時為大致圓狀的形狀。
另一方面，於圖6的例子中，層間連接點接觸電極ChO與串單元間絕緣層SHE相接。層間連接點接觸電極ChO具備自Z方向觀察時為圓的一部分缺損的形狀。例如，於圖6的例子中，沿著層間連接點接觸電極ChO的外接圓CCh形成了層間連接點接觸電極ChO的外周面的一部分。以下，有時將此種區域稱為區域RC。另外，層間連接點接觸電極ChO的外周面的其他區域設置於該外接圓CCh的內側，且與串單元間絕緣層SHE相接。以下，有時將此種區域稱為區域RI。此處，層間連接點接觸電極ChO的區域RC的外周面的曲率與區域RI的外周面的曲率彼此不同。
再者，於圖6所例示的XY剖面中，層間連接點接觸電極ChO的Y方向上的長度YChO較層間連接點接觸電極ChI的Y方向上的長度YChI小。另外，層間連接點接觸電極ChO的剖面積SChO 較層間連接點接觸電極ChI的剖面積SChI小。
於圖6所例示的XY剖面中，各層間連接點接觸電極ChO的外周面的區域RI分別沿X方向延伸，一個層間連接點接觸電極行ChC內所包含的多個層間連接點接觸電極ChO的外周面的區域RI沿著X方向排列。另外，於圖7所例示的YZ剖面中，半導體柱120O的外周面的區域REG與層間連接點接觸電極ChO的外周面的區域RI連續。
例如，如圖6及圖7所示，串單元間絕緣層SHE沿X方向及Z方向延伸。串單元間絕緣層SHE例如包含氧化矽(SiO2)等。串單元間絕緣層SHE的Y方向上的長度YSHE(圖6)較導電層110(SGD)及導電層110(SGDT)的Y方向上的長度YSGD(圖3)小。另外，串單元間絕緣層SHE的Y方向上的長度YSHE(圖6)較多個半導體柱行SC的Y方向上的間距PSC(圖3)小。串單元間絕緣層SHE配置於在Y方向上相鄰的兩個半導體柱行SC中所包含的半導體柱120O之間，但其自身未設置與半導體柱120對應的貫通孔。
另外，串單元間絕緣層SHE的Z方向上的長度ZSHE(圖7)較導電層110(SGD)的Z方向上的長度ZSGD大。另外，如圖7所示，串單元間絕緣層SHE的下端位於較位於最上層的導電層110(WL)的下表面更靠上方處。另外，串單元間絕緣層SHE的下端位於較位於最下層的導電層110(SGD)的下表面更靠下方處。另外，串單元間絕緣層SHE的上端設置於較層間連接點接觸 電極Ch的上端更靠上方處。因此，例如，若將串單元間絕緣層SHE的上端的Z方向上的位置設為PZSHE，將層間連接點接觸電極Ch的上端的Z方向上的位置設為PZCh，將導電層110(SGDT)的上表面的Z方向上的位置設為PZSGDT，則位置PZSHE與位置PZSGDT之間的距離D1較位置PZCh與位置PZSGDT之間的距離D2大。
例如，如圖3及圖4所示，區塊間結構ST包括沿X方向及Z方向延伸的導電層141、以及設置於導電層141的Y方向的側面的氧化矽(SiO2)等的絕緣層142。導電層141的下端連接於導電層112。另外，導電層141的上端位於較半導體柱120的上端更靠上方處、且較層間連接點接觸電極Ch的上端更靠下方處。導電層141例如亦可包含氮化鈦(TiN)等的阻擋導電膜及鎢(W)等的金屬膜的積層膜等。另外，導電層141例如亦可包含多晶矽等，所述多晶矽包含磷(P)或硼(B)等雜質。導電層141例如作為源極線SL(圖1)的一部分發揮功能。
如圖3所示，位元線BL沿Y方向延伸，於X方向上排列。位元線BL的X方向上的間距為半導體柱行SC中的半導體柱120的X方向上的間距的一半。位元線BL例如亦可包含氮化鈦(TiN)等的阻擋導電膜及銅(Cu)等的金屬膜的積層膜等。上文所述的層間連接點接觸電極Vy設置於自Z方向觀察時位元線BL與層間連接點接觸電極Ch重疊的位置。
[製造方法]
接著，參照圖8~圖23對第一實施方式的半導體記憶裝置的 製造方法進行說明。圖8~圖23是用於對所述製造方法進行說明的示意性剖面圖，且示出了與圖4對應的剖面。
於製造本實施方式的記憶體晶粒MD時，例如，如圖8所示，於未圖示的半導體基板的上方形成絕緣層101。接著，於絕緣層101上形成矽等的半導體層112A、氧化矽等的犧牲層112B、矽等的犧牲層112C、氧化矽等的犧牲層112D及矽等的半導體層112E。另外，交替地形成多個絕緣層101及多個犧牲層110A。另外，形成絕緣層102的一部分。該步驟例如藉由化學氣相沈積(Chemical Vapor Deposition，CVD)等方法進行。
接著，例如，如圖9所示，於與半導體柱120對應的位置形成記憶體孔MH。記憶體孔MH沿Z方向延伸，貫通絕緣層102、絕緣層101及犧牲層110A、半導體層112E、犧牲層112D、犧牲層112C及犧牲層112B，露出半導體層112A的上表面。該步驟例如藉由反應離子蝕刻(Reactive Ion Etching，RIE)等方法進行。
接著，例如，如圖10所示，於記憶體孔MH的內部形成閘極絕緣膜130、半導體柱120及絕緣層127。該步驟例如藉由CVD等方法進行。
接著，例如，如圖11所示，藉由CVD等方法形成絕緣層102的一部分。另外，於與區塊間結構ST對應的位置形成槽STA。槽STA沿Z方向及X方向延伸，將絕緣層102、絕緣層101及犧牲層110A、半導體層112E及犧牲層112D沿Y方向分斷，露 出犧牲層112C的上表面。該步驟例如藉由RIE等方法進行。
接著，例如，如圖12所示，將犧牲層112B、犧牲層112C、犧牲層112D、及閘極絕緣膜130的一部分去除，形成導電層112。犧牲層112B、犧牲層112C、犧牲層112D、及閘極絕緣膜130的一部分的去除例如藉由濕式蝕刻等方法進行。導電層112的形成例如藉由磊晶生長等方法進行。
接著，例如，如圖13所示，經由槽STA將犧牲層110A去除。藉此，形成中空結構，所述中空結構包含於Z方向上排列的多個絕緣層101及絕緣層102、與對該些進行支撐的記憶體孔MH內的結構(半導體柱120、閘極絕緣膜130及絕緣層127)。該步驟例如藉由濕式蝕刻等方法進行。
接著，例如，如圖14所示，於去除了犧牲層110A而產生的空間內形成導電層110。該步驟例如藉由CVD等方法進行。
接著，例如，如圖15所示，於槽STA內形成區塊間結構ST。該步驟例如藉由CVD及RIE等方法進行。
接著，例如，如圖16所示，藉由CVD等方法形成絕緣層102的一部分。
接著，例如，如圖17所示，於與層間連接點接觸電極Ch對應的位置形成接觸孔ChA。接觸孔ChA沿Z方向延伸，貫通絕緣層102，露出半導體柱120的上表面。該步驟例如藉由RIE等方法進行。
接著，例如，如圖18所示，於絕緣層102的上表面及 接觸孔ChA的內部形成導電層ChB。該步驟例如藉由CVD等方法進行。
接著，例如，如圖19所示，將導電層ChB的一部分去除。於該步驟中，將導電層ChB中的形成於絕緣層102的上表面的部分去除。另外，形成於接觸孔ChA的內部的部分殘存，而成為層間連接點接觸電極Ch。該步驟例如藉由化學機械研磨(Chemical Mechanical Polishing，CMP)等方法進行。
接著，例如，如圖20所示，藉由CVD等方法形成絕緣層102的一部分。
接著，例如，如圖21所示，於與串單元間絕緣層SHE對應的位置形成槽SHEA。槽SHEA沿Z方向及X方向延伸，將絕緣層102、導電層110(SGDT)及導電層110(SGD)、以及設置於該些之間的絕緣層101沿Y方向分斷。該步驟例如藉由RIE等方法進行。
再者，於該步驟中，將半導體柱120O的一部分及層間連接點接觸電極ChO的一部分去除。藉此，如參照圖6所說明般，半導體柱120O的區域124、區域125(圖4)有時自Z方向觀察時成為圓弧狀的形狀。如參照圖6所說明般，層間連接點接觸電極ChO有時自Z方向觀察時成為圓的一部分缺損的形狀。另外，半導體柱120O的朝向槽SHEA的露出面成為參照圖6及圖7所說明的區域REG。層間連接點接觸電極ChO的朝向槽SHEA的露出面成為參照圖6及圖7所說明的區域RI。於圖21的例子中，層間連接 點接觸電極ChO與半導體柱120O的接觸面的一部分伴隨槽SHEA的形成而被去除。在此種情況下，半導體柱120O的外周面的區域REG與層間連接點接觸電極ChO的外周面的區域RI變得連續。
接著，例如，如圖22所示，於絕緣層102的上表面及槽SHEA的內部形成絕緣層SHEB。該步驟例如藉由CVD等方法進行。
接著，例如，如圖23所示，將絕緣層SHEB的一部分去除。於該步驟中，將絕緣層SHEB中的形成於絕緣層102的上表面的部分去除。另外，形成於槽SHEA的內部的部分殘存，而成為串單元間絕緣層SHE。該步驟例如藉由RIE等方法進行。再者，亦可省略該步驟。
其後，藉由形成層間連接點接觸電極Vy及位元線BL，形成參照圖4所說明的結構。
[比較例]
[結構]
接著，參照圖24及圖25對比較例的半導體記憶裝置的結構進行說明。圖24是表示比較例的半導體記憶裝置的一部分的結構的示意性平面圖。再者，圖24示出了省略了位元線BL及絕緣層102的平面。圖25是表示比較例的半導體記憶裝置的一部分的結構的示意性剖面圖。
比較例的半導體記憶裝置包括層間連接點接觸電極Ch'來代替層間連接點接觸電極Ch。另外，包括串單元間絕緣層SHE' 來代替串單元間絕緣層SHE。
於比較例的半導體記憶裝置中，串單元間絕緣層SHE'於形成層間連接點接觸電極Ch'之前形成。
因此，於形成串單元間絕緣層SHE'時，層間連接點接觸電極Ch'不會成為圓的一部分缺損的形狀。因此，於比較例的半導體記憶裝置中，如圖24所示，所有層間連接點接觸電極Ch'具備自Z方向觀察時為大致圓狀的形狀。另外，一部分層間連接點接觸電極Ch'與串單元間絕緣層SHE相接。
另外，如圖25所示，於比較例的半導體記憶裝置中，層間連接點接觸電極Ch'的上端設置於較串單元間絕緣層SHE'的上端更靠上方處。
[第一實施方式的半導體記憶裝置的效果]
接著，參照圖26對第一實施方式的半導體記憶裝置的效果進行說明。圖26是用於對比較例的半導體記憶裝置的製造方法進行說明的示意性剖面圖。
於製造比較例的半導體記憶裝置時，有時無法於槽SHEA的整體埋入串單元間絕緣層SHE'，從而形成空隙。所述空隙與對應於層間連接點接觸電極Ch'的接觸孔連通，於形成層間連接點接觸電極Ch'時，例如，如圖26所例示般，有時會於其內部形成鎢(W)等的導電層。在此種情況下，有可能經由形成於空隙內部的導電層而於層間連接點接觸電極Ch'與導電層110(SGD)、導電層110(SGDT)之間產生漏電流。
此處，於製造第一實施方式的半導體記憶裝置時，於參照圖17~圖19所說明的步驟中形成層間連接點接觸電極Ch，其後，於參照圖21~圖23所說明的步驟中形成串單元間絕緣層SHE。因此，即便假設於參照圖21所說明的槽SHEA的內部形成有空隙，於形成層間連接點接觸電極Ch時亦不會於所述空隙的內部形成導電層。因此，能夠抑制如上所述般的漏電流的產生。
[第二實施方式]
接著，參照圖27對第二實施方式的半導體記憶裝置進行說明。圖27是表示第二實施方式的半導體記憶裝置的一部分的結構的示意性剖面圖。
如參照圖7所說明般，於第一實施方式的半導體記憶裝置中，串單元間絕緣層SHE的上端設置於較層間連接點接觸電極Ch的上端更靠上方處。然而，此種結構只是例示。以下，對串單元間絕緣層SHE的上端的Z方向上的位置與層間連接點接觸電極Ch的上端的Z方向上的位置相等的例子進行說明。
第二實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成。但是，第二實施方式的半導體記憶裝置包括串單元間絕緣層SHE2來代替串單元間絕緣層SHE。
串單元間絕緣層SHE2基本上與串單元間絕緣層SHE同樣地構成。但是，於第二實施方式的半導體記憶裝置中，串單元間絕緣層SHE2的上端的Z方向上的位置與層間連接點接觸電極Ch的上端的Z方向上的位置相等。因此，例如，若將串單元間絕 緣層SHE2的上端的Z方向上的位置設為PZSHE2，則位置PZSHE2與位置PZSGDT之間的距離D3和位置PZCh與位置PZSGDT之間的距離D2相等。
第二實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地製造。但是，於製造第二實施方式的半導體記憶裝置時，於參照圖23所說明的步驟中，亦一併將絕緣層SHEB的一部分與絕緣層102的一部分去除，露出層間連接點接觸電極Ch的上表面。該步驟例如可並非藉由RIE等方法而是藉由CMP等方法進行。
於製造第二實施方式的半導體記憶裝置時，亦於形成層間連接點接觸電極Ch之後形成串單元間絕緣層SHE2。因此，能夠抑制如上所述般的漏電流的產生。
[第三實施方式]
接著，參照圖28及圖29對第三實施方式的半導體記憶裝置進行說明。圖28及圖29是表示第三實施方式的半導體記憶裝置的一部分的結構的示意性平面圖。再者，圖28的一部分示出了與導電層110(WL)對應的高度位置的XY剖面。另外，圖28的一部分及圖29示出了省略了位元線BL及絕緣層102的平面。
第三實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成。但是，於第三實施方式的半導體記憶裝置中，層間連接點接觸電極Ch以與第一實施方式不同的圖案配置。
例如，於圖28的例子中，與自Y方向的其中一側開始數第4n(n為1以上且4以下的整數)-1個層間連接點接觸電極行ChC對應的所述中央位置YChCI、和與自Y方向的其中一側開始數第4n個層間連接點接觸電極行ChC對應的所述中央位置YChCO之間的Y方向上的距離較所述間距PSC小。以下，將該距離稱為間距PSC11。
另外，例如，於圖28的例子中，與自Y方向的其中一側開始數第4n個層間連接點接觸電極行ChC對應的所述中央位置YChCO、和與自Y方向的其中一側開始數第4n+1個層間連接點接觸電極行ChC對應的所述中央位置YChCO之間的Y方向上的距離較所述間距PSC大。以下，將該距離稱為間距PSC12。
另外，於圖28的例子中，與自Y方向的其中一側開始數第4n+1個層間連接點接觸電極行ChC對應的所述中央位置YChCO、和與自Y方向的其中一側開始數第4n+2個層間連接點接觸電極行ChC對應的所述中央位置YChCI之間的Y方向上的距離較所述間距PSC小。該距離與所述間距PSC11相等。
於圖29中例示了層間連接點接觸電極ChO的外接圓的Y方向上的中央位置YChCO、半導體柱120O的外接圓的Y方向上的中央位置YSC、以及串單元間絕緣層SHE的Y方向上的中央位置PYSHE。於圖29的例子中，中央位置YChCO與中央位置PYSHE之間的距離D5較中央位置YSC與中央位置PYSHE之間的距離D4大。距離D4亦可為間距PSC的一半的大小。再者，距離D4例如亦可於 包括導電層110(SGD)或導電層110(SGDT)的XY剖面中來規定。另外，距離D5亦可為間距PSC12的一半的大小。
此處，如參照圖3所說明般，於第一實施方式的半導體記憶裝置中，多個中央位置YChCI、YChCO以上文所述的間距PSC於Y方向上排列。然而，於此種結構中，有可能層間連接點接觸電極ChO的自Z方向觀察的面積變小，層間連接點接觸電極ChO的電阻值變大。另外，有時層間連接點接觸電極Vy的Y方向上的定位裕度會變小。
因此，於第三實施方式的半導體記憶裝置中，使與層間連接點接觸電極ChO對應的所述中央位置YChCO遠離串單元間絕緣層SHE。藉此，能夠抑制層間連接點接觸電極Ch的電阻值的上升、及層間連接點接觸電極Vy的Y方向上的定位裕度變小。
[第四實施方式]
接著，參照圖30及圖31對第四實施方式的半導體記憶裝置進行說明。圖30是表示第四實施方式的半導體記憶裝置的一部分的結構的示意性平面圖。再者，圖30的一部分示出了與導電層110(WL)對應的高度位置的XY剖面。另外，圖30的一部分示出了省略了位元線BL及絕緣層102的平面。圖31是表示所述半導體記憶裝置的一部分的結構的示意性剖面圖。
第四實施方式的半導體記憶裝置基本上與第三實施方式的半導體記憶裝置同樣地構成。但是，第四實施方式的半導體記憶裝置包括半導體柱420及閘極絕緣膜430來代替半導體柱120 及閘極絕緣膜130。
例如，如圖31所示，半導體柱420包括部分421以及部分422。部分421、部分422例如包含多晶矽(Si)等。部分421包括與參照圖4所說明的半導體柱120的區域121~區域123對應的區域。部分422包括與參照圖4所說明的半導體柱120的區域124~區域126對應的區域。部分421、部分422具有大致圓筒狀的形狀，於中心部分設置有氧化矽(SiO2)等的絕緣層423、絕緣層424。再者，半導體柱420O的部分422的一部分區域亦可具有自Z方向觀察時為圓弧狀的形狀。
此處，如圖30所示，於第四實施方式中，於與導電層110(WL)對應的XY剖面中，20個半導體柱行SC的Y方向上的中央位置YSC以間距PSC於Y方向上均等地排列。另一方面，於與導電層110(SGDT)對應的XY剖面中，20個半導體柱行SC不於Y方向上均等地排列。
例如，於與導電層110(SGDT)對應的XY剖面中，將包含半導體柱420I的半導體柱行SC的Y方向上的中央位置設為中央位置YSCI。另外，於與導電層110(SGDT)對應的XY剖面中，在關注於X方向上排列的多個半導體柱420O的情況下，將與該些多個半導體柱420O對應的多個外接圓C420的Y方向上的中央位置設為中央位置YSCO。
於圖30的例子中，與自Y方向的其中一側開始數第4n(n為1以上且4以下的整數)-1個半導體柱行SC對應的所述中 央位置YSCI、和與自Y方向的其中一側開始數第4n個半導體柱行SC對應的所述中央位置YSCO之間的Y方向上的距離較所述間距PSC小。以下，將該距離稱為間距PSC21。
另外，例如，於圖30的例子中，與自Y方向的其中一側開始數第4n個半導體柱行SC對應的所述中央位置YSCO、和與自Y方向的其中一側開始數第4n+1個半導體柱行SC對應的所述中央位置YSCO之間的Y方向上的距離較所述間距PSC大。以下，將該距離稱為間距PSC22。
另外，於圖30的例子中，與自Y方向的其中一側開始數第4n+1個半導體柱行SC對應的所述中央位置YSCO、和與自Y方向的其中一側開始數第4n+2個半導體柱行SC對應的所述中央位置YSCI之間的Y方向上的距離較所述間距PSC小。該距離與所述間距PSC21相等。
此處，於圖30的例子中，間距PSC11較間距PSC21小。另外，間距PSC12較間距PSC22大。
另外，於圖31中例示了與半導體柱420的部分421對應的中央位置YSC、與半導體柱420的部分422對應的中央位置YSCO、以及串單元間絕緣層SHE的Y方向上的中央位置PYSHE。於圖31的例子中，中央位置YSCO與中央位置PYSHE之間的距離D6較中央位置YSC與中央位置PYSHE之間的距離D7大。
例如，如圖31所示，閘極絕緣膜430包括部分431以及部分432。
部分431基本上與參照圖4及圖5所說明的閘極絕緣膜130同樣地構成。但是，部分431沿著除了一部分區域以外的半導體柱420的部分421的外周面沿Z方向延伸。例如，如圖31所示，於部分421與導電層112的接觸部未設置部分431。
部分432基本上與參照圖4及圖5所說明的閘極絕緣膜130同樣地構成。部分432沿著除了一部分區域以外的半導體柱420的部分422的外周面沿Z方向延伸。例如，如圖31所示，於部分422與串單元間絕緣層SHE的接觸部，亦可不設置部分432。
此處，於第四實施方式的半導體記憶裝置中，如圖30所示，將與自Y方向的其中一側開始數第4n個半導體柱行SC對應的所述中央位置YSCO、和與自Y方向的其中一側開始數第4n+1個半導體柱行SC對應的所述中央位置YSCO遠離串單元間絕緣層SHE。藉此，與第三實施方式的半導體記憶裝置相比，能夠使與層間連接點接觸電極ChO對應的所述中央位置YChCO更遠離串單元間絕緣層SHE。
[其他實施方式]
以上，對第一實施方式~第四實施方式的半導體記憶裝置進行了說明。然而，該些結構只不過是例示，具體的結構能夠適宜調整。以下，參照圖32對其他實施方式的半導體記憶裝置進行說明。圖32是表示其他實施方式的半導體記憶裝置的一部分的結構的示意性剖面圖。
於圖7的例子中，半導體柱120O的外周面的區域REG 與層間連接點接觸電極ChO的外周面的區域RI連續。然而，例如，於參照圖21所說明的步驟中，有時層間連接點接觸電極ChO與半導體柱120O的接觸面會和槽SHEA分離。在此種情況下，如圖32所示，半導體柱120O的外周面的區域REG與層間連接點接觸電極ChO的外周面的區域RI不連續。
另外，例如，第三實施方式及第四實施方式的半導體記憶裝置亦可包括串單元間絕緣層SHE2(圖27)來代替串單元間絕緣層SHE。
另外，如參照圖3、圖28及圖30所說明般，於第一實施方式~第四實施方式中，於與導電層110(WL)對應的XY剖面中，多個半導體柱行SC於Y方向上以固定的間距PSC排列。然而，於與導電層110(WL)對應的XY剖面中，半導體柱行SC的Y方向上的間距亦可並非固定。例如，與記憶體區塊BLK所對應的20個半導體柱行SC中的自Y方向的其中一側開始數第一個半導體柱行SC對應的中央位置YSC、和與第二個半導體柱行SC對應的中央位置YSC的距離亦可較所述間距PSC大。另外，例如，與記憶體區塊BLK所對應的20個半導體柱行SC中的自Y方向的其中一側開始數第19個半導體柱行SC對應的中央位置YSC、和與第20個半導體柱行SC對應的中央位置YSC的距離亦可較所述間距PSC大。
另外，以上所說明的結構亦可上下顛倒地形成。例如，參照圖1所說明的記憶體胞元陣列MCA與周邊電路PC亦可形成 於不同的晶圓上。在此種情況下，亦可將形成有記憶體胞元陣列MCA的晶圓與形成有周邊電路的晶圓貼合，藉此形成半導體記憶裝置。在此種情況下，記憶體胞元陣列MCA中的結構亦可相對於上文所述的說明而上下顛倒。
[其他]
對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態來實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨內，並且包含於申請專利範圍所記載的發明及其均等的範圍內。
101、102、127:絕緣層 110（SGD）、110（SGDT）、110（WL）:導電層 120:半導體柱/第一半導體柱 120 O:半導體柱 130:閘極絕緣膜 BL:位元線 Ch:層間連接點接觸電極/第一層間連接點接觸電極 D 1、D 2:距離 P ZCh:第二位置/位置 P ZSGDT:第三位置/位置 P ZSHE:第一位置/位置 R EG、R I:區域 SHE:串單元間絕緣層/第一絕緣層 Vy:層間連接點接觸電極 X、Y、Z:方向 Z SGD、Z SHE:長度

Claims (19)

  1. 一種半導體記憶裝置，包括：多個第一導電層，於第一方向上排列；位元線，相對於所述多個第一導電層設置於所述第一方向的其中一側，沿與所述第一方向交叉的第二方向延伸；第二導電層，設置於所述多個第一導電層與所述位元線之間；第一絕緣層，設置於所述多個第一導電層與所述位元線之間，與所述第二導電層於所述第二方向上並排；第一半導體柱，沿所述第一方向延伸，與所述多個第一導電層及所述第二導電層相向；第二半導體柱，沿所述第一方向延伸，與所述多個第一導電層及所述第二導電層相向；第一電荷蓄積膜，設置於所述多個第一導電層與所述第一半導體柱之間；第二電荷蓄積膜，設置於所述多個第一導電層與所述第二半導體柱之間；第一層間連接點接觸電極，連接於所述第一半導體柱的所述第一方向上的所述位元線側的端部；以及第二層間連接點接觸電極，連接於所述第二半導體柱的所述第一方向上的所述位元線側的端部，若將所述第一絕緣層的所述第一方向上的所述位元線側的端部的所述第一方向上的位置設為第一位置， 將所述第一層間連接點接觸電極的所述第一方向上的所述位元線側的端部的所述第一方向上的位置設為第二位置，將所述第二導電層的所述第一方向上的所述位元線側的面的所述第一方向上的位置設為第三位置，則所述第一位置與所述第三位置之間的距離為所述第二位置與所述第三位置之間的距離以上，所述第一絕緣層的一部分自所述第一方向觀察時與所述第一半導體柱重疊，所述第一絕緣層自所述第一方向觀察時不與所述第二半導體柱重疊，所述第一層間連接點接觸電極的所述第二方向上的長度較所述第二層間連接點接觸電極的所述第二方向上的長度小。
  2. 如請求項1所述的半導體記憶裝置，其中，於沿所述第二方向、以及與所述第一方向及所述第二方向交叉的第三方向延伸且包含所述第二導電層的剖面中，所述第一半導體柱的所述第二方向上的長度較所述第二半導體柱的所述第二方向上的長度小。
  3. 如請求項1所述的半導體記憶裝置，其中若將沿所述第二方向、以及與所述第一方向及所述第二方向交叉的第三方向延伸且包含所述第一層間連接點接觸電極及所述第二層間連接點接觸電極的剖面設為第一剖面，則所述第一剖面中的所述第一層間連接點接觸電極的面積較 所述第一剖面中的所述第二層間連接點接觸電極的面積小。
  4. 如請求項3所述的半導體記憶裝置，其中，若將沿所述第二方向及所述第三方向延伸且包含所述第二導電層的剖面設為第二剖面，則所述第二剖面中的所述第一半導體柱的面積較所述第二剖面中的所述第二半導體柱的面積小。
  5. 如請求項1所述的半導體記憶裝置，其中，所述第一絕緣層與所述第一半導體柱及所述第一層間連接點接觸電極相接，所述第一絕緣層與所述第一半導體柱的接觸面和所述第一絕緣層與所述第一層間連接點接觸電極的接觸面連續。
  6. 如請求項1所述的半導體記憶裝置，其中，所述第一絕緣層與所述第一半導體柱及所述第一層間連接點接觸電極相接，所述第一絕緣層與所述第一半導體柱的接觸面和所述第一絕緣層與所述第一層間連接點接觸電極的接觸面不連續。
  7. 如請求項1所述的半導體記憶裝置，其中，若將沿所述第二方向、以及與所述第一方向及所述第二方向交叉的第三方向延伸且包含所述第一層間連接點接觸電極的剖面設為第一剖面，將所述第一剖面中的所述第一層間連接點接觸電極的外接圓的所述第二方向上的中央位置設為第四位置， 將所述第一剖面中的所述第一絕緣層的所述第二方向上的中央位置設為第五位置，將沿所述第二方向及所述第三方向延伸且包含所述第二導電層的剖面設為第二剖面，將所述第二剖面中的所述第一半導體柱的外接圓的所述第二方向上的中央位置設為第六位置，將所述第二剖面中的所述第一絕緣層的所述第二方向上的中央位置設為第七位置，則所述第四位置與所述第五位置之間的距離較所述第六位置與所述第七位置之間的距離大。
  8. 如請求項7所述的半導體記憶裝置，其中，所述第一半導體柱包括：第一部分，沿所述第一方向延伸，與所述多個第一導電層相向；以及第二部分，沿所述第一方向延伸，與所述第二導電層相向，若將所述第一部分的所述第二方向上的中央位置設為第八位置，則所述第八位置於所述第二方向上設置於所述第五位置或所述第七位置與所述第六位置之間。
  9. 如請求項1所述的半導體記憶裝置，更包括：第三導電層，設置於所述多個第一導電層與所述位元線之間，隔著所述第一絕緣層而與所述第二導電層於所述第二方向上 並排；第三半導體柱，沿所述第一方向延伸，與所述多個第一導電層及所述第三導電層相向；以及第三電荷蓄積膜，設置於所述多個第一導電層與所述第三半導體柱之間，所述第一絕緣層的另一部分自所述第一方向觀察時與所述第三半導體柱重疊。
  10. 一種半導體記憶裝置，包括：多個第一導電層，於第一方向上排列；位元線，相對於所述多個第一導電層設置於所述第一方向上的其中一側，沿與所述第一方向交叉的第二方向延伸；第二導電層，設置於所述多個第一導電層與所述位元線之間；第一絕緣層，設置於所述多個第一導電層與所述位元線之間，與所述第二導電層於所述第二方向上並排；第一半導體柱及第二半導體柱，沿所述第一方向延伸，分別與所述多個第一導電層及所述第二導電層相向；第一電荷蓄積膜，設置於所述多個第一導電層與所述第一半導體柱之間；第二電荷蓄積膜，設置於所述多個第一導電層與所述第二半導體柱之間；第一層間連接點接觸電極，連接於所述第一半導體柱的所述第一方向上的所述位元線側的端部；以及 第二層間連接點接觸電極，連接於所述第二半導體柱的所述第一方向上的所述位元線側的端部，所述第一絕緣層的一部分自所述第一方向觀察時與所述第一半導體柱重疊，所述第一絕緣層自所述第一方向觀察時不與所述第二半導體柱重疊，所述第一層間連接點接觸電極的所述第二方向上的長度較所述第二層間連接點接觸電極的所述第二方向上的長度小。
  11. 如請求項10所述的半導體記憶裝置，其中，於沿所述第二方向、以及與所述第一方向及所述第二方向交叉的第三方向延伸且包含所述第二導電層的剖面中，所述第一半導體柱的所述第二方向上的長度較所述第二半導體柱的所述第二方向上的長度小。
  12. 如請求項10所述的半導體記憶裝置，更包括：第三導電層，設置於所述多個第一導電層與所述位元線之間，隔著所述第一絕緣層而與所述第二導電層於所述第二方向上並排；第三半導體柱，沿所述第一方向延伸，與所述多個第一導電層及所述第三導電層相向；第三電荷蓄積膜，設置於所述多個第一導電層與所述第三半導體柱之間；以及第三層間連接點接觸電極，連接於所述第三半導體柱的所述 第一方向上的所述位元線側的端部，所述第一絕緣層的另一部分自所述第一方向觀察時與所述第三半導體柱重疊。
  13. 如請求項10所述的半導體記憶裝置，更包括：第四半導體柱，沿所述第一方向延伸，於與所述第一方向及所述第二方向交叉的第三方向上與所述第一半導體柱並排，與所述多個第一導電層及所述第二導電層相向；第四電荷蓄積膜，設置於所述多個第一導電層與所述第四半導體柱之間；以及第四層間連接點接觸電極，連接於所述第四半導體柱的所述第一方向上的所述位元線側的端部，所述第一絕緣層與所述第一半導體柱及所述第一層間連接點接觸電極、以及所述第四半導體柱及所述第四層間連接點接觸電極相接，所述第一層間連接點接觸電極中的與所述第一絕緣層相接的第一外周面部分及所述第四層間連接點接觸電極中的與所述第一絕緣層相接的第二外周面部分分別沿所述第三方向延伸。
  14. 如請求項13所述的半導體記憶裝置，其中，所述第一外周面部分及所述第二外周面部分沿所述第三方向對準。
  15. 如請求項13所述的半導體記憶裝置，其中，所述第一外周面部分的第一曲率與所述第一層間連接點接觸 電極中的與所述第一絕緣層分離的外周面部分的第二曲率不同。
  16. 一種半導體記憶裝置，包括：多個第一導電層，於第一方向上排列；位元線，相對於所述多個第一導電層設置於所述第一方向的其中一側，沿與所述第一方向交叉的第二方向延伸；第二導電層，設置於所述多個第一導電層與所述位元線之間；第一絕緣層，設置於所述多個第一導電層與所述位元線之間，與所述第二導電層於所述第二方向上並排；第一半導體柱及第二半導體柱，沿所述第一方向延伸，分別與所述多個第一導電層及所述第二導電層相向；第一電荷蓄積膜，設置於所述多個第一導電層與所述第一半導體柱之間；第二電荷蓄積膜，設置於所述多個第一導電層與所述第二半導體柱之間；第一層間連接點接觸電極，連接於所述第一半導體柱的所述第一方向上的所述位元線側的端部；以及第二層間連接點接觸電極，連接於所述第二半導體柱的所述第一方向上的所述位元線側的端部，所述第一絕緣層的一部分自所述第一方向觀察時與所述第一半導體柱重疊，所述第一絕緣層自所述第一方向觀察時不與所述第二半導體柱重疊， 若將沿所述第二方向、以及與所述第一方向及所述第二方向交叉的第三方向延伸且包含所述第一層間連接點接觸電極及所述第二層間連接點接觸電極的剖面設為第一剖面，則所述第一剖面中的所述第一層間連接點接觸電極的面積較所述第一剖面中的所述第二層間連接點接觸電極的面積小。
  17. 如請求項16所述的半導體記憶裝置，其中，若將沿所述第二方向及所述第三方向延伸且包含所述第二導電層的剖面設為第二剖面，則所述第二剖面中的所述第一半導體柱的面積較所述第二剖面中的所述第二半導體柱的面積小。
  18. 如請求項16所述的半導體記憶裝置，更包括：第三導電層，設置於所述多個第一導電層與所述位元線之間，隔著所述第一絕緣層而與所述第二導電層於所述第二方向上並排；第三半導體柱，沿所述第一方向延伸，與所述多個第一導電層及所述第三導電層相向；以及第三電荷蓄積膜，設置於所述多個第一導電層與所述第三半導體柱之間，所述第一絕緣層的另一部分自所述第一方向觀察時與所述第三半導體柱重疊。
  19. 如請求項16所述的半導體記憶裝置，其中，所述第一絕緣層與所述第一層間連接點接觸電極相接， 所述第一層間連接點接觸電極中的與所述第一絕緣層相接的外周面部分的第一曲率與所述第一層間連接點接觸電極中的與所述第一絕緣層分離的外周面部分的第二曲率彼此不同。
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