JP2024037619A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2024037619A
JP2024037619A JP2022142577A JP2022142577A JP2024037619A JP 2024037619 A JP2024037619 A JP 2024037619A JP 2022142577 A JP2022142577 A JP 2022142577A JP 2022142577 A JP2022142577 A JP 2022142577A JP 2024037619 A JP2024037619 A JP 2024037619A
Authority
JP
Japan
Prior art keywords
layer
substrate
conductive
insulating layer
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022142577A
Other languages
English (en)
Inventor
康人 中嶋
Yasuto Nakajima
耕生 野田
Kosei Noda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022142577A priority Critical patent/JP2024037619A/ja
Priority to US18/338,021 priority patent/US20240081084A1/en
Publication of JP2024037619A publication Critical patent/JP2024037619A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１導電層と対向する第１半導体層を含むメモリ構造と、第１配線と、第２導電層と、複数の第１導電層を第２方向に分断する第１絶縁層と、複数の第１導電層のうち基板に最も近い側に配置された一又は複数の第１導電層を第２方向に分断する第２絶縁層と、複数の第１導電層のうち基板から最も遠い側に配置された一又は複数の第１導電層を第２方向に分断する第３絶縁層とを備える。メモリ構造は、基板から遠ざかるにつれて第２方向の幅が小さくなるテーパー形状を有し、第３絶縁層は、基板に近づくにつれて第２方向の幅が小さくなるテーパー形状を有する。【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等、データを記憶可能なメモリ部を備える。
特開２０２０－１７８０１０号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層及び第１半導体層と複数の第１導電層との間に設けられたゲート絶縁層を含むメモリ構造と、第１半導体層の基板に近い側の端部と接続されて第１方向と交差する第２方向に延びる第１配線と、第１半導体層の基板から遠い側の端部と接続された第２導電層と、複数の第１導電層を第２方向に分断する第１方向及び第２方向と交差する第３方向、及び第１方向に延びる第１絶縁層と、複数の第１導電層のうち基板に最も近い側に配置された一又は複数の第１導電層を第２方向に分断する第１方向及び第３方向に延びる第２絶縁層と、複数の第１導電層のうち基板から最も遠い側に配置された一又は複数の第１導電層を第２方向に分断する第1方向及び第３方向に延びる第３絶縁層と、を備える。メモリ構造は、基板から遠ざかるにつれて第２方向の幅が小さくなるテーパー形状を有する。第３絶縁層は、基板に近づくにつれて第２方向の幅が小さくなるテーパー形状を有する。
第１実施形態に係るメモリダイＭＤの構成を示す模式的な回路図である。 同メモリダイＭＤの構成を示す模式的な斜視図である。 チップＣＭの構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 同製造方法を説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 同実施形態の製造方法を説明するための模式的な断面図である。 第４実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面と交差する方向を第１方向、この所定の面に沿った方向を第２方向、この所定の面に沿って第２方向と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を模式的に示す等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続された一又は複数のドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、一又は複数のソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）等と呼ぶ事がある。
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備えた電界効果型のトランジスタ（メモリトランジスタ）である。半導体層はチャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば窒化シリコン膜（ＳｉＮ）又はフローティングゲート等の電荷蓄積膜である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。なお、１つのメモリユニットＭＵに含まれる複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＭＢ中の全てのメモリユニットＭＵの直列方向の同じ位置のメモリセルＭＳ同士で共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。この例では、１つのメモリユニットＭＵに２つのドレイン選択トランジスタＳＴＤ及び２つのソース選択トランジスタＳＴＳを備えているように示されているが、１つのメモリユニットＭＵにおける選択トランジスタＳＴＤ、ＳＴＳは、それぞれ１つでも良いし、３つ以上設けられていても良い。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。
ドレイン選択ゲート線ＳＧＤは、ストリングユニットＳＵ毎に別々に設けられ、１つのストリングユニットＳＵ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。図１では、それぞれのストリングユニットＳＵに接続されるドレイン選択ゲート線ＳＧＤを、ドレイン選択ゲート線ＳＧＤ１，ＳＧＤ２，…，ＳＧＤｎ－１，ＳＧＤｎと表記している。
ソース選択ゲート線ＳＧＳは、１つのメモリブロックＭＢ中の1又は複数のストリングユニットＳＵ毎に別々に設けられ、1又は複数のストリングユニットＳＵ中の全てのソース選択トランジスタＳＴＳに共通に接続される。図１では、１つのメモリブロックＭＢに含まれる複数のストリングユニットＳＵを２つに分割し、一方の複数のストリングユニットＳＵに接続されるソース選択ゲート線ＳＧＳをソース選択ゲート線ＳＧＳ１、他方の複数のストリングユニットＳＵに接続されるソース選択ゲート線ＳＧＳをソース選択ゲート線ＳＧＳ２と表記している。
［メモリダイＭＤの構造］
図２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。本実施形態に係る半導体記憶装置は、メモリダイＭＤを備える。メモリダイＭＤは、メモリセルアレイＭＣＡを含むチップＣＭと、周辺回路ＰＣを含むチップＣＰと、を備える。
チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。ボンディングパッド電極ＰＸは、メモリダイＭＤを図示しないコントローラダイ等に電気的に接続するための電極として機能する。
尚、図２の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図３は、チップＣＭの構成を示す模式的な底面図である。図４は、図３のＡで示した部分の構成を拡大して示す模式的な底面図である。尚、図４は、図５の構造をＣ－Ｃ´線、Ｄ－Ｄ´線、及びＥ－Ｅ´線に沿ってそれぞれ切断し矢印方向に見た平面図をＸ方向に並べて示している。図５は、メモリダイＭＤを、図４に示すＢ－Ｂ´線に沿って切断し、矢印の方向から見た模式的な断面図である。図６は、図５のＦで示した部分の構成を拡大して示す模式的な断面図である。図７は、図５のＧで示した部分の構造を拡大して示す模式的な断面図である。
［チップＣＭの構造］
チップＣＭは、例えば図３に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡと、メモリセルアレイ領域ＲＭＣＡの外周に沿って設けられたメモリセルアレイ外周領域ＲＭＣＡＥと、複数のボンディングパッド電極ＰＸに対応する複数のボンディングパッド電極領域ＲＰＸと、チップＣＭの外縁部に沿って設けられたエッジシール領域ＲＥと、を備える。
メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを有する。Ｙ方向に隣接するメモリブロックＭＢの間には、それぞれ、例えば図４及び図５に示す様に、Ｘ方向及びＺ方向に延びるブロック間構造ＳＴが配置されている。
メモリブロックＭＢは、図５に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数のメモリ構造１００と、を備える。
複数の導電層１１０は、それぞれＸ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース選択ゲート線ＳＧＳ及びこれに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。以下、この様な導電層１１０を、導電層１１０（ＳＧＳ）と呼ぶ場合がある。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ドレイン選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。以下、この様な導電層１１０を、導電層１１０（ＳＧＤ）と呼ぶ場合がある。
複数の導電層１１０のうち、導電層１１０（ＳＧＳ）と導電層１１０（ＳＧＤ）との間に配置された複数の導電層１１０は、ワード線ＷＬ及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。以下、この様な導電層１１０を、導電層１１０（ＷＬ）と呼ぶ場合がある。
メモリ構造１００は、Ｚ方向に延伸する半導体層１２０と、複数の導電層１１０及び半導体層１２０の間に設けられたゲート絶縁膜１３０と、を備える。メモリ構造１００の導電層１１０（ＳＧＳ）と対向する位置に一又は複数のソース選択トランジスタＳＴＳ（図１）が構成される。メモリ構造１００の導電層１１０（ＳＧＤ）と対向する位置に一又は複数のドレイン選択トランジスタＳＴＤ（図１）が構成される。メモリ構造１００の導電層１１０（ＷＬ）と対向する位置に複数のメモリセルＭＣ（図１）が構成される。
メモリ構造１００は、例えば図４に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。メモリ構造１００における半導体層１２０は、例えば、複数のメモリセルのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図５に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、導電層１１０と対向している。半導体層１２０と導電層１１０との間には、ゲート絶縁膜１３０が設けられている。
最上層の絶縁層１０１の上には、多結晶シリコン（Ｓｉ）等の導電層１１２が設けられている。半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む不純物領域が設けられている。半導体層１２０の上端部は、ゲート絶縁膜１３０によって覆われている。ゲート絶縁膜１３０の一部は除去されて、半導体層１２０の上端部の側面の一部が露出し、導電層１１２と電気的に接続されている。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、絶縁層１２５の下端を覆う。また、この不純物領域は、ビット線ＢＬに電気的に接続されている。ビット線ＢＬは、上述の第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図６には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図４及び図５に示す様に、Ｘ方向及びＺ方向に延伸し、複数の導電層１１０及び複数の絶縁層１０１を、メモリブロックＭＢ毎に、Ｙ方向に分断する。ブロック間構造ＳＴは、例えばＸ方向及びＺ方向に延伸する導電層１４１と、導電層１４１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１４２と、を備える。導電層１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４１は、例えば、ソース線の一部として機能する。導電層１４１の上端部は、最上層の絶縁層１０１の上面よりも上方に位置する。また、導電層１４１の上端部は導電層１１２と電気的に接続されている。
導電層１１２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１２は、例えば、ソース線の一部として機能する。導電層１１２は、絶縁層１０１の上面、半導体層１２０の上端部、及び、導電層１４１の上端部に接する。
導電層１１２及び導電層１１０（ＳＧＳ）は、メモリブロックＭＢのＹ方向の中央部で、ソース側分割絶縁層ＳＨＥ２によって、導電層１１２と共にＹ方向に２つに分断されている。よって、導電層１１０（ＳＧＳ）のＹ方向の幅は、メモリブロックＭＢのＹ方向の幅のほぼ１／２である。導電層１１０（ＳＧＳ）は、それぞれ、１つのメモリブロックＭＢのＹ方向の一方と他方とで電気的に独立している。
一方、導電層１１０（ＳＧＤ）は、ストリングユニット間絶縁層ＳＨＥ１によってストリングユニットＳＵ毎にＹ方向に分断されている。よって、導電層１１０（ＳＧＤ）は、その他の導電層１１０（ＳＧＳ），１１０（ＷＬ）よりもＹ方向の幅が小さい。導電層１１０（ＳＧＤ）は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
尚、この例では、ストリングユニット間絶縁層ＳＨＥ１は、図４に示す様に、ブロック間構造ＳＴの間に５つ設けられている。Ｙ方向の中央のストリングユニット間絶縁層ＳＨＥ１は、メモリブロックＭＢのＹ方向の中央にＸ方向に並んだダミーのメモリ構造１００の列と重なる様に設けられている。その他のストリングユニット間絶縁層ＳＨＥ１は、Ｙ方向に隣接するＸ方向に並んだメモリ構造１００の列の間に、これらメモリ構造１００の列に接するように設けられている。また、ソース側分割絶縁層ＳＨＥ２は、図４に示す様に、メモリブロックＭＢのＹ方向の中央にＸ方向に並んだダミーのメモリ構造１００の列と重なる様に設けられている。
［チップＣＰの構造］
チップＣＰは、例えば図５に示す様に、基板２００と、基板２００の表面に設けられた複数のトランジスタＴｒと、を備える。これら複数のトランジスタＴｒは、上述の第２貼合電極ＰＩ２を介してチップＣＭ内の構成に接続され、メモリセルアレイＭＣＡの制御に用いられる周辺回路ＰＣとして機能する。この周辺回路ＰＣは、例えば、読出動作において、ビット線ＢＬ、半導体層１２０、導電層１１０、導電層１１２及び導電層１４１を含む電流経路に電圧を供給し、電流が流れるか否か等に応じてメモリセルに記録されたデータを判定する。
周辺回路ＰＣは、メモリセルＭＣに対するデータの読み出し（又は書き込み）に際して、アクセスすべきストリングユニットＳＵに対応した導電層１１０（ＳＧＤ）に駆動電圧を印加して、選択された一つのストリングユニットＳＵのドレイン選択トランジスタＳＴＤのみをオン状態にする。また、周辺回路ＰＣは、メモリセルＭＣに対するデータの読み出し（又は書き込み）に際して、選択されたストリングユニットＳＵが含まれる一方の導電層１１０（ＳＧＳ）に駆動電圧を印加して、他方の導電層（ＳＧＳ）に接続されたソース選択トランジスタＳＴＳをオフ状態にする。これにより、読み出し動作に関与しないメモリセルＭＣをフローティング状態とする。
メモリ構造１００は、図７に示す様に、基板２００（図５）から遠ざかるにつれてＹ方向の幅が狭くなるテーパー形状を有する。より具体的には、メモリ構造１００の下端部のＹ方向の幅ｗ１は、上端部のＹ方向の幅ｗ２よりも大きい。また、ソース側分割絶縁層ＳＨＥ２は、図７に示す様に、基板２００（図５）に近づくにつれてＹ方向の幅が狭くなるテーパー形状を有する。より具体的には、ソース側分割絶縁層ＳＨＥ２の上端部のＹ方向の幅ｗ３は、下端部のＹ方向の幅ｗ４よりも大きい。
［製造方法］
次に、図８～図２４を参照して、メモリダイＭＤの製造方法について説明する。図８～図２４は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図８に示す様に、基板３００上に、酸化シリコン（ＳｉＯ２）等の絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。次に、絶縁層１０２上に、シリコン等の導電層１１２Ａ、酸化シリコン（ＳｉＯ２）等の犠牲層１０３Ａ、窒化シリコン（ＳｉＮ）等の犠牲層１０３Ｂ、酸化シリコン（ＳｉＯ２）等の犠牲層１０３Ｃ、シリコン等の導電層１１２Ｂを形成する。導電層１１２Ａ，１１２Ｂは、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。次に、導電層１１２Ｂの上に酸化シリコン（ＳｉＯ２）等の複数の絶縁層１０１、及び窒化シリコン（ＳｉＮ）等の複数の犠牲層１１０Ａを交互に形成する。これらの工程は、例えば、ＣＶＤ等の方法によって行われる。次に、最上層の絶縁層１０１の上に、レジストを形成し、フォトエッチングの手法によりマスク１０４を形成する。
次に、例えば図９に示す様に、マスク１０４を用いて、メモリ構造１００に対応する位置に、複数のメモリ孔１００Ａを形成する。メモリ孔１００Ａは、Ｚ方向に延伸し、複数の絶縁層１０１、複数の犠牲層１１０Ａ、導電層１１２Ｂ、及び、犠牲層１０３Ｃ、１０３Ｂ、１０３Ａを貫通し、導電層１１２Ａの途中に至る。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図１０に示す様に、最上層の絶縁層１０１の上面及びメモリ孔１００Ａの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成し、メモリ構造１００Ｂを形成する。半導体層１２０の形成に際しては、例えば、ＣＶＤ等による成膜が行われ、メモリ孔１００Ａの内部に、アモルファスシリコン（Ｓｉ）膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン（Ｓｉ）膜の結晶構造を改質するようにしても良い。また、メモリ孔１００Ａの内周面に、ゲート絶縁膜１３０を形成するのに先立ち、導電層１１２Ａ及び導電層１１２Ｂのうちメモリ孔１００Ａに露出した部分に、例えば熱酸化等によって、それぞれ酸化シリコン（ＳｉＯ２）等の絶縁層を形成するようにしても良い。
次に、例えば図１１に示す様に、絶縁層１２５、半導体層１２０及びゲート絶縁膜１３０の一部を除去して最上層に位置する絶縁層１０１を露出させる。また、半導体層１２０及び絶縁層１２５の上端部を絶縁層１０１の上面よりも下に掘り下げる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１２に示す様に、半導体層１２０及び絶縁層１２５の上端に、半導体層１２１を形成する。半導体層１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含むアモルファスシリコンを含む。この工程は、例えば、ＣＶＤ等の方法によって行う。次に、例えば、ＲＩＥ等の方法によって半導体層１２１の一部を除去して最上層に位置する絶縁層１０１を露出させる。次に、絶縁層１０１及び半導体層１２１の上に絶縁層１０５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１３に示す様に、ブロック間構造ＳＴが形成される位置に溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１、犠牲層１１０Ａ、導電層１１２Ｂ、犠牲層１１３Ｃ、及び犠牲層１１３ＢをＹ方向に分断し、犠牲層１１３Ａの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。次に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜１４０Ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成した後、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分を除去することにより行う。
次に、例えば図１４に示す様に、犠牲層１１３Ａ，１１３Ｂ，１１３Ｃ及びゲート絶縁膜１３０の一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図１５に示す様に、犠牲層１１３Ａ，１１３Ｂ，１１３Ｃ及びゲート絶縁膜１３０の一部を除去した部分に半導体層を形成し、新たに形成された半導体層と導電層１１２Ａ，１１２Ｂとで導電層１１２を形成する。また、溝ＳＴＡに形成された半導体層を除去する。この工程は、例えば、エピタキシャル成長、及びＲＩＥ等の方法によって行う。
次に、例えば図１６に示す様に、保護膜１４０Ｂを除去すると共に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリ構造１００Ｂを含む中空構造が形成される。
次に、例えば図１７に示す様に、中空となった部分に導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。次に、溝ＳＴＡ内にブロック間構造ＳＴを構成する絶縁層１４２を形成する。次に、絶縁層１４２のＹ方向の中央に導電層１４１を形成すると共に、コンタクト１６１を形成する。これらの工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。絶縁層１４２は、絶縁層１０５から導電層１１２まで延びている。導電層１４１は、絶縁層１０５を貫通し、下端部が導電層１１２に電気的に接続されている。コンタクト１６１は、絶縁層１０５を貫通し、メモリ構造１００Ｂの半導体層１２１に電気的に接続される。
次に、例えば図１８に示す様に、絶縁層１０５の上にレジストを形成し、フォトエッチングの手法によりマスク１０６を形成する。マスク１０６を用いて、絶縁層１０５、絶縁層１０１及び導電層１１０（ＳＧＤ）をＹ方向に分断する溝ＳＨＥ１Ａを形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１９に示す様に、溝ＳＨＥ１Ａにストリングユニット間絶縁層ＳＨＥ１を形成する。次に、絶縁層１０５の上に絶縁層１０５を積層する。次に、絶縁層１０５を所定パターンでエッチングしてコンタクト１６１に接続されるコンタクト１６２及びビット線ＢＬを形成する。
次に、例えば図２０に示す様に、ビット線ＢＬの上に絶縁層１０５を積層して、コンタクト１６３、配線１６４、コンタクト１６５、及び、第１貼合電極ＰＩ１等を形成する。この工程は、例えば、ＣＶＤ、フォトリソグラフィー、エッチング等の方法によって行う。これにより、チップＣＭが製造される。
次に、例えば図２１に示す様に、上記工程でチップＣＭが形成されたウェハと、別工程でチップＣＰが形成されたウェハとを、第１貼合電極Ｐ１１と第２貼合電極Ｐ１２とが接続されるように位置合わせして貼合する。この貼合工程では、例えば、一方のウェハを他方のウェハに向かって押し付けることによって両者を密着させ、熱処理等を行う。これにより、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、チップＣＭが形成されたウェハが、チップＣＰが形成されたウェハに貼合される。
次に、例えば図２２に示す様に、チップＣＭに含まれる基板３００を除去する。
次に、例えば図２３に示す様に、絶縁層１０２の上にレジストを形成し、フォトエッチングの手法によりマスク１０７を形成する。マスク１０７を用いて、絶縁層１０２、導電層１１２、及び導電層（ＳＧＳ）をＹ方向に２つに分断する溝ＳＨＥ２Ａを形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２４に示す様に、溝ＳＨＥ２Ａにソース側分割絶縁層ＳＨＥ２を形成する。次に、絶縁層１０２の上に、配線層１７０及び絶縁層１０８を形成する。その後、この構造の上方にボンディングパッド電極ＰＸ等を形成し、ウェハを貼り合わせた構造をダイシングすることにより、メモリダイＭＤが形成される。
［効果］
本実施形態によれば、１つのメモリブロックＭＢ内のソース選択ゲート線ＳＧＳを２つに分断し、一方のみを選択的に駆動することにより、メモリセルＭＣの駆動時の負荷容量を軽減し、リードタイムを改善することができる。ソース選択ゲート線ＳＧＳを分断するためのソース側分割絶縁層ＳＨＥ２は、チップＣＭ、ＣＰの貼合後に上面側から形成可能であるため、製造が容易である。また、導電層１１２は、ソース側分割絶縁層ＳＨＥ２によって分断されるが、それぞれの導電層１１２は、ブロック間構造ＳＴの導電層１４１に接続されているので、共通ソースとして機能する。
更に、図７に示すように、メモリ構造１００は、基板２００から遠ざかるにつれてＹ方向の幅が狭くなるテーパー形状を有し、ソース側分割絶縁層ＳＨＥ２は、基板２００に近づくにつれてＹ方向の幅が狭くなるテーパー形状を有する。このため、メモリ構造１００とソース側分割絶縁層ＳＨＥ２との間の最小ギャップｇ１を、両者が同じテーパー形状を有する場合に比べて広くすることができる。
［第２実施形態］
次に、図２５を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図２５は、第２実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ソース側分割絶縁層ＳＨＥ２が１つのメモリブロックＭＢに５つ設けられている。ソース側分割絶縁層ＳＨＥ２は、ストリングユニット間絶縁層ＳＨＥ１と同様、ストリングユニットＳＵ毎に導電層１１０（ＳＧＳ）を分断している。
ソース側分割絶縁層ＳＨＥ２によって分断された導電層１１２は、例えば、配線層１７０によって互いに接続されるので、共通ソースとして機能する。
この実施形態によれば、ソース選択ゲート線ＳＧＳとドレイン選択ゲート線ＳＧＤとを同様に制御することができるので、制御が容易になる。また、オン状態となるソース選択トランジスタＳＴＳの数が、第１実施形態よりも少なくなるので、更にメモリセルＭＣの駆動時の負荷容量を軽減し、リードタイムを改善することができる。
［第３実施形態］
次に、図２６を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図２６は、第３実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、メモリブロックＭＢにおける導電層１１２のＹ方向の中央部に、Ｘ方向及びＺ方向に延びる酸化シリコン（ＳｉＯ２）等の絶縁層１０９が設けられている。ソース側分割絶縁層ＳＨＥ２は、絶縁層１０９、絶縁層１０１、及び、導電層１１０（ＳＧＳ）をＹ方向に分断する。
図２７は、第３実施形態の製造方法を説明するための図である。この実施形態では、基板３００の上に絶縁層１０２、犠牲層１０３Ａ，１０３Ｂ，１０３Ｃ、及び導電層１１２Ｂを形成した後、メモリブロックＭＢのＹ方向の中央部に、絶縁層１０９を予め形成しておく。この工程は、例えば、フォトリソグラフィー、エッチング、ＣＶＤ等の方法によって行う。
第３実施形態によれば、ソース側分割絶縁層ＳＨＥ２を形成するための溝を形成する際に、絶縁層１０９，１０１と導電層１１０（ＳＧＳ）だけを考慮し、多結晶シリコンの導電層１１２はエッチングしないので、エッチング条件が簡単になる。
［第４実施形態］
次に、図２８を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図２８は、第４実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
本実施形態に係る半導体記憶装置の製造方法は、基本的には第１実施形態に係る半導体記憶装置の製造方法と同様である。ただし、本実施形態においては、導電層１１２を、ソース側分割絶縁層ＳＨＥ２を作成するためのマスクとして使用する。この場合、図示のように、エッチング条件によっては、導電層１１２でのテーパー角度と、導電層１１０（ＳＧＳ）でのテーパー角度が異なる。換言すると、ソース側分割絶縁層ＳＨＥ２は、基板２００側に位置して導電層１１０（ＳＧＳ）を分断する第１部分と、基板２００とは反対側に位置して導電層１１２を分断する第２部分とを有し、第２部分は、第１部分よりも大きいテーパーを有する。より具体的には、ソース側分割絶縁層ＳＨＥ２の、下端におけるＹ方向の幅をｗ１１、導電層１１２の下面におけるＹ方向の幅をｗ１２、上端におけるＹ方向の幅をｗ１３、下端から導電層１１２の下面までの高さをｈ１、導電層１１２の下面から上端までの距離をｈ２とすると、これらの関係は、
（ｗ１２－ｗ１１）／ｈ１＜（Ｗ１３－ｗ１２）／ｈ２
となる。
この実施形態によれば、導電層１１２をマスクとして用いるので、製造工程が簡略化される。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１１２…導電層、１２０…半導体層、１２５…絶縁層、１３０…ゲート絶縁膜。

Claims (9)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層及び前記第１半導体層と前記複数の第１導電層との間に設けられたゲート絶縁層を含むメモリ構造と、
    前記第１半導体層の前記基板に近い側の端部と接続されて前記第１方向と交差する第２方向に延びる第１配線と、
    前記第１半導体層の前記基板から遠い側の端部と接続された第２導電層と、
    前記複数の第１導電層を前記第２方向に分断する前記第１方向及び前記第２方向と交差する第３方向及び前記第１方向に延びる第１絶縁層と、
    前記複数の第１導電層のうち前記基板に最も近い側に配置された一又は複数の前記第１導電層を前記第２方向に分断する前記第１方向及び前記第３方向に延びる第２絶縁層と、
    前記複数の第１導電層のうち前記基板から最も遠い側に配置された一又は複数の前記第１導電層を前記第２方向に分断する前記第１方向及び前記第３方向に延びる第３絶縁層と、
    を備え、
    前記メモリ構造は、前記基板から遠ざかるにつれて前記第２方向の幅が小さくなるテーパー形状を有し、
    前記第３絶縁層は、前記基板に近づくにつれて前記第２方向の幅が小さくなるテーパー形状を有する
    半導体記憶装置。
  2. 前記メモリ構造の前記基板から遠い側の端部は、側面の一部の前記ゲート絶縁層が除去されて前記第１半導体層の側面が露出した露出部を有し、この露出部が前記第２導電層と電気的に接続されている
    請求項１記載の半導体記憶装置。
  3. 前記第１絶縁層に沿って設けられ、前記第１方向及び前記第３方向に延び、一端が前記第２導電層と接続された第３導電層を有する
    請求項１記載の半導体記憶装置。
  4. 前記第１絶縁層の間に設けられた前記第２絶縁層の数は、前記第１絶縁層の間に設けられた前記第３絶縁層の数よりも多い
    請求項１記載の半導体記憶装置。
  5. 前記第１絶縁層の間に設けられた前記第３絶縁層は１つである
    請求項４記載の半導体記憶装置。
  6. 前記第１絶縁層の間に設けられた前記第２絶縁層の数は、前記第１絶縁層の間に設けられた前記第３絶縁層の数と等しい
    請求項１記載の半導体記憶装置。
  7. 前記メモリ構造の前記基板側の端部の前記第２方向の幅は、前記メモリ構造の前記基板と反対側の端部の前記第２方向の幅よりも大きく、
    前記第３絶縁層の前記基板側の端部の前記第２方向の幅は、前記第３絶縁層の前記基板と反対側の端部の前記第２方向の幅よりも小さい
    請求項１記載の半導体記憶装置。
  8. 前記第３絶縁層は、前記基板側に位置して前記第１導電層を分断する第１部分と、前記第２導電層を分断する第２部分とを有し、
    前記第２部分は、前記第１部分よりも大きいテーパーを有する
    請求項１記載の半導体記憶装置。
  9. 前記第２導電層は、第４絶縁層によって前記第２方向に分断され、
    前記第３絶縁層は、前記第４絶縁層及び前記第１導電層を前記第２方向に分断する
    請求項１記載の半導体記憶装置。
JP2022142577A 2022-09-07 2022-09-07 半導体記憶装置 Pending JP2024037619A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022142577A JP2024037619A (ja) 2022-09-07 2022-09-07 半導体記憶装置
US18/338,021 US20240081084A1 (en) 2022-09-07 2023-06-20 Semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022142577A JP2024037619A (ja) 2022-09-07 2022-09-07 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2024037619A true JP2024037619A (ja) 2024-03-19

Family

ID=90060349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022142577A Pending JP2024037619A (ja) 2022-09-07 2022-09-07 半導体記憶装置

Country Status (2)

Country Link
US (1) US20240081084A1 (ja)
JP (1) JP2024037619A (ja)

Also Published As

Publication number Publication date
US20240081084A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
US11728220B2 (en) Integrated circuit devices and methods of manufacturing the same
JP2020035913A (ja) 半導体記憶装置
JP2010192569A (ja) 不揮発性半導体記憶装置及びその製造方法
US11177159B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
TW202013619A (zh) 半導體記憶裝置
US20240114686A1 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20230422503A1 (en) Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11183456B2 (en) Memory arrays and methods used in forming a memory array
US11672114B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
TWI824557B (zh) 半導體記憶裝置
US20220336278A1 (en) Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
JP2024037619A (ja) 半導体記憶装置
JP2008270351A (ja) 不揮発性半導体記憶装置
US20210280691A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
JP2022048039A (ja) 半導体記憶装置
US20230016742A1 (en) Transistor And Memory Circuitry Comprising Strings Of Memory Cells
TWI836214B (zh) 半導體記憶裝置
US11895834B2 (en) Methods used in forming a memory array comprising strings of memory cells
US20230209824A1 (en) Integrated Circuitry, Memory Circuitry Comprising Strings Of Memory Cells, And Method Of Forming Integrated Circuitry
US20230320085A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230317800A1 (en) Memory Circuitry Comprising Strings Of Memory Cells
US20240172431A1 (en) Three-dimensional memory device with separated source lines and method of making the same
US20230099418A1 (en) Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230011135A1 (en) Memory Array Comprising Strings Of Memory Cells And Methods Including A Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
JP2008283134A (ja) 半導体記憶装置及びその製造方法