JP2022048039A - 半導体記憶装置 - Google Patents

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Yusuke Shimada
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Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に延伸し第２方向に並ぶ第１、第２、第３導電層と、第１、第２導電層の間に設けられた複数の第１半導体層及び第１、第２電荷蓄積部と、隣り合う２つの第１、第２電荷蓄積部の間に設けられた第２、第３絶縁層と、第２、第３導電層の間に設けられた複数の第２半導体層及び第３、第４電荷蓄積部と、隣り合う２つの第３、第４電荷蓄積部の間に設けられた第５、第６絶縁層と、を備える。第１導電層の第２絶縁層との対向面、及び、第２導電層の第３絶縁層との対向面には、窒素（Ｎ）及びチタン（Ｔｉ）の少なくとも一方を含むバリア導電膜が設けられている。第２導電層の第５絶縁層との対向面、及び、第３導電層の第６絶縁層との対向面には、窒素（Ｎ）及びチタン（Ｔｉ）の少なくとも一方を含むバリア導電膜が設けられていない。【選択図】図５

Description

以下に記載された実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数のゲート電極と、これら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積部やフローティングゲート等の導電性の電荷蓄積部等、データを記憶可能なメモリ部を備える。
特開２０１９－５４１８２号公報
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に延伸し、第１方向と交差する第２方向に並ぶ第１導電層、第２導電層及び第３導電層と、を備える。また、半導体記憶装置は、第１導電層と第２導電層との間に設けられ、第１方向に並ぶ複数の第１半導体層と、第１導電層と複数の第１半導体層との間に設けられた複数の第１電荷蓄積部と、第２導電層と複数の第１半導体層との間に設けられた複数の第２電荷蓄積部と、第１導電層と第２導電層との間に設けられ、第１方向において隣り合う２つの第１半導体層の間に位置する第１絶縁層と、第１導電層と第１絶縁層との間に設けられ、第１方向において隣り合う２つの第１電荷蓄積部の間に位置する第２絶縁層と、第２導電層と第１絶縁層との間に設けられ、第１方向において隣り合う２つの第２電荷蓄積部の間に位置する第３絶縁層と、を備える。また、半導体記憶装置は、第２導電層と第３導電層との間に設けられ、第１方向に並ぶ複数の第２半導体層と、第２導電層と複数の第２半導体層との間に設けられた複数の第３電荷蓄積部と、第３導電層と複数の第２半導体層との間に設けられた複数の第４電荷蓄積部と、第２導電層と第３導電層との間に設けられ、第１方向において隣り合う２つの第２半導体層の間に位置する第４絶縁層と、第２導電層と第４絶縁層との間に設けられ、第１方向において隣り合う２つの第３電荷蓄積部の間に位置する第５絶縁層と、第３導電層と第４絶縁層との間に設けられ、第１方向において隣り合う２つの第４電荷蓄積部の間に位置する第６絶縁層と、を備える。また、第１導電層の第２方向における側面のうち、第２絶縁層と対向する面を第１の面とし、第２導電層の第２方向における側面のうち、第３絶縁層と対向する面を第２の面とし、第２導電層の第２方向における側面のうち、第５絶縁層と対向する面を第３の面とし、第３導電層の第２方向における側面のうち、第６絶縁層と対向する面を第４の面とすると、第１の面及び第２の面には窒素（Ｎ）及びチタン（Ｔｉ）の少なくとも一方を含むバリア導電膜が設けられ、第３の面及び第４の面には窒素（Ｎ）及びチタン（Ｔｉ）の少なくとも一方を含むバリア導電膜が設けられていない。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並び第１方向と交差する第２方向に延伸する複数の第１導電層と、複数の第１導電層にそれぞれ接続された複数のメモリセルと、第１方向に並び第２方向に延伸し複数の第１導電層の第２方向の端部にそれぞれ接続された複数の第２導電層と、第１方向に延伸し複数の第２導電層にそれぞれ接続された複数のコンタクト電極と、を備える。複数の第２導電層は、金属を含む第１金属膜を備える。複数の第１導電層は、金属を含む膜を備えておらず、又は、金属を含み且つ第１方向における厚みが第１金属膜の第１方向における厚みよりも小さい第２金属膜を備える。
第１実施形態に係る半導体記憶装置の模式的な等価回路図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な平面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 第５実施形態に係る半導体記憶装置の模式的な断面図である。 第６実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶ場合がある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する制御部ＣＵと、を備える。
メモリセルアレイＭＣＡは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン側選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、それぞれソース側選択トランジスタＳＴＳに接続され、これらを介して共通のソース線ＳＬに接続される。
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁層は、データを記憶可能な電荷蓄積部を備える。メモリセルＭＣのしきい値電圧は、電荷蓄積部中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬの一部である。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン側選択トランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤの一部である。ソース側選択トランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳの一部である。
制御部ＣＵは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に供給する。制御部ＣＵは、例えば、メモリセルアレイＭＣＡと同一の基板上に設けられた複数のトランジスタ及び配線を含んでいても良いし、メモリセルアレイＭＣＡと異なる基板上に設けられた複数のトランジスタ及び配線を含んでいても良い。
図２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。
本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００には、Ｘ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられている。また、各メモリセルアレイ領域ＲＭＣＡには、メモリセル領域ＲＭＣと、これらメモリセル領域ＲＭＣとＸ方向に並ぶフックアップ領域ＲＨＵと、が設けられている。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。各メモリブロックＢＬＫはＸ方向に延伸し、それぞれ、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにわたって設けられている。
［メモリセル領域ＲＭＣの構成］
図３は、メモリセル領域ＲＭＣの一部の構成を示す模式的なＸＹ断面図である。図４は、メモリセル領域ＲＭＣの一部の構成を示す模式的なＹＺ断面図である。図５は、図３の一部の構成を示す模式的な拡大図である。図６は、図５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。図７は、図５に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。
本実施形態に係る半導体記憶装置は、例えば図４に示す様に、半導体基板１００上においてＹ方向に配列された複数の積層体構造ＬＳと、これら複数の積層体構造ＬＳの間に設けられたトレンチ構造ＡＴと、を備える。積層体構造ＬＳは、酸化シリコン（ＳｉＯ２）等の絶縁層１０１を介してＺ方向に積層された複数の導電層１１０を含む。トレンチ構造ＡＴは、例えば図３に示す様に、Ｚ方向に延伸し酸化シリコン（ＳｉＯ２）等の絶縁層１５０を介してＸ方向に並ぶ複数の半導体層１２０を含む。また、導電層１１０と半導体層１２０との間には、それぞれ、ゲート絶縁層１３０が設けられている。また、導電層１１０と絶縁層１５０との間には、それぞれ、窒化シリコン（ＳｉＮ）等の絶縁層１５１が設けられている。
半導体基板１００は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、半導体基板１００の表面には、例えば、制御部ＣＵ（図１）の少なくとも一部を構成するトランジスタや配線等が設けられても良い。
導電層１１０は、Ｘ方向に延伸する導電層であり、例えば図６及び図７に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１１と、タングステン（Ｗ）等の金属膜１１２と、を含む積層膜である。これら導電層１１０は、それぞれ、ワード線ＷＬ及びメモリセルＭＣ（図１）のゲート電極、ドレイン側選択ゲート線ＳＧＤ及びドレイン側選択トランジスタＳＴＤ（図１）のゲート電極、又は、ソース側選択ゲート線ＳＧＳ及びソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
以下の説明では、Ｙ方向において隣り合う２つの積層体構造ＬＳに着目した場合に、一方の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ａ（図３）と呼ぶ場合がある。また、他方の積層体構造ＬＳに含まれる複数の導電層１１０を導電層１１０ｂ（図３）と呼ぶ場合がある。導電層１１０ａと導電層１１０ｂとは電気的に独立している。従って、導電層１１０ａと導電層１１０ｂとには、異なる電圧を供給することが出来る。導電層１１０ａは、メモリストリングＭＳａに含まれるメモリセルＭＣのゲート電極、メモリストリングＭＳａに含まれるドレイン側選択トランジスタＳＴＤのゲート電極、又は、メモリストリングＭＳａに含まれるソース側選択トランジスタＳＴＳのゲート電極として機能する。導電層１１０ｂは、メモリストリングＭＳｂに含まれるメモリセルＭＣのゲート電極、メモリストリングＭＳｂに含まれるドレイン側選択トランジスタＳＴＤのゲート電極、又は、メモリストリングＭＳｂに含まれるソース側選択トランジスタＳＴＳのゲート電極として機能する。
また、以下の説明では、Ｙ方向において隣り合う２つのトレンチ構造ＡＴに着目した場合に、一方のトレンチ構造ＡＴをトレンチ構造ＡＴｃ（図５）と呼ぶ場合がある。また、他方のトレンチ構造ＡＴをトレンチ構造ＡＴｄ（図５）と呼ぶ場合がある。図５に示す様に、導電層１１０中の金属膜１１２のＹ方向の側面のうち、トレンチ構造ＡＴｃ側の側面には、複数の半導体層１２０に対応する領域にわたってＸ方向に延伸するバリア導電膜１１１が設けられている。従って、金属膜１１２のトレンチ構造ＡＴｃ側の側面と絶縁層１５１との間には、この様なバリア導電膜１１１の一部が設けられている。一方、導電層１１０中の金属膜１１２のＹ方向の側面のうち、トレンチ構造ＡＴｄ側の側面には、この様なバリア導電膜１１１が設けられていない。従って、金属膜１１２のトレンチ構造ＡＴｄ側の側面と絶縁層１５１との間には、この様なバリア導電膜１１１が設けられていない。
半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は略有底四角筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２５が設けられている。尚、以下の説明では、半導体層１２０のうち、複数の導電層１１０ａと対向する領域を第１領域１２０ａ（図３）と呼び、複数の導電層１１０ｂと対向する領域を第２領域１２０ｂ（図３）と呼ぶ場合がある。第１領域１２０ａは、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。第２領域１２０ｂは、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのチャネル領域として機能する。
半導体層１２０の上端には、例えば図４に示す様に、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、タングステン（Ｗ）等のビット線コンタクトＢＬＣを介して、Ｙ方向に延伸するビット線ＢＬに接続されている。
半導体層１２０の下端は、図示の例において、半導体基板１００に接続されている。この様な場合には、半導体基板１００がソース線ＳＬ（図１）の一部として機能し、半導体層１２０が半導体基板１００を介して制御部ＣＵに電気的に接続される。ただし、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、半導体層１２０の下端は、半導体基板１００以外の配線、半導体層等に接続されていても良い。
ゲート絶縁層１３０は、半導体層１２０側から導電層１１０側にかけて設けられた、トンネル絶縁層１３１と、電荷蓄積部１３２と、ブロック絶縁層１３３と、を備える。トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）又はその他の絶縁層を含む。トンネル絶縁層１３１は、例えば図４等に示す様に、半導体層１２０の外周面に沿ってＺ方向に延伸していても良い。尚、トンネル絶縁層１３１は、電荷蓄積部１３２のＹ方向の側面にそれぞれ形成されていても良い。電荷蓄積部１３２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等のフローティングゲートである。ただし、電荷蓄積部１３２は、窒化シリコン（ＳｉＮ）等を含む絶縁性の電荷蓄積部であっても良い。ブロック絶縁層１３３は、例えば図５～図７に例示する様に、ハフニウムシリケイト（ＨｆＳｉＯ）等の絶縁性の金属酸化膜１３４と、酸化シリコン（ＳｉＯ２）等の絶縁膜１３５と、アルミナ（ＡｌＯ）等の絶縁性の金属酸化膜１３６と、を含む。図５～図７に例示する様に、ブロック絶縁層１３３を構成する各層は、それぞれ、電荷蓄積部１３２のＹ方向における導電層１１０側の側面、並びに、上面、下面及びＸ方向における両側面を覆う。
尚、図５～図７の例では、ブロック絶縁層１３３と絶縁層１０１との間、及び、ブロック絶縁層１３３と導電層１１０との間に、窒化チタン（ＴｉＮ）等のバリア導電膜１１３が設けられている。従って、図６に示す様に、金属膜１１２のＹ方向におけるトレンチ構造ＡＴｃ側の側面は、バリア導電膜１１１、バリア導電膜１１３、及び、ブロック絶縁層１３３を介して電荷蓄積部１３２に対向する。また、図７に示す様に、金属膜１１２のＹ方向におけるトレンチ構造ＡＴｄ側の側面は、バリア導電膜１１３、及び、ブロック絶縁層１３３を介して電荷蓄積部１３２に対向する。
［フックアップ領域ＲＨＵの構成］
図８は、フックアップ領域ＲＨＵの一部の構成を示す模式的な平面図である。図９は、図８に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。図１０は、図８に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。図１１は、図１０のＣで示した部分の模式的な拡大図である。図１２は、図９のＤで示した部分の模式的な拡大図である。
図８に示す様に、フックアップ領域ＲＨＵにおいては、トレンチ構造ＡＴｄに対応する絶縁層１５０のＸ方向の端部が絶縁層１５１によって覆われている。また、この絶縁層１５１のＸ方向の端部が導電層１１０によって覆われている。また、フックアップ領域ＲＨＵには複数の導電層１６０が設けられている。導電層１６０のＸ方向におけるメモリセル領域ＲＭＣ側の端部は、複数の導電層１１０、並びに、トレンチ構造ＡＴｃに対応する絶縁層１５０及び絶縁層１５１のＸ方向の端部に接続されている。
図１０に示す様に、導電層１６０はＺ方向に並び、それぞれ、対応する高さ位置に設けられた導電層１１０のＸ方向の端部に接続されている。導電層１６０は、例えば図１１に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１６１と、タングステン（Ｗ）等の金属膜１６２と、を含む積層膜である。導電層１６０中の金属膜１６２は、バリア導電膜１６１及びバリア導電膜１１１を介して、導電層１１０中の金属膜１１２に接続されている。
尚、図２を参照して例示した様に、メモリセルアレイ領域ＲＭＣＡには、Ｘ方向の一方側及び他方側に、一つずつフックアップ領域ＲＨＵが設けられている。図８の例では、図２及び図８における右側に配置されたフックアップ領域ＲＨＵ中の導電層１６０が、導電層１１０ａに接続されている。また、図示は資料略するものの、図２及び図８における左側に配置されたフックアップ領域ＲＨＵ中の導電層１６０は、導電層１１０ｂに接続されている。尚、図８には、フックアップ領域ＲＨＵ中の導電層１６０と導電層１１０ｂとを電気的に絶縁させるための、酸化シリコン（ＳｉＯ２）等の絶縁層１５３を示している。絶縁層１５３は、例えばＺ方向に延伸し、Ｘ方向の一方側の側面においてＺ方向に並ぶ複数の導電層１１０ａと接し、Ｘ方向の他方側の側面においてＺ方向に並ぶ複数の導電層１１０ｂと接する。
また、図８に示す様に、フックアップ領域ＲＨＵには、複数のコンタクトＣＣが設けられている。図９に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１６０の上面に接続されている。コンタクトＣＣは、例えば図１２に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１６３と、タングステン（Ｗ）等の金属膜１６４と、を含む積層膜である。コンタクトＣＣ中の金属膜１６４は、コンタクトＣＣ中のバリア導電膜１６３を介して、導電層１６０中の金属膜１６２に接続されている。尚、導電層１１０は、導電層１６０及びコンタクトＣＣを介して、制御部ＣＵ（図１）に接続されている。
また、図８に示す様に、フックアップ領域ＲＨＵには、導電層１６０を支持する酸化シリコン（ＳｉＯ２）等の支持構造ＨＲが設けられている。支持構造ＨＲは、Ｚ方向に延伸し、外周面においてＺ方向に並ぶ複数の導電層１６０のバリア導電膜１６１と接する。
［製造方法］
次に、図１３～図５２を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１４，図１６，図１８，図２０，図２２，図２４，図３０，図３２，図３４，図３６，図４４は、同製造方法について説明するための模式的なＸＹ断面図であり、図３に示す部分に対応している。図１５，図１７，図１９，図２１，図２３，図２５，図３１，図３３，図３５，図３７，図４５～４７は、同製造方法について説明するための模式的なＹＺ断面図であり、図４に示す部分に対応している。図２６，図３８，図４０，図４２は、同製造方法について説明するための模式的な断面図であり、図６に示す部分に対応している。図２７～２９，図３９，図４１，図４３は、同製造方法について説明するための模式的な断面図であり、図７に示す部分に対応している。図４８，図４９は、同製造方法について説明するための模式的な平面図であり、図８に示す部分に対応している。図１３，図５０～５２は、同製造方法について説明するための模式的な断面図であり、図１０に示す部分に対応している。
図１３に示す様に、同製造方法においては、図示しない半導体基板１００上に、複数の絶縁層１０１及び犠牲層１１０Ａを交互に積層する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。この工程は、例えば、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、図１３に示す様に、複数の絶縁層１０１及び犠牲層１１０Ａを含む積層構造の、フックアップ領域ＲＨＵに設けられた部分の一部を除去し、略階段状の構造を形成する。この工程では、例えば、この積層構造の上方にメモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵの一部を覆うレジストを形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、犠牲層１１０Ａの一部を選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０１の一部を選択的に除去する。次に、ウェットエッチング等の等方性のエッチングによって、レジストの一部を除去し、積層構造の上面の一部を露出させる。以下、犠牲層１１０Ａの一部の除去、絶縁層１０１の一部の除去、及び、レジストの一部の除去を繰り返し行う。
次に、図１４及び図１５に示す様に、絶縁層１０１及び犠牲層１１０Ａを含む積層構造に、トレンチＡＴＴｃを形成する。この工程では、例えば、トレンチ構造ＡＴｃに対応する部分に開口を有する絶縁層を図１３に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。図１４に示す様に、トレンチＡＴＴｃはＸ方向に延伸する。また、図１５に示す様に、トレンチＡＴＴｃはＺ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０Ａを貫通して、これらの構成をＹ方向に分断する。
次に、図１６及び図１７に示す様に、トレンチＡＴＴｃの内部に、絶縁層１５０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１８及び図１９に示す様に、絶縁層１０１及び犠牲層１１０Ａを含む積層構造に、トレンチＡＴＴｄを形成する。この工程では、例えば、トレンチ構造ＡＴｄに対応する部分に開口を有する絶縁層を図１６及び図１７に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。図１８に示す様に、トレンチＡＴＴｄはＸ方向に延伸する。また、図１９に示す様に、トレンチＡＴＴｄはＺ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０Ａを貫通して、これらの構成をＹ方向に分断する。
次に、図２０及び図２１に示す様に、トレンチＡＴＴｄを介して、複数の犠牲層１１０Ａの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、この工程では、トレンチＡＴＴｃの内部に形成された絶縁層１５０の側面に、犠牲層１１０Ａの一部を残存させる。この工程において残存させた犠牲層１１０Ａの一部は、トレンチ構造ＡＴｃに対応する絶縁層１５１となる。また、この工程では、犠牲層１１０Ａの、メモリセル領域ＲＭＣ内に設けられた部分のみを除去する。
次に、図２２及び図２３に示す様に、トレンチＡＴＴｄを介して、絶縁層１０１の上面及び下面に、導電層１１０を形成する。この工程では、例えば、ＣＶＤによる導電層１１０の形成、及び、ウェットエッチング等による導電層１１０の一部の除去を行う。
次に、図２４及び図２５に示す様に、トレンチＡＴＴｄを介して、導電層１１０のＹ方向の側面に、絶縁層１５１を形成する。この工程では、例えば、ＣＶＤによる絶縁層１５１の形成、及び、ウェットエッチング等による絶縁層１５１の一部の除去を行う。
尚、図２２及び図２３を参照した工程では、例えば、図２６及び図２７に示す様に、トレンチＡＴＴｄを介して露出した部分、即ち、絶縁層１０１の上面、下面及びＹ方向の側面、並びに、絶縁層１５１のＹ方向の側面に、バリア導電膜１１１が形成され、次に、金属膜１１２が形成される。この工程において、トレンチ構造ＡＴｃに対応する絶縁層１５１のＹ方向の側面には、バリア導電膜１１１が形成される。次に、図２８に示す様に、トレンチＡＴＴｄを介して、バリア導電膜１１１及び金属膜１１２のうち、絶縁層１０１のＹ方向の側面に形成された部分が除去される。次に、図２９に示す様に、導電層１１０のＹ方向の側面に、トレンチ構造ＡＴｄに対応する絶縁層１５１が形成される。この工程において、トレンチ構造ＡＴｄに対応する絶縁層１５１は、導電層１１０の金属膜１１２のＹ方向の側面に、バリア導電膜１１１を介さずに形成される。
次に、図３０及び図３１に示す様に、トレンチＡＴＴｄの内部に、絶縁層１５０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図３２及び図３３に示す様に、トレンチＡＴＴｃ，トレンチＡＴＴｄ内の絶縁層１５０に、メモリホールＭＨを形成する。この工程では、例えば、半導体層１２０に対応する部分に開口を有する絶縁層を図３０及び図３１に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。図３２及び図３３に示す様に、メモリホールＭＨはトレンチＡＴＴｃ，ＡＴＴｄに沿ってＸ方向に複数配列される。また、トレンチＡＴＴｃに形成されるメモリホールＭＨのＸ方向における位置は、トレンチＡＴＴｄに形成されるメモリホールＭＨのＸ方向における位置と異なる。また、図３３に示す様に、メモリホールＭＨはＺ方向に延伸し、複数の絶縁層１０１及び絶縁層１５１のＹ方向の側面、並びに、半導体基板１００の上面を露出させる。
次に、図３４及び図３５に示す様に、メモリホールＭＨを介して、絶縁層１５１の一部を除去し、導電層１１０のＹ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、図３６及び図３７に示す様に、メモリホールＭＨを介して、絶縁層１０１の上面及び下面、導電層１１０のＹ方向の側面、並びに、絶縁層１５１のＸ方向の側面に、ブロック絶縁層１３３及び電荷蓄積部１３２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
尚、この工程では、図３８及び図３９に示す様に、導電層１１０のＹ方向の側面のうち、トレンチＡＴＴｃ側の側面と、トレンチＡＴＴｄ側の側面と、の双方が露出する。ここで、金属膜１１２に直接ブロック絶縁層１３３及び電荷蓄積部１３２を形成した場合、金属膜１１２中の不純物等に起因して、ブロック絶縁層１３３又は電荷蓄積部１３２の電気的特性に影響が生じてしまう恐れがある。そこで、本実施形態においては、図４０及び図４１に示す様に、予め金属膜１１２のＹ方向の側面にバリア導電膜１１３を形成し、その後でブロック絶縁層１３３及びアモルファスシリコン層１３２Ａを形成している。次に、図４２及び図４３に示す様に、バリア導電膜１１３、ブロック絶縁層１３３及びアモルファスシリコン層１３２Ａのうち、絶縁層１０１のＹ方向の側面に設けられた部分を除去している。この工程は、例えば、ウェットエッチング等によって行う。尚、この工程において残存させたアモルファスシリコン層１３２Ａの一部は、電荷蓄積部１３２となる。
次に、図４４及び図４５に示す様に、メモリホールＭＨの内周面に、トンネル絶縁層１３１を形成する。この工程は、例えば、ＣＶＤ又は酸化処理等によって行う。ＣＶＤ等の方法によってトンネル絶縁層１３１を形成した場合、図４５に示す様に、トンネル絶縁層１３１はメモリホールＭＨの内周面に沿ってＺ方向に延伸する。酸化処理等の方法によってトンネル絶縁層１３１を形成した場合、電荷蓄積部１３２のＹ方向の側面に、トンネル絶縁層１３１がそれぞれ形成される。
次に、図４６に示す様に、トンネル絶縁層１３１のうち、メモリホールＭＨの底面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。
次に、図４７に示す様に、メモリホールＭＨの内部に、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等によって行う。
尚、図４８に示す様に、この段階では、フックアップ領域ＲＨＵに、犠牲層１１０Ａが残存している。また、フックアップ領域ＲＨＵに残存している犠牲層１１０Ａは、トレンチ構造ＡＴｃに対応する絶縁層１５１に接続されている。
次に、図４９に示す様に、支持構造ＨＲを形成する。この工程は、例えば、ＲＩＥ及びＣＶＤ等によって行う。
次に、図４９に示す様に、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの境界に対応する位置に、Ｘ方向に延伸するトレンチＳＴを形成する。トレンチＳＴは、Ｘ方向及びＺ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０Ａを貫通して、これらの構成をＹ方向に分断する。
次に、図５０及び図５１に示す様に、トレンチＳＴを介して、複数の犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図５２に示す様に、トレンチＳＴを介して、絶縁層１０１の上面及び下面に、導電層１６０を形成する。この工程では、例えば、ＣＶＤによる導電層１６０の形成、及び、ウェットエッチング等による導電層１６０の一部の除去を行う。
その後、コンタクトＣＣ、ビット線ＢＬ等を形成することにより、第１実施形態に係る半導体記憶装置が製造される。
［比較例］
図５３は、比較例に係る半導体記憶装置の、メモリセル領域ＲＭＣの一部の構成を示す模式的なＸＹ断面図である。図５４は、メモリセル領域ＲＭＣの一部の構成を示す模式的なＹＺ断面図である。図５５は、図５３の一部の構成を示す模式的な拡大図である。図５６は、図５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。図５７は、比較例に係る半導体記憶装置の、フックアップ領域ＲＨＵの一部の構成を示す模式的なＸＺ断面図である。
比較例に係る半導体記憶装置は、例えば図５４に示す様に、積層体構造ＬＳ及びトレンチ構造ＡＴのかわりに、積層体構造ＬＳ´及びトレンチ構造ＡＴ´を備える。積層体構造ＬＳ´は、絶縁層１０１を介してＺ方向に積層された複数の導電層１１０´を含む。トレンチ構造ＡＴ´は、例えば図５３に示す様に、Ｚ方向に延伸し絶縁層１５０を介してＸ方向に並ぶ複数の半導体層１２０と、Ｚ方向に延伸する酸化シリコン（ＳｉＯ２）等の絶縁層１５４と、を含む。また、導電層１１０´と半導体層１２０との間には、それぞれ、ゲート絶縁層１３０´が設けられている。また、導電層１１０´と絶縁層１５０との間には、絶縁層１５１（図３）は設けられていない。
導電層１１０´は、基本的には第１実施形態に係る導電層１１０と同様に構成されている。ただし、図５５～図５７に示す様に、導電層１１０´の上面、下面及びＹ方向の両側面には、アルミナ（ＡｌＯ）等の絶縁層１３６´が設けられている。また、比較例に係る導電層１１０´は、メモリセル領域ＲＭＣとフックアップ領域ＲＨＵとの双方に亘って設けられており、フックアップ領域ＲＨＵにおいてコンタクトＣＣに接続されている。
絶縁層１５４（図５３）のＹ方向の一方側の側面は、Ｚ方向に並ぶ複数の導電層１１０ａ´に接続されている。また、絶縁層１５４のＹ方向の他方側の側面は、Ｚ方向に並ぶ複数の導電層１１０ｂ´に接続されている。絶縁層１５４のＹ方向の幅は、トレンチ構造ＡＴ´に含まれる他の構成のＹ方向の幅よりも大きい。
ゲート絶縁層１３０´は、基本的には第１実施形態に係るゲート絶縁層１３０と同様に構成されている。ただし、ゲート絶縁層１３０´は、ブロック絶縁層１３３のかわりにブロック絶縁層１３３´を備える。ブロック絶縁層１３３´は、基本的には第１実施形態に係るブロック絶縁層１３３と同様に構成されている。ただし、ブロック絶縁層１３３´は、例えば図５５及び図５６に示す様に、金属酸化膜１３６を有しない。
また、図５５及び図５６に示す様に、比較例に係るブロック絶縁層１３３´と絶縁層１０１との間、及び、ブロック絶縁層１３３´と導電層１１０´との間には、バリア導電膜１１３（図５～図７）は設けられていない。
［製造方法］
次に、図５８～図７３を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図５８，図６０，図６２，図６４，図６６，図６８，図６９は、同製造方法について説明するための模式的なＸＹ断面図であり、図５３に示す部分に対応している。図５９，図６１，図６３，図６５，図６７，図７０，図７１は、同製造方法について説明するための模式的なＹＺ断面図であり、図５４に示す部分に対応している。図７２，図７３は、同製造方法について説明するための模式的な断面図であり、比較例に係る半導体記憶装置のフックアップ領域ＲＨＵに対応する構造を示している。
比較例に係る半導体記憶装置の製造に際しては、図１３を参照して説明した工程を実行する。
次に、図５８及び図５９に示す様に、絶縁層１０１及び犠牲層１１０Ａを含む積層構造に、トレンチＡＴＴ´を形成する。この工程では、例えば、トレンチ構造ＡＴ´に対応する部分に開口を有する絶縁層を図１３に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。図５８に示す様に、トレンチＡＴＴ´は、上記絶縁層１５４が設けられる領域を除いてＸ方向に延伸する。また、図５９に示す様に、トレンチＡＴＴ´はＺ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０Ａを貫通して、これらの構成の、絶縁層１５４が設けられる領域以外の領域をＹ方向に分断する。
次に、図６０及び図６１に示す様に、トレンチＡＴＴ´の内部に、絶縁層１５０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図６２及び図６３に示す様に、トレンチＡＴＴ´内の絶縁層１５０に、メモリホールＭＨを形成する。この工程では、例えば、メモリホールＭＨに対応する部分に開口を有する絶縁層を図６０及び図６１に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。図６２及び図６３に示す様に、メモリホールＭＨはトレンチＡＴＴ´に沿ってＸ方向に複数配列される。また、図６３に示す様に、メモリホールＭＨはＺ方向に延伸し、複数の絶縁層１０１及び絶縁層１５１のＹ方向の側面、及び、半導体基板１００の上面を露出させる。
次に、図３４～図３７を参照して説明した工程を実行して、図６４及び図６５に示す様に、ブロック絶縁層１３３´及び電荷蓄積部１３２を形成する。
次に、図４４～図４７を参照して説明した工程を実行して、図６６及び図６７に示す様に、メモリホールＭＨ内に、トンネル絶縁層１３１、半導体層１２０及び絶縁層１２５を形成する。
次に、図６８に示す様に、図６６及び図６７に示す構造に対して、貫通孔ＳＴＨを形成する。この工程では、例えば、絶縁層１５４に対応する部分に開口を有する絶縁層を図６６及び図６７に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。貫通孔ＳＴＨは、複数の絶縁層１０１及び犠牲層１１０ＡのＹ方向の側面、絶縁層１５０のＸ方向の側面、並びに、半導体基板１００の上面を露出させる。貫通孔ＳＴＨは、複数の絶縁層１０１及び犠牲層１１０Ａを貫通して、これらの構成をＹ方向に分断する。
次に、図６９及び図７０に示す様に、貫通孔ＳＴＨを介して、複数の犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図７１に示す様に、貫通孔ＳＴＨを介して、絶縁層１０１の上面及び下面、並びに、ブロック絶縁層１３３´のＹ方向の側面に、金属酸化膜１３６及び導電層１１０´を形成する。
尚、図６９及び図７０を参照して説明した工程では、図７２に示す様に、犠牲層１１０Ａの、メモリセル領域ＲＭＣ内に設けられた部分だけでなく、フックアップ領域ＲＨＵに設けられた部分も除去する。また、図７１を参照して説明した工程では、図７３に示す様に、メモリセル領域ＲＭＣだけでなく、フックアップ領域ＲＨＵにも導電層１１０´を形成する。
その後、コンタクトＣＣ、ビット線ＢＬ等を形成することにより、比較例に係る半導体記憶装置が製造される。
［第１実施形態の効果］
半導体記憶装置の高集積化に伴い、Ｚ方向に並ぶ導電層１１０´及び絶縁層１０１の数が増大しつつある。これに伴い、図１３に示す様な複数の犠牲層１１０Ａ及び絶縁層１０１を含む積層構造のＺ方向の高さも増大しつつある。ここで、例えば図５９に示す様に、この様な積層構造をラインアンドスペースのパターンに沿って分断すると、パターンの倒壊等が生じてしまう恐れがある。そこで、比較例においては、図５８に示す様に、トレンチＡＴＴ´の一部を途切れさせることにより、Ｙ方向において隣り合う２つの構造の一部を物理的に接続して、この様なパターンの倒壊を抑制している
ここで、この様な方法を採用する場合には、図６８を参照して説明した様に、貫通孔ＳＴＨにより、Ｙ方向において隣り合う複数の犠牲層１１０Ａ及び絶縁層１０１を完全に分断する必要がある。ここの様な方法では、貫通孔ＳＴＨを小さくし過ぎてしまうと、複数の犠牲層１１０Ａ及び絶縁層１０１を完全に分断することが難しくなってしまう場合がある。しかしながら、貫通孔ＳＴＨがある程度以上の大きさを有している場合、貫通孔ＳＴＨの位置ずれに応じて犠牲層１１０Ａ及び絶縁層１０１がＸ方向に分断されてしまったり、この部分に形成される導電層１１０の高抵抗化が生じてしまったりする場合がある。この点を考慮すると、トレンチＡＴＴ´間のＹ方向の間隔にある程度の余裕を持たせる必要があり、半導体記憶装置のＹ方向への高集積化が難しい場合があった。
そこで、第１実施形態においては、図１４及び図１５を参照して説明した工程において偶数番目又は奇数番目のトレンチＡＴＴｃを形成し、図１６及び図１７を参照して説明した工程においてこのトレンチＡＴＴｃ内に絶縁層１５０を形成し、図１８及び図１９を参照して説明した工程において奇数番目又は偶数番目のトレンチＡＴＴｄを形成している。
この様な方法によれば、ラインアンドスペースのピッチが倍の大きさになる。これにより、途切れたパターンを有するトレンチＡＴＴ´を用いることなく、パターンの倒壊等を抑制することが可能である。従って、上記貫通孔ＳＴＨを省略して、半導体記憶装置のＹ方向への高集積化を実現することが可能である。
尚、第１実施形態においては、図２０及び図２１を参照して説明した工程において、トレンチＡＴＴｃの内部に形成された絶縁層１５０の側面に、犠牲層１１０Ａの一部を残存させる。従って、この工程において犠牲層１１０Ａが除去される範囲は、トレンチＡＴＴｄから導電層１１０のＹ方向の幅程度の範囲となる。従って、図４８に示す様に、フックアップ領域ＲＨＵには犠牲層１１０Ａが残存することとなる。
そこで、第１実施形態においては、図４９を参照して説明した工程において改めてトレンチＳＴを形成し、このトレンチＳＴを介してフックアップ領域ＲＨＵ内の犠牲層１１０Ａを除去し、また、フックアップ領域ＲＨＵ内に導電層１６０を形成している。
［第２実施形態］
次に、図７４及び図７５を参照して第２実施形態に係る半導体記憶装置について説明する。図７４は、第２実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵにおける構成を示す模式的なＸＺ断面図である。図７５は、図７４の一部の構成を示す模式的な拡大図である。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、フックアップ領域ＲＨＵにおける構造が、第１実施形態と異なっている。
例えば、第２実施形態においては、各導電層１６０の上面に、絶縁層１５５が設けられている。絶縁層１５５は、例えば、アルミナ等の金属酸化物であっても良い。
また、第２実施形態に係る半導体記憶装置は、コンタクトＣＣのかわりに、コンタクトＣＣ´を備えている。コンタクトＣＣ´は、基本的には第１実施形態に係るコンタクトＣＣと同様に構成されている。ただし、図７５に例示するコンタクトＣＣ´は、このコンタクトＣＣ´に対応する導電層１６０を貫通している。また、このコンタクトＣＣ´の下端及びこの導電層１６０の下面は、共通の絶縁層１０１の上面に接続されている。また、コンタクトＣＣ´の、絶縁層１５５に対応する高さ位置に設けられた部分のＸ方向及びＹ方向における幅Ｗ１は、その直上に位置する部分のＸ方向及びＹ方向における幅Ｗ２よりも大きい。
［製造方法］
次に、図７６～図８４を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図７６～図７８、及び、図８１～図８３は、同製造方法について説明するための模式的な断面図であり、図７４に示す部分に対応している。図７９、図８０、図８４及び図８５は、同製造方法について説明するための模式的な断面図であり、図７５に示す部分に対応している。
第２実施形態に係る半導体記憶装置の製造に際しては、図１３を参照して説明した工程を実行する。
次に、図７６に示す様に、フックアップ領域ＲＨＵに絶縁層１５５を形成する。絶縁層１５５は、複数の犠牲層１１０ＡのＸ方向の端部を覆う。この工程は、例えば、ＣＶＤ及びウェットエッチング等によって行う。
次に、図１４～図４８を参照して説明した工程を実行する。これにより、図７７に示す様な構造が形成される。
次に、図７８に示す様に、コンタクトホールＣＣＨを形成する。この工程では、例えば、コンタクトＣＣ´に対応する部分に開口を有する絶縁層を図７７に示す構造の上面に形成し、これをマスクとしてＲＩＥ等を行う。これにより、例えば図７９に示す様に、絶縁層１５５の上面が露出する。次に、ウェットエッチング等の方法によって絶縁層１５５の一部を除去し、犠牲層１１０Ａの上面を露出させる。これにより、例えば図８０に示す様に、コンタクトホールＣＣＨの下端部の径が広がる。
次に、図８１に示す様に、コンタクトホールＣＣＨを介して、複数の犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図８２～図８５に示す様に、コンタクトホールＣＣＨを介して、絶縁層１０１の上面及び下面に、導電層１６０を形成する。この工程では、例えば、ＣＶＤによる導電層１６０の形成、及び、ウェットエッチング等による導電層１６０の一部の除去を行う。
次に、図７４及び図７５に示す様に、コンタクトホールＣＣＨに、コンタクトＣＣ´を形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、ビット線ＢＬ等を形成することにより、第２実施形態に係る半導体記憶装置が製造される。
［第３実施形態］
次に、図８６～図８８を参照して第３実施形態に係る半導体記憶装置について説明する。図８６は、第３実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵにおける構成を示す模式的な平面図である。図８７は、図８６に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。図８８は、図８６に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た場合の模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、フックアップ領域ＲＨＵにおける構造が、第１実施形態と異なっている。
例えば、第３実施形態に係る半導体記憶装置は、導電層１１０、絶縁層１５０、絶縁層１５１及びコンタクトＣＣのかわりに、導電層１１０´´、絶縁層１５０´´、絶縁層１５１´´及びコンタクトＣＣ´´を備える。
導電層１１０´´、絶縁層１５０´´及び絶縁層１５１´´は、基本的には第１実施形態に係る導電層１１０、絶縁層１５０及び絶縁層１５１と同様に構成されている。ただし、本実施形態に係る導電層１１０´´、絶縁層１５０´´及び絶縁層１５１´´は、メモリセル領域ＲＭＣだけでなく、メモリセル領域ＲＭＣ及びフックアップ領域ＲＨＵにおいてＸ方向に延伸している。
また、図８７及び図８８に示す様に、第３実施形態においては、導電層１１０´´のフックアップ領域ＲＨＵに設けられた部分の上面に、絶縁層１５５が設けられている。
コンタクトＣＣ´´は、基本的には第１実施形態に係るコンタクトＣＣと同様に構成されている。ただし、図８７及び図８８に示す様に、コンタクトＣＣ´´は、複数の導電層１１０´´を貫通してＺ方向に延伸している。また、コンタクトＣＣ´´と導電層１１０´´との間には、酸化タングステン（ＷＯ）等の絶縁層１１０ｏが設けられている。また、コンタクトＣＣ´´と半導体基板１００との間には、酸化シリコン（ＳｉＯ２）等の絶縁層１００ｏが設けられている。
また、コンタクトＣＣ´´のうち、絶縁層１５５に対応する高さ位置には、拡径部ｃｃが設けられている。拡径部ｃｃのＸ方向及びＹ方向における幅は、その他の部分のＸ方向及びＹ方向における幅よりも大きい。拡径部ｃｃの下面は、それぞれ、導電層１１０´´の上面に接続されている。
［製造方法］
次に、図８９～図９６を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図８９、図９１、図９３及び図９５は、同製造方法について説明するための模式的な断面図であり、図８７に示す部分に対応している。図９０、図９２、図９４及び図９６は、同製造方法について説明するための模式的な断面図であり、図８８に示す部分に対応している。
第３実施形態に係る半導体記憶装置の製造に際しては、図１３を参照して説明した工程及び図７６を参照して説明した工程を実行する。
次に、図１４～図４７を参照して説明した工程とほぼ同様の工程を実行する。ただし、図１４及び図１５を参照した工程では、トレンチＡＴＴｃを、メモリセル領域ＲＭＣだけでなく、フックアップ領域ＲＨＵの端部まで形成する。また、図１８及び図１９を参照した工程では、トレンチＡＴＴｄを、メモリセル領域ＲＭＣだけでなく、フックアップ領域ＲＨＵの端部まで形成する。これにより、フックアップ領域ＲＨＵに、図８９及び図９０に示す様な構造が形成される。
次に、図９１及び図９２に示す様に、コンタクトホールＣＣＨ´を形成する。この工程では、例えば、コンタクトＣＣ´´に対応する部分に開口を有する絶縁層を形成し、これをマスクとしてＲＩＥ等を行う。
次に、図９３及び図９４に示す様に、半導体基板１００の上面及び導電層１１０´´のＹ方向の側面のうち、コンタクトホールＣＣＨ´に露出した部分に、酸化処理を行う。これにより、絶縁層１００ｏ及び絶縁層１１０ｏが形成される。
次に、図９５及び図９６に示す様に、絶縁層１５５のコンタクトホールＣＣＨ´に露出した部分を一部除去し、導電層１１０´´の上面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、図８７及び図８８に示す様に、コンタクトホールＣＣＨ´に、コンタクトＣＣ´´を形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、ビット線ＢＬ等を形成することにより、第３実施形態に係る半導体記憶装置が製造される。
［第４実施形態］
次に、図９７及び図９８を参照して第４実施形態に係る半導体記憶装置について説明する。図９７は、第４実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵにおける構成を示す模式的な断面図である。図９８は、図９７の一部の構成を示す模式的な拡大図である。
第４実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、コンタクトＣＣ´のかわりに、コンタクトＣＣ´´´を備える。また、第４実施形態に係る半導体記憶装置は、絶縁層１５５を備えていない。
コンタクトＣＣ´´´は、基本的には第１実施形態に係るコンタクトＣＣと同様に構成されている。ただし、図９９に示す様に、コンタクトＣＣ´´´は、バリア導電膜１６３及び金属膜１６４のかわりに、導電層１６０に含まれるバリア導電膜１６１の一部と、導電層１６０に含まれる金属膜１６２の一部と、を備えている。即ち、コンタクトＣＣ´´´中のバリア導電膜１６１は、導電層１６０中のバリア導電膜１６１と連続的に形成されている。同様に、コンタクトＣＣ´´´中の金属膜１６２は、導電層１６０中の金属膜１６２と連続的に形成されている。
［製造方法］
次に、第４実施形態に係る半導体記憶装置の製造方法について説明する。第４実施形態に係る半導体記憶装置の製造方法は、基本的には、第２実施形態に係る半導体記憶装置の製造方法と同様である。ただし、第４実施形態に係る半導体記憶装置の製造方法においては、図７６を参照して説明した工程、及び、図８０を参照して説明した工程を省略しても良い。また、第４実施形態に係る半導体記憶装置の製造方法においては、図８２及び図８４を参照して説明した工程においては、金属膜１６２によってコンタクトホールＣＣＨの内部を埋め込んでも良い。また、第４実施形態に係る半導体記憶装置の製造方法においては、図８３及び図８５を参照して説明した工程を実行しない。
［第４実施形態の効果］
図１２を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、コンタクトＣＣ中の金属膜１６４と導電層１６０中の金属膜１６２とが、バリア導電膜１６３を介して接続されていた。図７５を参照して説明した様に、第２実施形態においても同様である。また、図示は省略するものの、第３実施形態においても同様である。
ここで、バリア導電膜１６３における抵抗率は、金属膜１６４及び金属膜１６２における抵抗率よりも大きい。従って、コンタクトＣＣから導電層１１０までに至る電流経路の抵抗値を低減するためには、コンタクトＣＣ中の金属膜１６４が導電層１６０中の金属膜とバリア導電膜１６３を介さずに接続することが望ましい。
そこで、第４実施形態においては、例えば図９８に示す様に、コンタクトＣＣ´´´中の金属膜１６２が、導電層１６０中の金属膜１６２と連続的に形成された様な構造を採用している。この様な構成によれば、第１実施形態～第３実施形態に示したような構造と比較して、コンタクトＣＣから導電層１１０までに至る電流経路の抵抗値を、第１実施形態～第３実施形態よりも小さくすることが可能である。
また、図５７に示す様に、比較例に係る半導体記憶装置においては、コンタクトＣＣ中の金属膜１６４から導電層１１０中の金属膜１１２までに至る電気経路に、バリア導電膜１６３が設けられている。また、金属膜１６４と金属膜１１２との対向面積は、コンタクトＣＣの下端部の面積と同程度である。
一方、図９８及び図１１に示す様に、第４実施形態に係る半導体記憶装置においては、コンタクトＣＣ´´´中の金属膜１６２から導電層１１０中の金属膜１１２までに至る電気経路に、バリア導電膜１６１及びバリア導電膜１１１が設けられている。また、金属膜１６２と金属膜１１２との対向面積は、図８に示す様に、導電層１１０と導電層１６０とが接触する略半円状の曲線の長さと、金属膜１６２又は金属膜１１２のＺ方向における厚みと、の積程度の大きさとなる。
この様な構成によれば、コンタクトＣＣ´´´中の金属膜１６２と、導電層１１０中の金属膜１１２との対向面積を比較例よりも大きくして、コンタクトＣＣから導電層１１０までに至る電流経路の抵抗値を、比較例よりも小さくすることが可能である。
［第５実施形態］
次に、図９９を参照して第５実施形態に係る半導体記憶装置について説明する。図９９は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置のメモリセル領域ＲＭＣにおける構造は、図５３～図５６を参照して説明した、比較例に係る半導体記憶装置と同様である。また、第５実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵにおける構造は、図９７及び図９８を参照して説明した第４実施形態に係る半導体記憶装置と同様である。
また、第５実施形態に係る半導体記憶装置は、図９９に示す様に、導電層１１０´´´を備えている。導電層１１０´´´は、基本的には比較例に係る導電層１１０´と同様に構成されている。ただし、導電層１１０´´´のＸ方向の端部は、導電層１６０に接続されている。導電層１１０´´´中の金属膜１１２は、バリア導電膜１１１及びバリア導電膜１６１を介して、導電層１６０中の金属膜１６２に接続されている。
尚、導電層１１０´´´の上面及び下面には、絶縁層１３６´が設けられている。一方、導電層１６０の上面及び下面には、絶縁層１３６´が設けられていない。従って、金属膜１６２のＺ方向における厚みは、金属膜１１２のＺ方向における厚みよりも大きい。
［製造方法］
第５実施形態に係る半導体記憶装置の製造方法は、図７１を参照して説明した工程まで、比較例に係る半導体記憶装置の製造方法と同様である。ただし、図６９及び図７０を参照して説明した工程では、犠牲層１１０Ａのうち、メモリセル領域ＲＭＣに設けられた部分のみを除去する。
次に、第２実施形態に係る半導体記憶装置の図７８以降の工程を実行する。ただし、第５実施形態に係る半導体記憶装置の製造方法においては、図８０を参照して説明した工程を省略しても良い。また、第５実施形態に係る半導体記憶装置の製造方法においては、図８１を参照して説明した工程において、コンタクトホールＣＣＨを介して、導電層１１０´´´のＸ方向の端部に形成された絶縁層１３６´の一部を除去して、導電層１１０´´´のＸ方向の端部を露出させる。また、第５実施形態に係る半導体記憶装置の製造方法においては、図８２及び図８４を参照して説明した工程において、金属膜１６２によってコンタクトホールＣＣＨの内部を埋め込んでも良い。また、第５実施形態に係る半導体記憶装置の製造方法においては、図８３及び図８５を参照して説明した工程を実行しない。
［第５実施形態の効果］
上述の通り、Ｚ方向に並ぶ導電層１１０´及び絶縁層１０１の数が増大しつつある。これに伴い、半導体記憶装置をＺ方向において高集積化するべく、導電層１１０´及び絶縁層１０１のＺ方向における厚みが減少しつつある。
ここで、例えば図５６に示す様に、導電層１１０´は、バリア導電膜１１１及び金属膜１１２を備えている。また、導電層１１０´の上面及び下面には、絶縁層１３６´が設けられている。ここで、バリア導電膜１１１は、金属膜１１２中の不純物の拡散を抑制すべく、一定の厚みを有することが望ましい。また、絶縁層１３６´も、メモリセルＭＣの特性の観点から、一定の厚みを有することが望ましい。従って、導電層１１０´及び絶縁層１０１のＺ方向における厚みを減少させる場合には、主として金属膜１１２のＺ方向における厚みを減少させている。
ここで、バリア導電膜１１１の抵抗率は、金属膜１１２の抵抗率よりも大きい。従って、金属膜１１２のＺ方向における厚みが小さくなると、導電層１１０´における抵抗値が増大してしまう場合がある。これに伴い、半導体記憶装置の動作の遅延が生じてしまう場合がある。
そこで、第５実施形態においては、図９８に例示する様に、フックアップ領域ＲＨＵにおいて絶縁層１３６´を省略している。これにより、フックアップ領域ＲＨＵにおいて金属膜１６２のＺ方向における厚みを確保して、フックアップ領域ＲＨＵにおける配線抵抗を大幅に削減することが可能である。これにより、半導体記憶装置の動作の遅延を抑制しつつ、半導体記憶装置の高集積化をはかることが可能である。
［第６実施形態］
次に、図１００及び図１０１を参照して第６実施形態に係る半導体記憶装置について説明する。図１００及び図１０１は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第６実施形態に係る半導体記憶装置は、基本的には第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、図１００に示す様に、導電層１１０のかわりに、導電層１１０ｓを備えている。導電層１１０ｓは、基本的には、導電層１１０と同様に構成されている。ただし、導電層１１０ｓは、リン（Ｐ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等の半導体層から形成されている。また、導電層１１０ｓのＸ方向の端部は、図１０１に示す様に、導電層１６０のＸ方向の端部に接続されている。
尚、第６実施形態においては、メモリセル領域ＲＭＣに設けられた導電層１１０ｓが多結晶シリコン等の半導体層からなるのに対し、フックアップ領域ＲＨＵに設けられた導電層１６０は、バリア導電膜１６１及び金属膜１６２を含む積層膜からなる。
［第６実施形態の効果］
第６実施形態の様に、リン（Ｐ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等の半導体層をワード線ＷＬとして用いる場合がある。ここで、この様な半導体層は、金属膜１１２を含む導電層１１０と比較して、抵抗値が高い。そこで、本実施形態においては、フックアップ領域ＲＨＵにおいて、金属膜１６２を含む導電層１６０を使用している。これにより、フックアップ領域ＲＨＵにおける配線抵抗を大幅に削減可能である。これにより、半導体記憶装置の動作の遅延を抑制しつつ、半導体記憶装置の高集積化をはかることが可能である。
［その他の実施形態］
以上、第１実施形態～第６実施形態に係る半導体記憶装置について例示した。しかしながら、以上の構成はあくまでも例示に過ぎず、具体的な構成等は適宜調整可能である。
例えば、第６実施形態に係る半導体記憶装置は、リン（Ｐ）等のＮ型の不純物、又は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等の導電層１１０ｓをワード線ＷＬとして用いていた。また、第６実施形態に係る半導体記憶装置のフックアップ領域ＲＨＵにおける構造は、第４実施形態及び第５実施形態の構造と同様に構成されていた。しかしながら、例えば、第６実施形態の様に、導電層１１０ｓをワード線ＷＬとして用い、且つ、フックアップ領域ＲＨＵにおける構造として、第１実施形態～第３実施形態のいずれかのフックアップ領域ＲＨＵにおける構造を採用しても良い。
また、例えば、第１実施形態～第６実施形態においては、トレンチ構造ＡＴのＹ方向の一方側の側面及び他方側の側面に、それぞれメモリストリングＭＳａ，ＭＳｂが形成される様な半導体記憶装置について例示した。しかしながら、第１実施形態～第６実施形態において例示した様なフックアップ領域ＲＨＵにおける構造は、その他の半導体記憶装置に採用することも可能である。例えば、その他の半導体記憶装置としては、半導体層１２０に対応する構成の外周面が、導電層１１０に対応する構成によって全周に亘って囲われており、且つ、これらの構成の間にゲート絶縁層１３０に対応する構成が設けられた様な半導体記憶装置にも適用可能である。また、これらの構成において、ゲート絶縁層１３０に、強誘電体等が含まれる様な半導体記憶装置にも適用可能である。また、Ｚ方向に延伸する半導体層１２０のかわりにＺ方向に延伸する金属配線等を有し、ゲート絶縁層１３０のかわりに抵抗変化素子等を含む様な半導体記憶装置にも適用可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積部、１３３…ブロック絶縁層、１５０…絶縁層、１５１…絶縁層。

Claims (6)

  1. 第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ第１導電層、第２導電層及び第３導電層と、
    前記第１導電層と前記第２導電層との間に設けられ、前記第１方向に並ぶ複数の第１半導体層と、
    前記第１導電層と前記複数の第１半導体層との間に設けられた複数の第１電荷蓄積部と、
    前記第２導電層と前記複数の第１半導体層との間に設けられた複数の第２電荷蓄積部と、
    前記第１導電層と前記第２導電層との間に設けられ、前記第１方向において隣り合う２つの前記第１半導体層の間に位置する第１絶縁層と、
    前記第１導電層と前記第１絶縁層との間に設けられ、前記第１方向において隣り合う２つの前記第１電荷蓄積部の間に位置する第２絶縁層と、
    前記第２導電層と前記第１絶縁層との間に設けられ、前記第１方向において隣り合う２つの前記第２電荷蓄積部の間に位置する第３絶縁層と、
    前記第２導電層と前記第３導電層との間に設けられ、前記第１方向に並ぶ複数の第２半導体層と、
    前記第２導電層と前記複数の第２半導体層との間に設けられた複数の第３電荷蓄積部と、
    前記第３導電層と前記複数の第２半導体層との間に設けられた複数の第４電荷蓄積部と、
    前記第２導電層と前記第３導電層との間に設けられ、前記第１方向において隣り合う２つの前記第２半導体層の間に位置する第４絶縁層と、
    前記第２導電層と前記第４絶縁層との間に設けられ、前記第１方向において隣り合う２つの前記第３電荷蓄積部の間に位置する第５絶縁層と、
    前記第３導電層と前記第４絶縁層との間に設けられ、前記第１方向において隣り合う２つの前記第４電荷蓄積部の間に位置する第６絶縁層と
    を備え、
    前記第１導電層の前記第２方向における側面のうち、前記第２絶縁層と対向する面を第１の面とし、
    前記第２導電層の前記第２方向における側面のうち、前記第３絶縁層と対向する面を第２の面とし、
    前記第２導電層の前記第２方向における側面のうち、前記第５絶縁層と対向する面を第３の面とし、
    前記第３導電層の前記第２方向における側面のうち、前記第６絶縁層と対向する面を第４の面とすると、
    前記第１の面及び前記第２の面には窒素（Ｎ）及びチタン（Ｔｉ）の少なくとも一方を含むバリア導電膜が設けられ、
    前記第３の面及び前記第４の面には窒素（Ｎ）及びチタン（Ｔｉ）の少なくとも一方を含むバリア導電膜が設けられていない
    半導体記憶装置。
  2. 前記第１導電層は、前記第１方向に延伸する第１金属膜と、前記第１金属膜の前記第２絶縁層との対向面に設けられた第１バリア導電膜と、を備え、
    前記第２導電層は、前記第１方向に延伸する第２金属膜と、前記第２金属膜の前記第３絶縁層との対向面に設けられた第２バリア導電膜と、を備え、
    前記第３導電層は、前記第１方向に延伸する第３金属膜を備え、
    前記半導体記憶装置は、
    前記第１導電層と前記第１電荷蓄積部との間に設けられた第３バリア導電膜と、
    前記第２導電層と前記第２電荷蓄積部との間に設けられた第４バリア導電膜と、
    前記第２導電層と前記第３電荷蓄積部との間に設けられた第５バリア導電膜と、
    前記第３導電層と前記第４電荷蓄積部との間に設けられた第６バリア導電膜と
    を備え、
    前記第３バリア導電膜は前記第１バリア導電膜の前記第２方向における前記第１半導体層側の側面に接し、
    前記第４バリア導電膜は前記第２バリア導電膜の前記第２方向における前記第１半導体層側の側面に接し、
    前記第５バリア導電膜は前記第２金属膜の前記第２方向における前記第２半導体層側の側面に接し、
    前記第６バリア導電膜は前記第３金属膜の前記第２方向における前記第２半導体層側の側面に接する
    請求項１記載の半導体記憶装置。
  3. 基板と、
    前記基板の表面と交差し、且つ、前記第１方向及び前記第２方向と交差する第３方向に並ぶ複数の前記第１導電層と、
    前記第３方向に並ぶ複数の前記第２導電層と、
    前記第３方向に並ぶ複数の前記第３導電層と
    を備え、
    前記第１半導体層は、
    前記複数の第１導電層と対向する第１部分と、
    前記複数の第２導電層と対向する第２部分と
    を備え、
    前記第２半導体層は、
    前記複数の第２導電層と対向する第３部分と、
    前記複数の第３導電層と対向する第４部分と
    を備える
    請求項１又は２記載の半導体記憶装置。
  4. 基板と、
    前記基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記複数の第１導電層にそれぞれ接続された複数のメモリセルと、
    前記第１方向に並び、前記第２方向に延伸し、前記複数の第１導電層の前記第２方向の端部にそれぞれ接続された複数の第２導電層と、
    前記第１方向に延伸し、前記複数の第２導電層にそれぞれ接続された複数のコンタクト電極と
    を備え、
    前記複数の第２導電層は、金属を含む第１金属膜を備え、
    前記複数の第１導電層は、金属を含む膜を備えておらず、又は、金属を含み且つ前記第１方向における厚みが前記第１金属膜の前記第１方向における厚みよりも小さい第２金属膜を備える
    半導体記憶装置。
  5. 前記複数の第１導電層及び前記複数の第２導電層は、それぞれ、複数の層間絶縁層を介して前記第１方向に積層され、
    前記複数の第１導電層と前記複数の層間絶縁層との間には、金属酸化物を含む絶縁層が設けられ、
    前記複数の第２導電層と前記複数の層間絶縁層との間には、金属酸化物を含む絶縁層が設けられていない
    請求項４記載の半導体記憶装置。
  6. 前記複数の第１導電層は、半導体層を含む
    請求項４記載の半導体記憶装置。
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