JP6948892B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 39
- 239000010703 silicon Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 38
- 239000000758 substrate Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- -1 for example Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
実施形態は、半導体記憶装置に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。積層型の半導体記憶装置においては、配線層と絶縁層を交互に積層させて積層体を形成し、この積層体内に積層方向に延びる半導体部材を設け、配線層と半導体部材との間に電荷蓄積部材を設ける。これにより、配線層と半導体部材との交差部分毎に、メモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、メモリセルトランジスタの集積度を向上させるために半導体部材の配列密度を高くすると、配線層の抵抗値が増加してしまうという問題がある。
実施形態の目的は、メモリセルトランジスタの集積度が高く、配線層の抵抗値が低い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、第１絶縁板と、第２絶縁板と、積層体と、絶縁部材と、半導体部材と、電荷蓄積部材と、を備える。前記第１絶縁板及び前記第２絶縁板は、第１方向及び第２方向を含む平面に沿って拡がり、第３方向において相互に離隔している。前記第２方向は前記第１方向に対して交差する。前記第３方向は前記平面に対して交差する。前記積層体は、前記第１絶縁板と前記第２絶縁板との間に設けられている。前記積層体においては、複数の絶縁層と複数の配線層が前記第１方向に沿って交互に積層されている。前記絶縁部材は、前記積層体内に設けられ、前記第１方向において前記積層体を貫通している。前記半導体部材は、前記積層体内に設けられ、前記第１方向に延びる。前記電荷蓄積部材は、前記配線層と前記半導体部材との間に設けられている。各前記配線層は、前記第１絶縁板に接し、前記第２方向に延びる第１配線部と、前記第２絶縁板に接し、前記第２方向に延びる第２配線部と、前記第１配線部に接した第３配線部と、前記第２配線部に接した第４配線部と、第５配線部と、第６配線部と、を有する。前記第５配線部は、前記第１絶縁板及び前記第２絶縁板から離隔し、前記第２方向に延び、前記第３配線部を介して前記第１配線部に接続され、前記絶縁部材によって前記第２配線部から絶縁されている。前記第６配線部は、前記第１絶縁板及び前記第２絶縁板から離隔し、前記第２方向に延び、前記第４配線部を介して前記第２配線部に接続され、前記絶縁部材によって前記第１配線部から絶縁されている。前記半導体部材は、前記第５配線部と前記第６配線部との間に配置されている。
以下、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３は、図１の領域Ｂを示す一部拡大断面図である。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３は、図１の領域Ｂを示す一部拡大断面図である。
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０上には、複数枚の絶縁板１１が相互に離隔して等間隔で設けられている。絶縁板１１は、例えば、シリコン酸化物（ＳｉＯ）により形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０から絶縁板１１に向かう方向を「上」とし、その逆方向を「下」とする。但し、この表現は便宜的なものであり、重力の方向とは無関係である。上及び下を総称して「Ｚ方向」とする。絶縁板１１の配列方向を「Ｙ方向」とする。Ｚ方向及びＹ方向に対して直交する方向を「Ｘ方向」とする。
また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。
各絶縁板１１は、ＸＺ平面に沿って拡がっている。すなわち、各絶縁板１１におけるＸ方向の長さ及びＺ方向の長さは、Ｙ方向の長さよりも長い。また、各絶縁板１１の下端はシリコン基板１０に接している。上述の如く、半導体記憶装置１においては、複数枚の絶縁板１１が設けられているが、図１においては、隣り合う２枚の絶縁板１１とその間の構成のみを示している。他の任意の隣り合う２枚の絶縁板１１の間の構成も、図１に示す構成と同様である。以下、説明の便宜上、図１に示す２枚の絶縁板１１のうち、一方を絶縁板１１ａともいい、他方を絶縁板１１ｂともいう。
絶縁板１１ａと絶縁板１１ｂとの間には、積層体１３が設けられている。積層体１３においては、複数の絶縁層１４と複数の配線層１５がＺ方向に沿って交互に積層されている。絶縁層１４は、例えば、シリコン酸化物により形成されている。
積層体１３内には、Ｚ方向において積層体１３を貫通する絶縁部材１７が設けられている。絶縁部材１７は、例えば、シリコン酸化物により形成されている。絶縁部材１７の下端はシリコン基板１０に接している。また、積層体１３内には、Ｚ方向に延びる柱状部材１８が設けられている。柱状部材１８の下端はシリコン基板１０に接している。柱状部材１８の内部構成については、後述する。
積層体１３の配線層１５を含むＸＹ断面は、配線層１５、絶縁部材１７及び柱状部材１８により構成されている。また、積層体１３の絶縁層１４を含むＸＹ断面は、絶縁層１４、絶縁部材１７及び柱状部材１８により構成されている。以下、配線層１５を含むＸＹ断面の構成について説明するが、絶縁層１４を含むＸＹ断面についても同様である。
積層体１３においては、単位領域１９ａ及び１９ｂが設定されており、Ｘ方向に沿って交互に配列されている。各単位領域１９ａにおいて、配線層１５、絶縁部材１７及び柱状部材１８が、所定の位置関係で配置されている。単位領域１９ｂにおける配線層１５、絶縁部材１７及び柱状部材１８の位置関係は、ＸＺ平面に関して、単位領域１９ａにおける位置関係の鏡像である。
以下、各単位領域における配線層１５の形状について説明する。
上述の如く、配線層１５は絶縁板１１ａと絶縁板１１ｂとの間に配置されている。配線層１５は、絶縁部材１７によって複数の部分に区画されている。すなわち、配線層１５においては、ハイウェイ部１５ａ及び１５ｂ、ブリッジ部１５ｃ及び１５ｄ、フィンガー部１５ｅ及び１５ｆが設けられている。
上述の如く、配線層１５は絶縁板１１ａと絶縁板１１ｂとの間に配置されている。配線層１５は、絶縁部材１７によって複数の部分に区画されている。すなわち、配線層１５においては、ハイウェイ部１５ａ及び１５ｂ、ブリッジ部１５ｃ及び１５ｄ、フィンガー部１５ｅ及び１５ｆが設けられている。
ハイウェイ部１５ａは絶縁板１１ａに接し、Ｘ方向に延びている。ハイウェイ部１５ｂは絶縁板１１ｂに接し、Ｘ方向に延びている。ハイウェイ部１５ａ及び１５ｂは、金属を含む導電性材料、例えば、タングステン（Ｗ）により形成されている。なお、本明細書において、「Ｘ方向に延びる」とは、その部材のＸ方向における長さが、Ｙ方向における長さ及びＺ方向における長さよりも長いことをいう。他の方向についても同様である。
ブリッジ部１５ｃは、ハイウェイ部１５ａに接し、ハイウェイ部１５ａからハイウェイ部１５ｂに向かってＹ方向に延出している。但し、ブリッジ部１５ｃはハイウェイ部１５ｂからは離隔している。ブリッジ部１５ｄは、ハイウェイ部１５ｂに接し、ハイウェイ部１５ｂからハイウェイ部１５ａに向かってＹ方向に延出している。但し、ブリッジ部１５ｄはハイウェイ部１５ａからは離隔している。ブリッジ部１５ｃ及び１５ｄは、シリコンを含む導電性材料、例えば、ポリシリコンにより形成されている。
フィンガー部１５ｅ及び１５ｆは、絶縁板１１ａ及び１１ｂから離隔し、ハイウェイ部１５ａ及び１５ｂからも離隔し、Ｘ方向に延びている。フィンガー部１５ｅはブリッジ部１５ｃを介してハイウェイ部１５ａに接続されており、絶縁部材１７によってハイウェイ部１５ｂから絶縁されている。フィンガー部１５ｆはブリッジ部１５ｄを介してハイウェイ部１５ｂに接続されており、絶縁部材１７によってハイウェイ部１５ａから絶縁されている。フィンガー部１５ｅ及び１５ｆは、シリコンを含む導電性材料、例えば、ポリシリコンにより形成されている。従って、ハイウェイ部１５ａ及び１５ｂの抵抗率は、ブリッジ部１５ｃ及び１５ｄ並びにフィンガー部１５ｅ及び１５ｆの抵抗率よりも低い。
このように、ハイウェイ部１５ａ、ブリッジ部１５ｃ及びフィンガー部１５ｅは、電気的に相互に接続されており、ハイウェイ部１５ｂ、ブリッジ部１５ｄ及びフィンガー部１５ｆは、電気的に相互に接続されている。そして、ハイウェイ部１５ａ、ブリッジ部１５ｃ及びフィンガー部１５ｅからなる第１導電部と、ハイウェイ部１５ｂ、ブリッジ部１５ｄ及びフィンガー部１５ｆからなる第２導電部は、絶縁部材１７及び柱状部材１８によって相互に絶縁されている。また、第１導電部と第２導電部は、入れ子状に配置されている。すなわち、フィンガー部１５ｅとフィンガー部１５ｆは、Ｙ方向に沿って交互に配列されている。
本実施形態においては、１本のブリッジ部１５ｃから、Ｘ方向両側に合計４本のフィンガー部１５ｅが延出している。また、１本のブリッジ部１５ｄから、Ｘ方向両側に合計４本のフィンガー部１５ｆが延出している。但し、これには限定されず、１本のブリッジ部１５ｃから６本以上のフィンガー部１５ｅが延出していてもよく、１本のブリッジ部１５ｄから６本以上のフィンガー部１５ｆが延出していてもよい。
積層体１３に含まれ、Ｚ方向に沿って配列された複数の配線層１５は、全て同じパターンに区画されている。すなわち、各配線層１５におけるハイウェイ部１５ａ及び１５ｂ、ブリッジ部１５ｃ及び１５ｄ、フィンガー部１５ｅ及び１５ｆからなる配線パターンは、全ての配線層１５について、Ｚ方向から見て相互に略重なる。
そして、Ｚ方向から見て、積層体１３における配線層１５が配置されていない領域に、絶縁部材１７及び柱状部材１８が配置されている。各単位領域１９ａ及び１９ｂにおいて、絶縁部材１７及び柱状部材１８が配置されている領域の形状は、蛇行しながらＹ方向に進む形状である。絶縁部材１７は、隣り合う単位領域１９ａと単位領域１９ｂとの間で連続している。
柱状部材１８は、Ｙ方向については、ハイウェイ部１５ａとフィンガー部１５ｆとの間、フィンガー部１５ｆとフィンガー部１５ｅとの間、フィンガー部１５ｅとハイウェイ部１５ｂとの間に配置されている。また、柱状部材１８は、Ｘ方向については、２つの絶縁部材１７の間に配置されている。Ｙ方向における柱状部材１８の長さは、Ｙ方向における絶縁部材１７の長さよりも大きい。このため、柱状部材１８のＹ方向両端部は、絶縁部材１７からはみ出して、配線層１５に食い込んでいる。
図２及び図３に示すように、柱状部材１８においては、例えばシリコン酸化物からなるコア部材２０が設けられている。コア部材２０の形状は、中心軸がＺ方向に延びる略楕円柱形である。なお、コア部材２０の形状は楕円柱形には限定されず、例えば、略円柱状であってもよく、角部が丸まった略四角柱状であってもよい。
コア部材２０の周囲には、シリコンピラー２１が設けられている。シリコンピラー２１の周囲には、トンネル絶縁膜２２が設けられている。トンネル絶縁膜２２は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜２２においては、シリコンピラー２１側から順に、シリコン酸化層２２ａ、シリコン窒化層２２ｂ及びシリコン酸化層２２ｃが積層されている。
トンネル絶縁膜２２の周囲には、電荷蓄積膜２３が設けられている。電荷蓄積膜２３は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを含む絶縁材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。電荷蓄積膜２３の周囲には、ブロック絶縁膜２４が設けられている。ブロック絶縁膜２４は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても、実質的に電流を流さない膜である。ブロック絶縁膜２４は、例えば、単層のシリコン酸化膜、又は、シリコン酸化層及びアルミニウム酸化層からなる積層膜である。
シリコンピラー２１、トンネル絶縁膜２２、電荷蓄積膜２３及びブロック絶縁膜２４は、コア部材２０の側面上の略全体に配置されており、その形状は略楕円筒形である。シリコンピラー２１の下端は、シリコン基板１０に接続されている。なお、図１においては、トンネル絶縁膜２２、電荷蓄積膜２３及びブロック絶縁膜２４の図示を省略している。
また、積層体１３上には、絶縁膜３１が設けられており、絶縁膜３１内にはプラグ３２が設けられている。絶縁膜３１上には、Ｙ方向に延びるビット線３３が設けられている。ビット線３３は、プラグ３２を介して、シリコンピラー２１の上端に接続されている。なお、図１においては、プラグ３２及びビット線３３は、一部のみを二点鎖線で示している。
これにより、配線層１５のフィンガー部１５ｅとシリコンピラー２１との間、及び、フィンガー部１５ｆとシリコンピラー２１との間に、電荷蓄積膜２３が配置されて、メモリセルトランジスタ３６が構成される。各メモリセルトランジスタ３６においては、フィンガー部１５ｅ又は１５ｆがゲートとなり、シリコンピラー２１がチャネルを含むボディとなり、トンネル絶縁膜２２及びブロック絶縁膜２４がゲート絶縁膜となり、電荷蓄積膜２３が電荷蓄積部材となる。
１本のビット線３３には、プラグ３２を介して、１本のシリコンピラー２１が接続されている。そして、この１本のシリコンピラー２１とフィンガー部１５ｅとの間に１つのメモリセルトランジスタ３６が形成され、同じシリコンピラー２１とフィンガー部１５ｆとの間に他の１つのメモリセルトランジスタ３６が形成される。フィンガー部１５ｅはハイウェイ部１５ａに接続されており、ハイウェイ部１５ｂからは絶縁されている。フィンガー部１５ｆはハイウェイ部１５ｂに接続されており、ハイウェイ部１５ａからは絶縁されている。また、全てのシリコンピラー２１の下端はシリコン基板１０に接続されている。このため、１本のビット線３３を選択し、１枚の配線層１５のハイウェイ部１５ａ又は１５ｂを選択することにより、１つのメモリセルトランジスタ３６を選択することができる。
なお、ハイウェイ部１５ａとシリコンピラー２１との間、及び、ハイウェイ部１５ｂとシリコンピラー２１との間にも、電荷蓄積膜２３が配置されるが、本実施形態においては、この部分はメモリセルトランジスタ３６として使用しない。このため、図１に示すように、１つの積層体１３においては、Ｙ方向に沿って４つのメモリセルトランジスタ３６が配列されている。なお、図１及び図２においては、一部のメモリセルトランジスタ３６のみを二点鎖線の円で示している。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図５は、図４に示すＡ−Ａ’線による断面図である。
図６〜図８は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図９は、図８に示すＡ−Ａ’線による断面図である。
図４は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図５は、図４に示すＡ−Ａ’線による断面図である。
図６〜図８は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図９は、図８に示すＡ−Ａ’線による断面図である。
先ず、図４及び図５に示すように、シリコン基板１０上に、絶縁層１４及び配線層１５を交互に積層させて、積層体１３を形成する。絶縁層１４はシリコン酸化物により形成し、配線層１５はポリシリコンにより形成する。
次に、図６に示すように、積層体１３にメモリトレンチＭＴを形成する。メモリトレンチＭＴには積層体１３をＺ方向に貫通させて、シリコン基板１０まで到達させる。Ｚ方向から見て、メモリトレンチＭＴの形状は、Ｘ方向に振動しながら全体としてＹ方向に延びる波状の部分が、Ｙ方向の端部で折り返しながらＸ方向に連なった形状である。次に、メモリトレンチＭＴ内に例えばシリコン酸化物等の絶縁性材料を埋め込んで、絶縁部材１７を形成する。これにより、配線層１５に、ハイウェイ部１５ｇ、ブリッジ部１５ｃ及び１５ｄ、フィンガー部１５ｅ及び１５ｆが形成される。ハイウェイ部１５ｇは、後の工程において、ハイウェイ部１５ａとハイウェイ部１５ｂとに分割される部分である。
次に、図７に示すように、絶縁部材１７におけるＸ方向に延びる部分を分断するように、メモリホールＭＨを形成する。メモリホールＭＨの形状は、Ｚ方向を軸方向とし、例えばＹ方向を長径方向とする楕円柱形とする。メモリホールＭＨには、Ｚ方向において積層体１３を貫通させて、シリコン基板１０に到達させる。
次に、図８及び図９に示すように、メモリホールＭＨの内側面上に、ブロック絶縁膜２４、電荷蓄積膜２３、トンネル絶縁膜２２、シリコンピラー２１を形成する。シリコンピラー２１の下端は、シリコン基板１０に接続させる。次に、シリコンピラー２１によって囲まれた空間内に、例えばシリコン酸化物を埋め込んで、コア部材２０を形成する。これにより、メモリホールＭＨ内に柱状部材１８が形成される。
次に、積層体１３におけるハイウェイ部１５ｇが配置された部分のＹ方向中央部に、シリコン基板１０まで到達するスリットＳＴを形成する。Ｚ方向から見て、スリットＳＴの形状はＸ方向に延びるライン状とする。これにより、ハイウェイ部１５ｇがハイウェイ部１５ａ（図１参照）とハイウェイ部１５ｂ（図１参照）とに分割される。この結果、配線層１５が、ハイウェイ部１５ａ、ブリッジ部１５ｃ及びフィンガー部１５ｅからなる第１導電部と、ハイウェイ部１５ｂ、ブリッジ部１５ｄ及びフィンガー部１５ｆからなる第２導電部とに分割される。
次に、スリットＳＴを介して、例えばウェットエッチング等の等方性エッチングを施すことにより、ポリシリコンからなるハイウェイ部１５ａ及び１５ｂを除去する。次に、金属を含む導電性材料、例えば、タングステンを堆積させて、ハイウェイ部１５ａ及び１５ｂを除去したあとのスペース４１内に埋め込む。次に、スリットＳＴ内から、タングステンを除去する。これにより、ハイウェイ部１５ａ及び１５ｂの材料が、ポリシリコンからタングステンに置換される。
次に、図１及び図２に示すように、スリットＳＴ（図８及び図９参照）内にシリコン酸化物を埋め込むことにより、絶縁板１１を形成する。次に、積層体１３及び絶縁板１１上に絶縁膜３１を形成し、絶縁膜３１内にプラグ３２を形成し、絶縁膜３１上にＹ方向に延びるビット線３３を形成する。ビット線３３はプラグ３２を介してシリコンピラー２１に接続させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、隣り合う２枚の絶縁板１１間に配置された１つの積層体１３内に、Ｙ方向に沿って複数本の柱状部材１８が配列されている。これにより、１つの積層体１３内に、Ｙ方向に沿って複数個、例えば、４個のメモリセルトランジスタ３６が配列される。このため、半導体記憶装置１は、メモリセルトランジスタ３６の集積密度が高い。
本実施形態に係る半導体記憶装置１においては、隣り合う２枚の絶縁板１１間に配置された１つの積層体１３内に、Ｙ方向に沿って複数本の柱状部材１８が配列されている。これにより、１つの積層体１３内に、Ｙ方向に沿って複数個、例えば、４個のメモリセルトランジスタ３６が配列される。このため、半導体記憶装置１は、メモリセルトランジスタ３６の集積密度が高い。
また、本実施形態に係る半導体記憶装置１においては、ハイウェイ部１５ａ、ブリッジ部１５ｃ及びフィンガー部１５ｅからなる第１導電部と、ハイウェイ部１５ｂ、ブリッジ部１５ｄ及びフィンガー部１５ｆからなる第２導電部とが、絶縁部材１７及び柱状部材１８によって相互に絶縁されている。このため、１本のビット線３３を選択し、１枚の配線層１５のハイウェイ部１５ａ又は１５ｂを選択することにより、１つのメモリセルトランジスタ３６を選択することができる。
更に、本実施形態に係る半導体記憶装置１においては、配線層１５にハイウェイ部１５ａ及び１５ｂが設けられている。ハイウェイ部１５ａ及び１５ｂは、柱状部材１８等の障害物が介在することなく、Ｘ方向にライン状に延び、且つ、タングステン等の低抵抗材料により形成されている。このため、ハイウェイ部１５ａ及び１５ｂは抵抗が低い。そして、メモリセルトランジスタ３６のゲートとなるフィンガー部１５ｅ及び１５ｆは、それぞれ、ブリッジ部１５ｃ及び１５ｄを介して、ハイウェイ部１５ａ及び１５ｂに接続されている。このため、配線層１５は、メモリセルトランジスタ３６のゲートとなる部分までの配線抵抗が低い。
更にまた、本実施形態によれば、図８及び図９に示す工程において、ポリシリコンを除去するためのエッチングを、柱状部材１８の列を越えて進行させなくても、柱状部材１８の列の外側においてポリシリコンをタングステン等の金属材料に置き換えることにより、抵抗が低いハイウェイ部１５ａ及び１５ｂを形成することができる。このため、本実施形態に係る半導体記憶装置１は、生産性が高い。
このように、本実施形態によれば、メモリセルトランジスタ３６の集積度が高く、配線層１５の抵抗値が低い半導体記憶装置を実現することができる。
以上、本発明の実施形態を説明したが、この実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体記憶装置、１０：シリコン基板、１１、１１ａ、１１ｂ：絶縁板、１３：積層体、１４：絶縁層、１５：配線層、１５ａ、１５ｂ、１５ｇ：ハイウェイ部、１５ｃ、１５ｄ：ブリッジ部、１５ｅ、１５ｆ：フィンガー部、１７：絶縁部材、１８：柱状部材、１９ａ、１９ｂ：単位領域、２０：コア部材、２１：シリコンピラー、２２：トンネル絶縁膜、２２ａ：シリコン酸化層、２２ｂ：シリコン窒化層、２２ｃ：シリコン酸化層、２３：電荷蓄積膜、２４：ブロック絶縁膜、３１：絶縁膜、３２：プラグ、３３：ビット線、３６：メモリセルトランジスタ、４１：スペース、ＭＨ：メモリホール、ＭＴ：メモリトレンチ、ＳＴ：スリット
Claims (5)
- 第１方向及び前記第１方向に対して交差した第２方向を含む平面に沿って拡がり、前記平面に対して交差した第３方向において相互に離隔した第１絶縁板及び第２絶縁板と、
前記第１絶縁板と前記第２絶縁板との間に設けられ、複数の絶縁層と複数の配線層が前記第１方向に沿って交互に積層された第１積層体と、
前記第１絶縁板と前記第２絶縁板との間に設けられ、複数の絶縁層と複数の配線層が前記第１方向に沿って交互に積層された第２積層体と、
前記第１積層体内に設けられ、前記第１方向において前記第１積層体を貫通する第１絶縁部材と、
前記第２積層体内に設けられ、前記第１方向において前記第２積層体を貫通する第２絶縁部材と、
前記第１積層体内に設けられ、前記第１方向に延びる第１半導体部材と、
前記第２積層体内に設けられ、前記第１方向に延びる第２半導体部材と、
前記配線層と前記第１半導体部材との間に設けられた電荷蓄積部材と、
を備え、
各前記配線層は、
前記第１絶縁板に接し、前記第２方向に延びる第１配線部と、
前記第２絶縁板に接し、前記第２方向に延びる第２配線部と、
前記第１配線部に接し、前記第１絶縁部材と前記第２絶縁部材との間に設けられ、前記第３方向に延びる第３配線部と、
前記第２配線部に接した第４配線部と、
前記第１絶縁板及び前記第２絶縁板から離隔し、前記第２方向に延び、前記第１積層体及び前記第２積層体に含まれ、前記第３配線部を介して前記第１配線部に接続され、前記第１絶縁部材及び前記第２絶縁部材によって前記第２配線部から絶縁された第５配線部と、
前記第１絶縁板及び前記第２絶縁板から離隔し、前記第２方向に延び、前記第４配線部を介して前記第２配線部に接続され、前記第１絶縁部材及び前記第２絶縁部材によって前記第１配線部から絶縁された第６配線部と、
を有し、
前記第１半導体部材は、前記第５配線部と前記第６配線部との間に配置された半導体記憶装置。 - 前記第１配線部及び前記第２配線部は金属を含み、
前記第５配線部及び前記第６配線部はシリコンを含む請求項１記載の半導体記憶装置。 - 前記第１配線部及び前記第２配線部の抵抗率は、前記第５配線部及び前記第６配線部の抵抗率よりも低い請求項１または２に記載の半導体記憶装置。
- 前記各配線層は、複数の前記第５配線部及び複数の前記第６配線部を有し、
前記複数の第５配線部と前記複数の第６配線部は、前記第３方向において交互に配列されている請求項１〜３のいずれか１つに記載の半導体記憶装置。 - 前記第１方向から見て、前記複数の配線層における前記第１〜第６配線部を含む配線パターンは相互に重なる請求項１〜４のいずれか１つに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017178712A JP6948892B2 (ja) | 2017-09-19 | 2017-09-19 | 半導体記憶装置 |
| TW106146173A TWI676271B (zh) | 2017-09-19 | 2017-12-28 | 半導體記憶裝置 |
| CN201810076244.6A CN109524413A (zh) | 2017-09-19 | 2018-01-26 | 半导体存储装置 |
| US15/923,488 US10236254B1 (en) | 2017-09-19 | 2018-03-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017178712A JP6948892B2 (ja) | 2017-09-19 | 2017-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019054182A JP2019054182A (ja) | 2019-04-04 |
| JP6948892B2 true JP6948892B2 (ja) | 2021-10-13 |
Family
ID=65721146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017178712A Active JP6948892B2 (ja) | 2017-09-19 | 2017-09-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10236254B1 (ja) |
| JP (1) | JP6948892B2 (ja) |
| CN (1) | CN109524413A (ja) |
| TW (1) | TWI676271B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021048188A (ja) | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| EP4078677A4 (en) * | 2019-12-18 | 2023-09-27 | Micron Technology, Inc. | VERTICAL 3D MEMORY DEVICE AND MANUFACTURING METHOD THEREFOR |
| US11296024B2 (en) * | 2020-05-15 | 2022-04-05 | Qualcomm Incorporated | Nested interconnect structure in concentric arrangement for improved package architecture |
| JP2021182457A (ja) | 2020-05-18 | 2021-11-25 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022048039A (ja) | 2020-09-14 | 2022-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022048489A (ja) | 2020-09-15 | 2022-03-28 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022050069A (ja) | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022147848A (ja) | 2021-03-23 | 2022-10-06 | キオクシア株式会社 | 半導体記憶装置 |
| JP2023001828A (ja) | 2021-06-21 | 2023-01-06 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142597A (ja) * | 1993-11-12 | 1995-06-02 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| KR100279298B1 (ko) * | 1998-07-02 | 2001-02-01 | 윤종용 | 반도체 메모리 장치의 제조 방법 및 그 구조 |
| KR100455378B1 (ko) * | 2002-02-09 | 2004-11-06 | 삼성전자주식회사 | 반도체 소자의 퓨즈 오픈방법 |
| JP2006237196A (ja) * | 2005-02-24 | 2006-09-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100618908B1 (ko) * | 2005-08-12 | 2006-09-05 | 삼성전자주식회사 | 게이트 저항을 개선한 반도체 소자 및 제조 방법 |
| JP4445514B2 (ja) * | 2007-04-11 | 2010-04-07 | 株式会社東芝 | 半導体記憶装置 |
| JP5383241B2 (ja) * | 2009-02-16 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010192569A (ja) * | 2009-02-17 | 2010-09-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011003833A (ja) * | 2009-06-22 | 2011-01-06 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR101624975B1 (ko) * | 2009-11-17 | 2016-05-30 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
| JP2011165815A (ja) * | 2010-02-08 | 2011-08-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8338802B2 (en) * | 2010-08-27 | 2012-12-25 | Rensselaer Polytechnic Institute | Terahertz radiation anti-reflection devices and methods for handling terahertz radiation |
| JP6140400B2 (ja) * | 2011-07-08 | 2017-05-31 | エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． | 半導体装置及びその製造方法 |
| JP2013110295A (ja) | 2011-11-22 | 2013-06-06 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US9673389B2 (en) * | 2012-01-24 | 2017-06-06 | Kabushiki Kaisha Toshiba | Memory device |
| US8878278B2 (en) | 2012-03-21 | 2014-11-04 | Sandisk Technologies Inc. | Compact three dimensional vertical NAND and method of making thereof |
| JP2014027181A (ja) * | 2012-07-27 | 2014-02-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8614126B1 (en) * | 2012-08-15 | 2013-12-24 | Sandisk Technologies Inc. | Method of making a three-dimensional memory array with etch stop |
| JP6031394B2 (ja) * | 2013-03-29 | 2016-11-24 | 旺宏電子股▲ふん▼有限公司 | ３ｄｎａｎｄフラッシュメモリ |
| US9362168B2 (en) * | 2013-08-29 | 2016-06-07 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method for manufacturing same |
| KR102128469B1 (ko) * | 2013-11-08 | 2020-06-30 | 삼성전자주식회사 | 반도체 장치 |
| JP2017010951A (ja) | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US9455257B2 (en) * | 2014-09-04 | 2016-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US9666594B2 (en) * | 2014-09-05 | 2017-05-30 | Sandisk Technologies Llc | Multi-charge region memory cells for a vertical NAND device |
| US9508731B2 (en) | 2015-03-24 | 2016-11-29 | Intel Corporation | Pillar arrangement in NAND memory |
| TWI620307B (zh) | 2015-05-13 | 2018-04-01 | 東芝記憶體股份有限公司 | 半導體記憶裝置及其製造方法 |
| TWI611560B (zh) | 2015-07-06 | 2018-01-11 | Toshiba Memory Corp | 半導體記憶裝置及其製造方法 |
| TWI582962B (zh) | 2015-07-06 | 2017-05-11 | Toshiba Kk | Semiconductor memory device and manufacturing method thereof |
-
2017
- 2017-09-19 JP JP2017178712A patent/JP6948892B2/ja active Active
- 2017-12-28 TW TW106146173A patent/TWI676271B/zh not_active IP Right Cessation
-
2018
- 2018-01-26 CN CN201810076244.6A patent/CN109524413A/zh active Pending
- 2018-03-16 US US15/923,488 patent/US10236254B1/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201916329A (zh) | 2019-04-16 |
| US10236254B1 (en) | 2019-03-19 |
| US20190088588A1 (en) | 2019-03-21 |
| TWI676271B (zh) | 2019-11-01 |
| JP2019054182A (ja) | 2019-04-04 |
| CN109524413A (zh) | 2019-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
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|
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|
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