WO2018051872A1 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

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WO2018051872A1
WO2018051872A1 PCT/JP2017/032223 JP2017032223W WO2018051872A1 WO 2018051872 A1 WO2018051872 A1 WO 2018051872A1 JP 2017032223 W JP2017032223 W JP 2017032223W WO 2018051872 A1 WO2018051872 A1 WO 2018051872A1
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stacked body
film
insulating film
memory device
semiconductor memory
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PCT/JP2017/032223
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達広 織田
伊藤　祥代
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株式会社 東芝
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • Embodiments described herein relate generally to a semiconductor memory device and a method for manufacturing the same.
  • An object of the embodiment is to provide a semiconductor memory device with an increased degree of integration.
  • a semiconductor memory device includes a substrate, a first stacked body provided in a first region on the substrate, and a semiconductor pillar extending in a direction intersecting the main surface of the substrate in the first stacked body. And a memory film, a second stacked body provided in a second region on the substrate, and a fourth insulating film provided between the first stacked body and the second stacked body.
  • first insulating films and conductive films are alternately stacked.
  • the shape of the end portion of the first stacked body is a stepped shape in which a terrace is formed for each conductive film.
  • the memory film is provided between the conductive film and the semiconductor pillar.
  • the second insulating film and the third insulating film are alternately stacked.
  • the composition of the third insulating film is different from the composition of the second insulating film.
  • FIG. 1 is a plan view showing a semiconductor memory device according to a first embodiment.
  • FIG. 2 is a cross-sectional view showing a cross section taken along line A-A ′ of FIG. 1. It is a partially expanded sectional view which shows the area
  • region B of FIG. 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment.
  • FIG. 1 is a perspective view showing a method for manufacturing a semiconductor memory device according to a first embodiment. It is a top view which shows the semiconductor memory device concerning a comparative example.
  • FIG. 11 is a cross-sectional view showing a cross section taken along line E-E ′ of FIG. 10. It is a perspective view which shows the manufacturing method of the semiconductor memory device concerning a comparative example. It is a perspective view which shows the manufacturing method of the semiconductor memory device concerning a comparative example. It is sectional drawing which shows the semiconductor memory device which concerns on 2nd Embodiment. It is a perspective view which shows the manufacturing method of the semiconductor memory device concerning 2nd Embodiment. It is a perspective view which shows the manufacturing method of the semiconductor memory device concerning 2nd Embodiment. It is a perspective view which shows the manufacturing method of the semiconductor memory device concerning 2nd Embodiment.
  • FIG. 1 is a plan view showing the semiconductor memory device according to this embodiment.
  • FIG. 2 is a cross-sectional view showing a cross section taken along line AA ′ of FIG.
  • FIG. 3 is a partially enlarged sectional view showing a region B in FIG.
  • the semiconductor memory device according to this embodiment is a stacked NAND flash memory.
  • a silicon substrate 10 is provided in the semiconductor memory device 1 according to the present embodiment.
  • X direction Two directions parallel to and orthogonal to the main surface 10a of the silicon substrate 10 are defined as “X direction” and “Y direction”, and a direction perpendicular to the main surface 10a is defined as “Z direction”.
  • Z direction One of the Z directions is also referred to as “up” and the other is also referred to as “down”, but this expression is also convenient and is independent of the direction of gravity.
  • a plurality of cell regions Rc are set on the main surface 10a of the silicon substrate 10 when viewed from the Z direction.
  • Each cell region Rc has a rectangular shape, for example.
  • the cell regions Rc are spaced apart from each other, for example, arranged in a matrix along the X direction and the Y direction.
  • a peripheral circuit region Rp is provided between the cell regions Rc and around the cell region Rc.
  • the shape of the peripheral circuit region Rp is, for example, a lattice shape.
  • the shortest distance between the cell region Rc and the peripheral circuit region Rp is, for example, 250 ⁇ m or less.
  • a central portion Rc1 and a peripheral portion Rc2 are set.
  • the peripheral portion Rc2 surrounds the central portion Rc1.
  • a central portion Rp1 and a peripheral portion Rp2 are also set in the peripheral circuit region Rp.
  • the shape of the central portion Rp1 is a lattice shape
  • the shape of the peripheral portion Rp2 is a frame shape along the outer edge of the central portion Rp1.
  • a silicon oxide film 11 is provided on the silicon substrate 10.
  • a “silicon oxide film” refers to a film containing silicon oxide (SiO) as a main component, and contains silicon (Si) and oxygen (O). The same applies to other materials.
  • the main component of the member is the material.
  • silicon oxide is usually an insulating material
  • the silicon oxide film is an insulating film unless otherwise specified. The same applies to the other members. In principle, the characteristics of the members reflect the characteristics of the main component.
  • a peripheral circuit C is provided in the main surface 10a of the silicon substrate 10 and the silicon oxide film 11.
  • the peripheral circuit C is, for example, a circuit that drives a memory cell to be described later, and is provided with, for example, a MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor) and wiring.
  • MOSFET Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • the stacked body 20 is provided on the silicon oxide film 11.
  • the silicon oxide films 21 and the conductive films 22 are alternately stacked.
  • the conductive film 22 is formed of a conductive material, for example, a metal material, for example, tungsten (W).
  • the upper surface of the stacked body 20 is flat.
  • the edge part of the laminated body 20 is located in the peripheral part Rc2 of the cell region Rc.
  • the shape of the end portion of the stacked body 20 is a stepped shape in which a terrace T is formed for each conductive film 22.
  • the “staircase” structure is a structure in which horizontal surfaces (terrace) and vertical surfaces (steps) are alternately arranged.
  • the terrace T is a flat surface substantially parallel to the XY plane and is a part of the main surface of the conductive film 22.
  • the step is a plane connecting terraces whose positions in the Z direction are different from each other, and is a plane substantially parallel to the Z direction.
  • a silicon pillar 23 extending in the Z direction is provided in the stacked body 20.
  • the silicon pillar 23 passes through the stacked body 20, and the lower end is connected to the silicon substrate 10.
  • a support column 29 extending in the Z direction and penetrating the end of the stacked body 20 is provided in the peripheral portion Rc2 of the cell region Rc.
  • FIG. 2 only one support column 29 is shown in each stacked body 20.
  • a plurality of support columns 29 are provided for each terrace. It is provided one by one.
  • the stacked body 30 is provided on the silicon oxide film 11.
  • silicon oxide films 31 and silicon nitride films 32 are alternately stacked.
  • the silicon nitride film 32 is formed of silicon nitride (SiN) and contains silicon and nitrogen (N).
  • the edge part of the laminated body 30 is located in the peripheral part Rp2 of the peripheral circuit region Rp. A part of the end of the stacked body 30 faces the end of the stacked body 20.
  • the shape of the end portion of the stacked body 30 is a stepped shape in which a terrace is formed for each silicon nitride film 32.
  • the shape of the edge part of the laminated body 30 may not be stepped, but may be an inclined surface that is inclined with respect to the XY plane and also inclined with respect to the Z direction. Further, for example, the silicon pillar and the support are not provided in the stacked body 30.
  • An interlayer insulating film 40 is provided on the silicon oxide film 11, the stacked body 20, and the stacked body 30.
  • the interlayer insulating film 40 is made of, for example, silicon oxide.
  • a contact 41 extending in the Z direction is provided in the interlayer insulating film 40. Each contact 41 is connected to each conductive film 22 on the terrace of the stacked body 20. The contact 41 is disposed so as not to contact the support column 29.
  • An upper word line 42 is provided in the interlayer insulating film 40 and is connected to the upper end of the contact 41.
  • a bit line 43 extending in the X direction is provided in the interlayer insulating film 40. The bit line 43 extends in the X direction and is connected to the upper end of the silicon pillar 23. Note that the contact 41 is not connected to the stacked body 30.
  • a slit S (see FIG. 8) extending in the X direction is formed in a portion of the stacked body 20 and the interlayer insulating film 40 disposed in the region immediately above the stacked body 20.
  • an electrode member (not shown) connected to the silicon substrate 10 is provided, and insulating plates (not shown) are provided on both sides in the Y direction.
  • the shape of the silicon pillar 23 is, for example, a cylindrical shape with the lower end closed.
  • a core member 24 made of, for example, silicon oxide is provided in the silicon pillar 23.
  • the core member 24 may not be provided.
  • a tunnel insulating film 25, a charge storage film 26 and a block insulating film 27 are provided on the outer surface of the silicon pillar 23.
  • a memory film 28 is formed by the tunnel insulating film 25, the charge storage film 26, and the block insulating film 27.
  • the configuration of the support column 29 (see FIG. 2) is the same as the configuration of the silicon pillar 23 and the memory film 28.
  • the tunnel insulating film 25 is normally insulative, but is a film that allows a tunnel current to flow when a predetermined voltage within the drive voltage range of the device 1 is applied.
  • the tunnel insulating film 25 is a single-layer silicon oxide film, or , An ONO film in which a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer are stacked in this order.
  • the charge storage film 26 is a film capable of storing charges, and is made of, for example, a material including trap sites, and is made of, for example, silicon nitride.
  • the block insulating film 27 is a film that does not substantially flow current even when a voltage within the range of the driving voltage of the device 1 is applied, and is, for example, a laminated film made of a silicon oxide layer and an aluminum oxide layer.
  • the stacked body 20 in which the silicon oxide film 21 and the conductive film 22 are stacked is formed in the cell region Rc, and the silicon oxide film 31 and the silicon nitride film 32 are formed in the peripheral circuit region Rp.
  • a laminated body 30 is formed. The shape of each peripheral part is stepped.
  • the silicon pillar 23 and the memory film 28 are provided in the stacked body 20, they are not provided in the stacked body 30.
  • a memory cell is configured through a memory film 28 at each intersection between the conductive film 22 and the silicon pillar 23.
  • the contact 41 is connected to the conductive film 22 of the stacked body 20, but is not connected to the stacked body 30.
  • the stacked body 20 and the stacked body 30 are formed by a common process until halfway.
  • 4 to 9 are perspective views showing the method of manufacturing the semiconductor memory device according to this embodiment. 4 to 9 show a portion corresponding to the region D in FIG.
  • a silicon substrate 10 is prepared.
  • the peripheral circuit C (see FIG. 2) is formed on the main surface 10a of the silicon substrate 10, and the silicon oxide film 11 (see FIG. 2) is formed on the entire surface of the silicon substrate 10.
  • the peripheral circuit C and the silicon oxide film 11 are omitted for convenience of illustration.
  • the silicon oxide film 51 and the silicon nitride film 52 are alternately formed on the silicon oxide film 11 to form the stacked body 50.
  • a resist film 55 is formed on the stacked body 50.
  • the resist film 55 is patterned so as to cover the cell region Rc and the peripheral circuit region Rp and to expose other regions.
  • the resist film 55 includes a lattice portion that covers the peripheral circuit region Rp and a rectangular portion that is disposed one by one in each lattice.
  • an anisotropic etching process such as RIE (Reactive Ion Etching) using the resist film 55 as a mask and a slimming process such as ashing that reduces the volume of the resist film 55 are repeated alternately.
  • RIE Reactive Ion Etching
  • a slimming process such as ashing that reduces the volume of the resist film 55 are repeated alternately.
  • the anisotropic etching process one silicon oxide film 51 and one silicon nitride film 52 are selectively removed.
  • the slimming process the side surface of the resist film 55 is retracted, and a new region in the stacked body 50 is exposed.
  • the stacked body 50 is processed into a stepped shape facing each other. Is formed.
  • the stacked body 50 is divided into the stacked body 20 disposed in the cell region Rc and the stacked body 30 disposed in the peripheral circuit region Rp.
  • the silicon oxide film 51 included in the stacked body 20 is referred to as a silicon oxide film 21.
  • the silicon oxide film 51 included in the stacked body 30 is referred to as a silicon oxide film 31, and the silicon nitride film 52 is referred to as a silicon nitride film 32.
  • an interlayer insulating film 40 is formed by depositing silicon oxide on the entire surface.
  • a planarization process such as CMP (Chemical Mechanical Polishing) is performed on the upper surface of the interlayer insulating film 40.
  • CMP Chemical Mechanical Polishing
  • the valley between the stacked body 20 and the stacked body 30 is filled with the interlayer insulating film 40.
  • compressive stress is generated in the interlayer insulating film 40 made of silicon oxide. That is, the interlayer insulating film 40 tends to expand and presses the stacked body 20.
  • tensile stress is generated in the silicon nitride film 52 included in the stacked body 20 and the silicon nitride film 32 included in the stacked body 30 and tends to shrink.
  • the interlayer insulating film 40 is omitted in FIGS. 7 to 9 described later.
  • a portion of the interlayer insulating film 40 (see FIG. 6) disposed immediately above the stacked body 20 and a hole 53 extending in the Z direction in the stacked body 20.
  • the hole 53 reaches the silicon substrate 10 through the interlayer insulating film 40, the stacked body 20, and the silicon oxide film 11 (see FIG. 2).
  • the block insulating film 27, the charge storage film 26, and the tunnel insulating film 25 are formed in this order on the inner surface of the hole 53 to form the memory film 28 (see FIG. 3).
  • the silicon pillar 23 is formed on the inner surface of the memory film 28, and the core member 24 is embedded therein.
  • a memory cell is formed in the central portion Rc1 of the cell region Rc. Further, a support post 29 is formed in the peripheral portion Rc2. On the other hand, the silicon pillar 23 and the support pillar 29 are not formed in the peripheral circuit region Rp.
  • a portion of the interlayer insulating film 40 (see FIG. 6) disposed in the region immediately above the stacked body 20 and a slit S extending in the X direction are formed in the stacked body 20.
  • the slit S penetrates the stacked body 20 and reaches the silicon substrate 10. However, the slits S are not formed in the stacked body 30.
  • wet etching using, for example, hot phosphoric acid is performed through the slits S.
  • the silicon nitride film 52 of the stacked body 20 is removed, and a space 54 is formed.
  • the silicon oxide film 21 of the stacked body 20 is not substantially etched.
  • the interlayer insulating film 40 made of silicon oxide is not etched.
  • the silicon nitride film 32 of the stacked body 30 is not etched.
  • the space 54 is formed, the stacked body 20 is supported by the silicon pillars 23 and the pillars 29.
  • a metal material such as tungsten is embedded in the space 54 through the slit S (see FIG. 9).
  • the conductive film 22 is formed in the space 54.
  • tungsten is removed from the slit S.
  • the conductive films 22 arranged along the Z direction are insulated from each other.
  • an insulating plate (not shown) is formed on the inner surface of the slit S.
  • a conductive material is embedded in the space between the insulating plates in the slit S to form an electrode member (not shown) that reaches the silicon substrate 10.
  • a contact 41 is formed in the interlayer insulating film 40 and connected to the conductive film 22 on the terrace of the stacked body 20.
  • upper wiring such as the upper word line 42 and the bit line 43 is formed.
  • these upper wirings are embedded with an insulating film. In this way, the semiconductor memory device 1 shown in FIGS. 1 to 3 is manufactured.
  • the stacked body 50 in the step shown in FIG. 5, when the stacked body 50 is processed stepwise, the stacked body 20 is formed in the cell region Rc and the stacked body 30 is formed in the peripheral circuit region Rp. Therefore, in the step shown in FIG. 6, when the interlayer insulating film 40 made of silicon oxide is embedded, the volume of the interlayer insulating film 40 is reduced by the amount of the stacked body 30. Thereby, the compressive stress of the interlayer insulating film 40 is reduced. In addition, since the silicon nitride film 32 is included in the stacked body 30 and the silicon nitride film 32 generates a tensile stress, the compressive stress of the interlayer insulating film 40 can be offset.
  • the semiconductor memory device 1 has high shape accuracy.
  • the deformation of the stacked body 20 can be suppressed, when the contact 41 is formed in the process illustrated in FIG. 2, the position of the contact 41 is shifted and short-circuited due to contact with the support column 29, or the contact 41 is poorly formed. Can be prevented.
  • the upper surface of the stacked body 20 and the upper surface of the stacked body 30 can be used as stoppers. Thereby, it is possible to suppress the upper surface of the interlayer insulating film 40 from being greatly recessed in the peripheral circuit region Rp. As a result, the upper surface of the interlayer insulating film 40 becomes flat, and the shape accuracy of the structure formed thereabove is improved.
  • the semiconductor memory device 1 has a high degree of integration because the memory cells are arranged three-dimensionally. Further, when the number of stacked conductive films 22 is increased in order to further improve the degree of integration of the memory cells, the volume of the interlayer insulating film 40 is increased and the compressive stress is increased. The volume of the interlayer insulating film 40 itself is reduced by 30 and the compressive stress of the interlayer insulating film 40 is offset by the silicon nitride film 32 of the stacked body 30. For this reason, even if the number of stacked conductive films 22 is increased, the semiconductor memory device 1 can be easily manufactured. Thus, according to the present embodiment, a semiconductor memory device with a high degree of integration and easy manufacture can be realized.
  • FIG. 10 is a plan view showing a semiconductor memory device according to this comparative example.
  • FIG. 11 is a cross-sectional view showing a cross section taken along line EE ′ of FIG.
  • the semiconductor memory device 101 according to this comparative example is a stacked body 30 as compared with the semiconductor memory device 1 according to the first embodiment described above (see FIGS. 1 to 3). Is not provided, and the stacked body 20 is embedded with an interlayer insulating film 40.
  • FIG. 4 are perspective views showing a method of manufacturing a semiconductor memory device according to this comparative example.
  • the stacked body 50 is formed on the silicon substrate 10.
  • a resist film (not shown) is formed on the stacked body 50 only in the cell region Rc. Then, the anisotropic etching process and the slimming process are alternately repeated on the resist film. Thereby, the laminated body 50 is processed into a step shape, and the laminated body 20 is formed. However, since the resist film is not formed in the peripheral circuit region Rp in this comparative example, the stacked body 30 (see FIG. 5) is not formed.
  • an interlayer insulating film 40 is formed by depositing silicon oxide and performing a planarization process.
  • the space between the stacked bodies 20 is filled with the interlayer insulating film 40.
  • the upper surface of the interlayer insulating film 40 is inevitably concave due to the planarization process.
  • the volume of the interlayer insulating film 40 disposed between the stacked bodies 20 is large by the amount that the stacked body 30 is not provided. For this reason, the compressive stress of the interlayer insulating film 40 is strong and strongly presses the stacked body 20. As a result, the deformation of the stacked body 20 increases and the shape accuracy of the semiconductor memory device 101 decreases. Further, when the silicon nitride film 52 is removed, the stacked body 20 may collapse. Furthermore, since the position of the support column 29 is shifted due to the deformation of the stacked body 20, it is difficult to form the contact 41 so as not to contact the support column 29.
  • FIG. 14 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • the semiconductor memory device 2 has a stacked body instead of the stacked body 30 as compared with the semiconductor memory device 1 (see FIG. 2) according to the first embodiment described above.
  • the difference is that 60 is provided.
  • the silicon oxide films 21 and the conductive films 22 are alternately stacked. That is, the layer structure of the stacked body 60 is the same as the layer structure of the stacked body 20.
  • 15 and 16 are perspective views showing the method for manufacturing the semiconductor memory device according to this embodiment.
  • the steps shown in FIGS. 4 to 7 are performed. That is, the stacked body 20 and the stacked body 30 are formed on the silicon substrate 10 and embedded with the interlayer insulating film 40. Further, the silicon pillar 23, the memory film 28 and the support column 29 are formed in the stacked body 20.
  • a slit S extending in the X direction is formed.
  • the laminate 30 is also penetrated together with the laminate 20.
  • wet etching is performed through the slits S as shown in FIG. Thereby, the silicon nitride film 52 of the stacked body 20 and the silicon nitride film 32 of the stacked body 30 are removed, and a space 54 is formed in the stacked body 20 and the stacked body 30.
  • the conductive material 22 is formed in the stacked body 20 and the stacked body 30 by embedding a metal material in the space 54. Thereby, the laminated body 30 becomes the laminated body 60. Subsequent steps are the same as those in the first embodiment.
  • the volume of the interlayer insulating film 40 is reduced and the compressive stress is reduced.
  • the compressive stress is reduced.
  • the layer structure of the stacked body 20 and the stacked body 60 is the same, the layer structure is viewed from the portion disposed between the stacked body 20 and the stacked body 60 in the interlayer insulating film 40.
  • the symmetry between the body 20 side and the laminate 60 side is high.
  • the manufactured semiconductor memory device 2 has high stability. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • the silicon pillar 23 and the support column 29 are provided only in the cell region Rc.
  • the present invention is not limited to this.
  • the stacked body 30 or the stacked body 60 in the peripheral circuit region Rp may be provided with at least one of the silicon pillar 23 or the support column 29.

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Abstract

実施形態に係る半導体記憶装置は、基板と、前記基板上の第１領域に設けられた第１積層体と、前記第１積層体内において前記基板の主面に対して交差する方向に延びる半導体ピラーと、メモリ膜と、前記基板上の第２領域に設けられた第２積層体と、前記第１積層体と前記第２積層体との間に設けられた第４絶縁膜と、を備える。前記第１積層体においては、第１絶縁膜と導電膜とが交互に積層されている。前記第１積層体の端部の形状は、前記導電膜毎にテラスが形成された階段状である。前記メモリ膜は、前記導電膜と前記半導体ピラーとの間に設けられている。前記第２積層体においては、第２絶縁膜と第３絶縁膜とが交互に積層されている。前記第３絶縁膜の組成は前記第２絶縁膜の組成とは異なる。

Description

半導体記憶装置及びその製造方法
　実施形態は、半導体記憶装置及びその製造方法に関する。
　従来、半導体記憶装置においては、回路を微細化することにより、メモリセルの集積度を向上させてきた。しかしながら、リソグラフィ技術の限界等により、回路の微細化は限界に近づきつつある。そこで、メモリセルを３次元的に配列させることにより、メモリセルの高集積化を図る技術が提案されている。例えば、シリコン基板上に電極膜と絶縁膜を交互に積層させた積層体を設け、この積層体に上下方向に延びるシリコンピラーを貫通させ、シリコンピラーと電極膜との間に電荷蓄積部材を配置することにより、シリコンピラーと電極膜との交差部分毎にメモリセルを形成する。しかしながら、このような積層型の半導体記憶装置においては、メモリセルの集積度を向上させるために積層数を多くすると、製造が困難になるという問題がある。
特開２００８－２５８４５８号公報
　実施形態の目的は、集積度を高めた半導体記憶装置を提供することである。
　実施形態に係る半導体記憶装置は、基板と、前記基板上の第１領域に設けられた第１積層体と、前記第１積層体内において前記基板の主面に対して交差する方向に延びる半導体ピラーと、メモリ膜と、前記基板上の第２領域に設けられた第２積層体と、前記第１積層体と前記第２積層体との間に設けられた第４絶縁膜と、を備える。前記第１積層体においては、第１絶縁膜と導電膜とが交互に積層されている。前記第１積層体の端部の形状は、前記導電膜毎にテラスが形成された階段状である。前記メモリ膜は、前記導電膜と前記半導体ピラーとの間に設けられている。前記第２積層体においては、第２絶縁膜と第３絶縁膜とが交互に積層されている。前記第３絶縁膜の組成は前記第２絶縁膜の組成とは異なる。
第１の実施形態に係る半導体記憶装置を示す平面図である。 図１のＡ－Ａ’線による断面を示す断面図である。 図２の領域Ｂを示す一部拡大断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 比較例に係る半導体記憶装置を示す平面図である。 図１０のＥ－Ｅ’線による断面を示す断面図である。 比較例に係る半導体記憶装置の製造方法を示す斜視図である。 比較例に係る半導体記憶装置の製造方法を示す斜視図である。 第２の実施形態に係る半導体記憶装置を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。
　図１は、本実施形態に係る半導体記憶装置を示す平面図である。
　図２は、図１のＡ－Ａ’線による断面を示す断面図である。
　図３は、図２の領域Ｂを示す一部拡大断面図である。
　なお、各図は模式的なものであり、適宜誇張して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。後述する他の図についても、同様である。
　本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
　図１及び図２に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の主面１０ａに対して平行で且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、主面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち一方を「上」ともいい、他方を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
　Ｚ方向から見て、シリコン基板１０の主面１０ａには、複数のセル領域Ｒｃが設定されている。各セル領域Ｒｃの形状は、例えば矩形である。セル領域Ｒｃは相互に離隔しており、例えば、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。また、セル領域Ｒｃ間及びセル領域Ｒｃの周囲には、周辺回路領域Ｒｐが設けられている。セル領域Ｒｃがマトリクス状に配列されている場合、周辺回路領域Ｒｐの形状は例えば格子状である。セル領域Ｒｃと周辺回路領域Ｒｐとの最短距離は、例えば、２５０μｍ以下である。セル領域Ｒｃには、中央部Ｒｃ１及び周辺部Ｒｃ２が設定されている。周辺部Ｒｃ２は中央部Ｒｃ１を囲んでいる。周辺回路領域Ｒｐにも、中央部Ｒｐ１及び周辺部Ｒｐ２が設定されている。中央部Ｒｐ１の形状は格子状であり、周辺部Ｒｐ２の形状は中央部Ｒｐ１の外縁に沿った枠状である。
　シリコン基板１０上には、シリコン酸化膜１１が設けられている。本明細書において「シリコン酸化膜」とは、シリコン酸化物（ＳｉＯ）を主成分とする膜をいい、シリコン（Ｓｉ）及び酸素（Ｏ）を含有する。他の材料についても同様であり、ある部材の名称に材料名が含まれる場合は、その部材の主成分はその材料である。また、通常、シリコン酸化物は絶縁材料であるため、特段の説明が無ければ、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
　周辺回路領域Ｒｐにおいて、シリコン基板１０の主面１０ａ及びシリコン酸化膜１１内には、周辺回路Ｃが設けられている。周辺回路Ｃには、例えば、後述するメモリセルを駆動する回路であり、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）及び配線等が設けられている。一方、セル領域Ｒｃには、主面１０ａ及びシリコン酸化膜１１内に回路は設けられていない。
　セル領域Ｒｃにおいては、シリコン酸化膜１１上に、積層体２０が設けられている。積層体２０においては、シリコン酸化膜２１と導電膜２２とが交互に積層されている。導電膜２２は導電材料、例えば金属材料、例えばタングステン（Ｗ）により形成されている。セル領域Ｒｃの中央部Ｒｃ１においては、積層体２０の上面は平坦である。一方、セル領域Ｒｃの周辺部Ｒｃ２には、積層体２０の端部が位置している。積層体２０の端部の形状は、導電膜２２毎にテラスＴが形成された階段状である。なお、「階段状」の構造とは、水平面（テラス）と垂直面（ステップ）が交互に配置された構造をいう。本実施形態においては、テラスＴはＸＹ平面に略平行な平坦面であり、導電膜２２の主面の一部である。ステップはＺ方向における位置が相互に異なるテラス間をつなぐ面であって、Ｚ方向に対して略平行な平面である。
　セル領域Ｒｃの中央部Ｒｃ１においては、積層体２０内に、Ｚ方向に延びるシリコンピラー２３が設けられている。シリコンピラー２３は積層体２０を貫いており、下端はシリコン基板１０に接続されている。セル領域Ｒｃの周辺部Ｒｃ２には、Ｚ方向に延び積層体２０の端部を貫く支柱２９が設けられている。なお、図２においては、各積層体２０に１本の支柱２９しか図示していないが、図７に示すように、支柱２９は、積層体２０の上面に加えて、テラス毎にも複数本ずつ設けられている。
　周辺回路領域Ｒｐにおいては、シリコン酸化膜１１上に、積層体３０が設けられている。積層体３０においては、シリコン酸化膜３１とシリコン窒化膜３２とが交互に積層されている。上述の如く、シリコン窒化膜３２はシリコン窒化物（ＳｉＮ）により形成されており、シリコン及び窒素（Ｎ）を含有する。周辺回路領域Ｒｐの中央部Ｒｐ１においては、積層体３０の上面は平坦である。一方、周辺回路領域Ｒｐの周辺部Ｒｐ２には、積層体３０の端部が位置している。積層体３０の端部の一部は、積層体２０の端部に対向している。積層体３０の端部の形状は、シリコン窒化膜３２毎にテラスが形成された階段状である。なお、積層体３０の端部の形状は階段状ではなく、ＸＹ平面に対して傾斜し、Ｚ方向に対しても傾斜した傾斜面であってもよい。また、例えば、積層体３０内には、シリコンピラー及び支柱は設けられていない。
　シリコン酸化膜１１、積層体２０及び積層体３０上には、層間絶縁膜４０が設けられている。層間絶縁膜４０は、例えば、シリコン酸化物により形成されている。層間絶縁膜４０内には、Ｚ方向に延びるコンタクト４１が設けられている。各コンタクト４１は、積層体２０のテラスにおいて、各導電膜２２に接続されている。コンタクト４１は支柱２９に接触しないように配置されている。また、層間絶縁膜４０内には、上層ワード線４２が設けられており、コンタクト４１の上端に接続されている。更に、層間絶縁膜４０内には、Ｘ方向に延びるビット線４３が設けられている。ビット線４３はＸ方向に延び、シリコンピラー２３の上端に接続されている。なお、積層体３０にはコンタクト４１は接続されていない。
　積層体２０、及び層間絶縁膜４０における積層体２０の直上域に配置された部分には、Ｘ方向に延びるスリットＳ（図８参照）が形成されている。スリットＳ内には、シリコン基板１０に接続された電極部材（図示せず）が設けられており、そのＹ方向両側には、絶縁板（図示せず）が設けられている。
　図３に示すように、シリコンピラー２３の形状は、例えば、下端が閉塞した円筒形である。シリコンピラー２３内には、例えばシリコン酸化物からなるコア部材２４が設けられている。なお、コア部材２４は設けられていなくてもよい。シリコンピラー２３の外側面上には、トンネル絶縁膜２５、電荷蓄積膜２６、ブロック絶縁膜２７が設けられている。トンネル絶縁膜２５、電荷蓄積膜２６、ブロック絶縁膜２７により、メモリ膜２８が形成されている。支柱２９（図２参照）の構成も、シリコンピラー２３及びメモリ膜２８の構成と同様である。
　トンネル絶縁膜２５は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜２６は、電荷を蓄積する能力がある膜であり、例えばトラップサイトを含む材料からなり、例えばシリコン窒化物からなる。ブロック絶縁膜２７は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、例えば、シリコン酸化層及びアルミニウム酸化層からなる積層膜である。
　このように、セル領域Ｒｃには、シリコン酸化膜２１と導電膜２２とが積層された積層体２０が形成されており、周辺回路領域Ｒｐには、シリコン酸化膜３１とシリコン窒化膜３２とが積層された積層体３０が形成されている。それぞれの周辺部の形状は階段状である。積層体２０内にはシリコンピラー２３及びメモリ膜２８が設けられているが、積層体３０内には設けられていない。積層体２０において、導電膜２２とシリコンピラー２３との交差部分毎に、メモリ膜２８を介してメモリセルが構成される。また、積層体２０の導電膜２２にはコンタクト４１が接続されているが、積層体３０には接続されていない。後述するように、積層体２０と積層体３０は、途中まで共通の工程によって形成されたものである。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図４～図９は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
　図４～図９は、図１の領域Ｄに相当する部分を示す。
　先ず、図４に示すように、シリコン基板１０を用意する。次に、周辺回路領域Ｒｐにおいて、シリコン基板１０の主面１０ａに周辺回路Ｃ（図２参照）を形成すると共に、シリコン基板１０上の全面にシリコン酸化膜１１（図２参照）を形成する。但し、図４～図９においては、図示の便宜上、周辺回路Ｃ及びシリコン酸化膜１１を省略している。次に、シリコン酸化膜１１上に、シリコン酸化膜５１及びシリコン窒化膜５２を交互に形成して、積層体５０を形成する。
　次に、図５に示すように、積層体５０上にレジスト膜５５を形成する。レジスト膜５５は、セル領域Ｒｃ及び周辺回路領域Ｒｐを覆い、それ以外の領域を露出させるようにパターニングする。本実施形態においては、レジスト膜５５は、周辺回路領域Ｒｐを覆う格子状の部分と、各格子内に１つずつ配置された矩形状の部分からなる。
　次に、レジスト膜５５をマスクとしたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチング処理と、レジスト膜５５の体積を減少させるアッシング等のスリミング処理とを、交互に繰り返す。異方性エッチング処理により、１枚のシリコン酸化膜５１及び１枚のシリコン窒化膜５２が選択的に除去される。スリミング処理により、レジスト膜５５の側面が後退し、積層体５０における新たな領域が露出する。そして、異方性エッチング処理とスリミング処理を交互に繰り返すことにより、セル領域Ｒｃの周辺部Ｒｃ２及び周辺回路領域Ｒｐの周辺部Ｒｐ２において、積層体５０が相互に対向した階段状に加工され、谷が形成される。
　この結果、積層体５０が、セル領域Ｒｃに配置された積層体２０と、周辺回路領域Ｒｐに配置された積層体３０とに分断される。以下、積層体２０に含まれるシリコン酸化膜５１をシリコン酸化膜２１という。また、積層体３０に含まれるシリコン酸化膜５１をシリコン酸化膜３１といい、シリコン窒化膜５２をシリコン窒化膜３２という。
　次に、図６に示すように、全面にシリコン酸化物を堆積させて、層間絶縁膜４０を形成する。次に、積層体５０の上面をストッパとして、層間絶縁膜４０の上面に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施す。これにより、積層体２０と積層体３０の間の谷が層間絶縁膜４０によって埋められる。このとき、シリコン酸化物からなる層間絶縁膜４０には圧縮応力が発生する。すなわち、層間絶縁膜４０は膨張しようとし、積層体２０を押圧する。一方、積層体２０に含まれるシリコン窒化膜５２及び積層体３０に含まれるシリコン窒化膜３２には引張応力が発生し収縮しようとする。なお、図示の便宜上、後述する図７～図９においては、層間絶縁膜４０を省略する。
　次に、図７に示すように、セル領域Ｒｃにおいて、層間絶縁膜４０（図６参照）における積層体２０の直上域に配置された部分、及び、積層体２０に、Ｚ方向に延びるホール５３を形成する。ホール５３は層間絶縁膜４０、積層体２０及びシリコン酸化膜１１（図２参照）を貫いて、シリコン基板１０に到達する。次に、ホール５３の内面上に、ブロック絶縁膜２７、電荷蓄積膜２６及びトンネル絶縁膜２５をこの順に形成して、メモリ膜２８（図３参照）を形成する。次に、メモリ膜２８の内面上にシリコンピラー２３を形成し、その内部にコア部材２４を埋め込む。このようして、セル領域Ｒｃの中央部Ｒｃ１にメモリセルが形成される。また、周辺部Ｒｃ２には支柱２９が形成される。一方、周辺回路領域Ｒｐには、シリコンピラー２３及び支柱２９を形成しない。
　次に、図８に示すように、層間絶縁膜４０（図６参照）における積層体２０の直上域に配置された部分、及び、積層体２０に、Ｘ方向に延びるスリットＳを形成する。スリットＳは積層体２０を貫通し、シリコン基板１０に到達する。但し、積層体３０にはスリットＳを形成しない。
　次に、図９に示すように、スリットＳを介して、例えば熱燐酸を用いたウェットエッチングを施す。これにより、積層体２０のシリコン窒化膜５２が除去されて、スペース５４が形成される。このとき、積層体２０のシリコン酸化膜２１は実質的にエッチングされない。また、シリコン酸化物からなる層間絶縁膜４０（図６参照）もエッチングされない。更に、スリットＳは積層体３０に到達していないため、積層体３０のシリコン窒化膜３２もエッチングされない。スペース５４が形成された後、積層体２０はシリコンピラー２３及び支柱２９によって支持される。
　次に、図２に示すように、スリットＳ（図９参照）を介してスペース５４内にタングステン等の金属材料を埋め込む。これにより、スペース５４内に導電膜２２が形成される。次に、スリットＳ内からタングステンを除去する。これにより、Ｚ方向に沿って配列された導電膜２２同士が絶縁される。次に、スリットＳの内側面上に絶縁板（図示せず）を形成する。次に、スリットＳにおける絶縁板に挟まれた空間内に導電性材料を埋め込んで、シリコン基板１０まで到達する電極部材（図示せず）を形成する。
　次に、セル領域Ｒｃの周辺部Ｒｃ２において、層間絶縁膜４０内にコンタクト４１を形成し、積層体２０のテラスにおいて導電膜２２に接続させる。次に、上層ワード線４２及びビット線４３等の上部配線を形成する。次に、これらの上部配線を絶縁膜によって埋め込む。このようにして、図１～図３に示す半導体記憶装置１が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態においては、図５に示す工程において、積層体５０を階段状に加工する際に、セル領域Ｒｃに積層体２０を形成すると共に、周辺回路領域Ｒｐに積層体３０を形成する。このため、図６に示す工程において、シリコン酸化物からなる層間絶縁膜４０を埋め込んだときに、積層体３０の分だけ層間絶縁膜４０の体積が少なくなる。これにより、層間絶縁膜４０の圧縮応力が低減する。また、積層体３０にはシリコン窒化膜３２が含まれており、シリコン窒化膜３２は引張応力を生じるため、層間絶縁膜４０の圧縮応力を相殺することができる。この結果、図９に示す工程において、積層体２０からシリコン窒化膜５２を除去したときに、層間絶縁膜４０から押されることにより、積層体２０が変形することを抑制できる。このため、本実施形態に係る半導体記憶装置１は、形状精度が高い。
　また、積層体２０の変形を抑制できるため、図２に示す工程において、コンタクト４１を形成するときに、コンタクト４１の位置がずれて支柱２９と接触して短絡したり、コンタクト４１が形成不良になったりすることを防止できる。
　更に、本実施形態においては、図６に示す工程において層間絶縁膜４０の上面に平坦化処理を施すときに、積層体２０の上面及び積層体３０の上面をストッパとして用いることができる。これにより、周辺回路領域Ｒｐにおいて層間絶縁膜４０の上面が大きく凹んでしまうことを抑制できる。この結果、層間絶縁膜４０の上面が平坦になり、それより上に形成する構造の形状精度が向上する。
　本実施形態に係る半導体記憶装置１は、メモリセルが３次元的に配列されているため、集積度が高い。また、メモリセルの集積度をより一層向上させるために導電膜２２の積層数を増加させると、層間絶縁膜４０の体積も増加して圧縮応力が強くなるが、本実施形態においては、積層体３０により層間絶縁膜４０の体積自体を減少させると共に、積層体３０のシリコン窒化膜３２によって層間絶縁膜４０の圧縮応力を相殺している。このため、導電膜２２の積層数を増加させても、半導体記憶装置１の製造が容易である。このように、本実施形態によれば、集積度が高く、製造が容易な半導体記憶装置を実現することができる。
　（比較例）
　次に、比較例について説明する。
　図１０は、本比較例に係る半導体記憶装置を示す平面図である。
　図１１は、図１０のＥ－Ｅ’線による断面を示す断面図である。
　図１０及び図１１に示すように、本比較例に係る半導体記憶装置１０１は、前述の第１の実施形態に係る半導体記憶装置１（図１～図３参照）と比較して、積層体３０が設けられておらず、積層体２０間が層間絶縁膜４０で埋め込まれている点が異なっている。
　次に、本比較例に係る半導体記憶装置の製造方法について説明する。
　図１２及び図１３は、本比較例に係る半導体記憶装置の製造方法を示す斜視図である。
　先ず、図４に示すように、シリコン基板１０上に積層体５０を形成する。
　次に、図１２に示すように、セル領域Ｒｃのみに積層体５０上にレジスト膜（図示せず）を形成する。そして、このレジスト膜に対して、異方性エッチング処理とスリミング処理を交互に繰り返す。これにより、積層体５０が階段状に加工されて、積層体２０が形成される。但し、本比較例では周辺回路領域Ｒｐにはレジスト膜を形成しないため、積層体３０（図５参照）は形成されない。
　次に、図１３に示すように、シリコン酸化物を堆積させて、平坦化処理を施すことにより、層間絶縁膜４０を形成する。このとき、積層体３０が設けられていないため、積層体２０間は層間絶縁膜４０によって埋め込まれる。また、積層体３０が設けられていないため、平坦化処理により、層間絶縁膜４０の上面は不可避的に凹状になる。
　本比較例に係る半導体記憶装置１０１においては、積層体３０が設けられていない分だけ、積層体２０間に配置される層間絶縁膜４０の体積が大きい。このため、層間絶縁膜４０の圧縮応力が強く、積層体２０を強く押圧する。この結果、積層体２０の変形が大きくなり、半導体記憶装置１０１の形状精度が低下する。また、シリコン窒化膜５２を除去したときに、積層体２０が倒壊する可能性もある。更に、積層体２０の変形によって支柱２９の位置がずれるため、支柱２９に接触しないようにコンタクト４１を形成することが困難である。
　（第２の実施形態）
　次に、第２の実施形態について説明する。
　図１４は、本実施形態に係る半導体記憶装置を示す断面図である。
　図１４に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、積層体３０の替わりに、積層体６０が設けられている点が異なっている。積層体６０においては、シリコン酸化膜２１と導電膜２２が交互に積層されている。すなわち、積層体６０の層構造は、積層体２０の層構造と同じである。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図１５及び図１６は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
　先ず、図４～図７に示す工程を実施する。すなわち、シリコン基板１０上に積層体２０及び積層体３０を形成し、層間絶縁膜４０によって埋め込む。また、積層体２０内にシリコンピラー２３、メモリ膜２８及び支柱２９を形成する。
　次に、図１５に示すように、Ｘ方向に延びるスリットＳを形成する。スリットＳには、積層体２０と共に積層体３０も貫通させる。
　次に、図１６に示すように、スリットＳを介して、ウェットエッチングを施す。これにより、積層体２０のシリコン窒化膜５２及び積層体３０のシリコン窒化膜３２が除去されて、積層体２０及び積層体３０にスペース５４が形成される。
　次に、図１４に示すように、スペース５４内に金属材料を埋め込んで、積層体２０内及び積層体３０内に導電膜２２を形成する。これにより、積層体３０が積層体６０になる。以後の工程は、前述の第１の実施形態と同様である。
　本実施形態によっても、周辺回路領域Ｒｐに積層体６０を設けることにより、層間絶縁膜４０の体積が減少し、圧縮応力が低減する。これにより、積層体２０が層間絶縁膜４０に押されて変形又は倒壊することを抑制し、コンタクト４１が支柱２９に接触することを防止できる。
　また、本実施形態によれば、積層体２０と積層体６０の層構造が同一であるため、層間絶縁膜４０における積層体２０と積層体６０との間に配置された部分から見て、積層体２０側と積層体６０側との対称性が高い。この結果、製造後の半導体記憶装置２は安定性が高い。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　なお、前述の各実施形態においては、セル領域Ｒｃのみにシリコンピラー２３及び支柱２９を設ける例を示したが、これには限定されない。周辺回路領域Ｒｐの積層体３０又は積層体６０にも、シリコンピラー２３又は支柱２９の少なくとも一方を設けてもよい。
　以上説明した実施形態によれば、集積度が高く、製造が容易な半導体記憶装置を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

Claims (16)

  1. 　基板と、
    　前記基板上の第１領域に設けられ、第１絶縁膜と導電膜とが交互に積層され、端部の形状が前記導電膜毎にテラスが形成された階段状である第１積層体と、
    　前記第１積層体内において前記基板の主面に対して交差する方向に延びる半導体ピラーと、
    　前記導電膜と前記半導体ピラーとの間に設けられたメモリ膜と、
    　前記基板上の第２領域に設けられ、第２絶縁膜と、組成が前記第２絶縁膜の組成とは異なる第３絶縁膜とが交互に積層された第２積層体と、
    　前記第１積層体と前記第２積層体との間に設けられた第４絶縁膜と、
    　を備えた半導体記憶装置。
  2. 　前記第２絶縁膜及び前記第４絶縁膜はシリコン及び酸素を含み、前記第３絶縁膜はシリコン及び窒素を含む請求項１記載の半導体記憶装置。
  3. 　前記第４絶縁膜内において、前記基板の主面に対して交差する方向に延び、前記導電膜に電気的に接続されたコンタクト部をさらに備えた請求項１または２に記載の半導体記憶装置。
  4. 　基板と、
    　前記基板上の第１領域に設けられ、第１絶縁膜と第１導電膜とが交互に積層され、端部の形状が前記第１導電膜毎にテラスが形成された階段状である第１積層体と、
    　前記第１積層体内において、前記基板の主面に対して交差する方向に延びる半導体ピラーと、
    　前記第１導電膜と前記半導体ピラーとの間に設けられたメモリ膜と、
    　前記基板上の第２領域に設けられ、第２絶縁膜と第２導電膜とが交互に積層された第２積層体と、
    　前記第１積層体と前記第２積層体との間に設けられた第４絶縁膜と、
    　前記第４絶縁膜内において、前記基板の主面に対して交差する方向に延び、前記第１導電膜に電気的に接続されたコンタクト部と、
    　を備えた半導体記憶装置。
  5. 　前記第２絶縁膜又は前記第３絶縁膜は引張応力を有し、前記第４絶縁膜は圧縮応力を有する請求項１～４のいずれか１つに記載の半導体記憶装置。
  6. 　前記第２積層体における前記第１積層体の前記端部に対向した端部の形状は、前記基板の主面に対して傾斜した傾斜面である請求項１～５のいずれか１つに記載の半導体記憶装置。
  7. 　前記第２積層体における前記第１積層体の前記端部に対向した端部の形状は、前記第３絶縁膜毎にテラスが形成された階段状である請求項１～５のいずれか１つに記載の半導体記憶装置。
  8. 　前記第２領域において、前記基板の主面には回路が形成されている請求項１～７のいずれか１つに記載の半導体記憶装置。
  9. 　前記第１積層体の前記端部に設けられ、前記基板の主面に対して交差する方向に延びる支柱をさらに備えた請求項１～８のいずれか１つに記載の半導体記憶装置。
  10. 　前記第１積層体は複数設けられており、前記第２積層体の少なくとも一部は、前記第１積層体間に配置されている請求項１～９のいずれか１つに記載の半導体記憶装置。
  11. 　基板上に第１絶縁膜及び前記第１絶縁膜とは組成が異なる第２膜を交互に形成して第１積層体を形成する工程と、
    　前記第１積層体上に選択的にレジスト膜を形成する工程と、
    　前記レジスト膜をマスクとした前記第１積層体のエッチングと、前記レジスト膜のスリミングとを、交互に繰り返すことにより、前記第１積層体を第２積層体及び第３積層体に分断する工程と、
    　前記第２積層体と前記第３積層体の間に第３絶縁膜を形成する工程と、
    　前記第２積層体に前記基板の主面に対して交差する方向に延びるホールを形成する工程と、
    　前記ホールの内面上にメモリ膜を形成する工程と、
    　前記メモリ膜の内面上に半導体ピラーを形成する工程と、
    　前記第２積層体にスリットを形成する工程と、
    　前記スリットを介して前記第２積層体内の前記第２膜を除去する工程と、
    　前記第２膜を除去したあとのスペース内に導電膜を形成する工程と、
    　を備えた半導体記憶装置の製造方法。
  12. 　前記レジスト膜を形成する工程において、前記レジスト膜を、複数の第１領域と、少なくとも一部が前記第１領域間に配置された第２領域と、に形成する請求項１１記載の半導体記憶装置の製造方法。
  13. 　前記第２膜は引張応力を有し、前記第３絶縁膜は圧縮応力を有する請求項１１または１２に記載の半導体記憶装置の製造方法。
  14. 　前記スリットを形成する工程において、前記スリットを前記第３積層体まで到達させ、
    　前記第２膜を除去する工程において、前記第３積層体内の前記第２膜も除去する請求項１１～１３のいずれか１つに記載の半導体記憶装置の製造方法。
  15. 　前記第３絶縁膜内に、前記導電膜に接続されるコンタクトを形成する工程をさらに備えた請求項１１～１４のいずれか１つに記載の半導体記憶装置の製造方法。
  16. 　前記第１絶縁膜及び前記第３絶縁膜はシリコン及び酸素を含み、
    　前記第２膜はシリコン及び窒素を含む請求項１１～１５のいずれか１つに記載の半導体記憶装置の製造方法。
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