WO2021260792A1 - 半導体記憶装置 - Google Patents

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Abstract

実施形態の半導体記憶装置は、第１方向に積層された、それぞれタングステンを含む複数の第１導電体層と、前記複数の第１導電体層と交互に積層される積層部と、前記積層部に対して前記第１方向に直交する第２方向に突出する第１突出部とを含む複数の絶縁膜と、複数の前記積層部と前記複数の第１導電体層との積層体内を前記第１方向に延びる半導体層と、前記複数の第１導電体層と前記半導体層との間に配置される電荷蓄積層と、前記絶縁膜における前記第１突出部の上において前記第１導電体層に接して配置され、不純物を含むシリコンを有する複数の第２導電体層と、前記複数の第２導電体層のうちの１の第２導電体層の上に前記１の第２導電体に接して設けられ、導電性を有し、前記第１方向に延びる複数のコンタクトプラグと、を備える。

Description

半導体記憶装置
　実施形態は、半導体記憶装置に関する。
　データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許第８５８１３３０号明細書
　高品質な半導体記憶装置を提供する。
　実施形態の半導体記憶装置は、第１方向に積層された、それぞれタングステンを含む複数の第１導電体層と、前記複数の第１導電体層と交互に積層される積層部と、前記積層部に対して前記第１方向に直交する第２方向に突出する第１突出部とを含む複数の絶縁膜と、複数の前記積層部と前記複数の第１導電体層との積層体内を前記第１方向に延びる半導体層と、前記複数の第１導電体層と前記半導体層との間に配置される電荷蓄積層と、前記絶縁膜における前記第１突出部の上において前記第１導電体層に接して配置され、不純物を含むシリコンを有する複数の第２導電体層と、前記複数の第２導電体層のうちの１の第２導電体層の上に前記１の第２導電体に接して設けられ、導電性を有し、前記第１方向に延びる複数のコンタクトプラグと、を備える。
図１は、実施形態に係る半導体記憶装置１の構成例を示すブロック図である。 図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構成を示す回路図である。 図３は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のレイアウトを示す平面図である。 図４は、図３におけるＣに示すセル領域Ｃ１の一部についてのレイアウトを示す平面図である。 図５は、実施形態に係る半導体記憶装置１におけるセル領域Ｃ１の構造を示す断面図である。 図６は、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの構造を示す断面図である。 図７は、図３におけるメモリセルアレイ１０の構造を示すＡ―Ａ‘断面図である。 図８は、図３におけるメモリセルアレイ１０の構造を示すＢ―Ｂ‘断面図である。 図９は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のワード線ＷＬ６断面の平面図である。 図１０は、実施形態に係る半導体記憶装置１の製造工程を説明するためのフローチャートである。 図１１は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１２は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１３は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１４は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１５は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１６は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１７は、比較例に係る半導体記憶装置１の製造工程を説明するためのフローチャートである。 図１８は、比較例に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１９は、比較例に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２０は、比較例に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２１は、比較例に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２２は、比較例に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２３は、図２２におけるＤに示すメモリセルアレイ１０の構造を示す断面図である。
実施形態
　以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
　＜１＞実施形態
　図１は、実施形態に係る半導体記憶装置１の構成例を示している。以下に、実施形態に係る半導体記憶装置１について説明する。
　＜１－１＞半導体記憶装置１の構成
　＜１－１－１＞半導体記憶装置１の全体構成
　半導体記憶装置１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば外部のメモリコントローラ２によって制御される。
　図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
　メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
　また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
　コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
　アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
　シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
　ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
　ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
　センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
　半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
　コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
　レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
　以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成しても良い。このような半導体記憶装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
　＜１－１－２＞メモリセルアレイ１０の回路構成
　図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
　図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
　複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
　メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
　各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
　同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
　以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。
　１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
　尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
　＜１－１－３＞メモリセルアレイの平面レイアウト
　＜１－１－３－１＞概要
　図３は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のレイアウトを示す平面図である。
　図３に示すように、メモリセルアレイ１０は、Ｘ軸に沿ったセル領域Ｃ１の一辺に階段領域Ｃ２が設けられ、Ｙ軸に沿ったセル領域Ｃ１の一辺に階段領域Ｃ３が設けられ、Ｙ軸に沿ったセル領域Ｃ１の他の一辺にダミー階段領域Ｃ４が設けられる。
　＜１－１－３－２＞セル領域
　図４～図６を用いて、実施形態におけるセル領域Ｃ１の構造について説明する。
　尚、以下で参照される図面において、Ｙ方向は、ワード線ＷＬの延伸方向である。Ｘ方向は、ビット線ＢＬの延伸方向である。Ｚ方向は、半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向である。
　図４は、図３のＣ、つまりセル領域Ｃ１のレイアウトを示す平面図である。
　セル領域Ｃ１は、ＮＡＮＤストリングＮＳに対応するメモリピラーＭＰが形成される領域である。
　図４に示すように、セル領域Ｃ１が形成される領域には、例えば複数のスリットＳＴと、複数のストリングユニットＳＵと、複数のビット線ＢＬとが含まれる。
　複数のスリットＳＴは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。Ｘ方向に隣り合うスリットＳＴ間には、例えば１つのストリングユニットＳＵが配置される。
　各ストリングユニットＳＵは、複数のメモリピラーＭＰを含む。複数のメモリピラーＭＰは、例えばＸ方向に沿って千鳥状に配置される。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
　複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。具体的には、各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なる。
　メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトプラグＣＰが設けられる。各メモリピラーＭＰは、コンタクトプラグＣＰを介して対応するビット線ＢＬと電気的に接続される。
　尚、隣り合うスリットＳＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図４に示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
　図５は、図４のＩＶ－ＩＶ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるセル領域Ｃ１の構造を示している。
　図５に示すように、セル領域Ｃ１が形成される領域には、例えば導電体層２１～２５、メモリピラーＭＰ、コンタクトプラグＣＰ、並びにスリットＳＴが含まれる。
　具体的には、半導体基板（不図示）の上方に、導電体層２１が設けられる。例えば導電体層２１は、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含む。
　導電体層２１の上方に、絶縁膜４１を介して導電体層２２が設けられる。例えば導電体層２２は、ＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含む。
　導電体層２２の上方に、絶縁膜４２を介して導電体層２３と絶縁膜４３とが交互に積層される。例えば導電体層２３は、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含む。
　最上層の導電体層２３の上方に、絶縁膜４４を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）を含む。
　導電体層２４の上方に、絶縁膜４５を介して導電体層２５が設けられる。例えば導電体層２５は、Ｘ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｙ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含む。
　メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体層２２～２４を貫通している。具体的には、メモリピラーＭＰの上端は、例えば導電体層２４が設けられた層と導電体層２５が設けられた層との間の層に含まれる。メモリピラーＭＰの下端は、例えば導電体層２１が設けられた層に含まれる。
　なお、絶縁膜４１～４５は、例えば酸化シリコン（ＳｉＯ２）を含む。
　図６に示すように、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、及び積層膜３２を含む。
　コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体層２４が設けられた層よりも上層に含まれる。コア部材３０の下端は、例えば導電体層２１が設けられた層に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
　コア部材３０は、半導体層３１によって覆われる。半導体層３１は、例えばメモリピラーＭＰの側面を介して導電体層２１の一部である導電体層５４と接触する。半導体層３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、導電体層２１と半導体層３１とが接触する部分を除いて、半導体層３１の側面及び底面を覆う。
　導電体層２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲う。積層膜３２は、半導体層３１の側面を囲う。積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含む。
　トンネル絶縁膜３３は、半導体層３１の側面を囲う。絶縁膜３４は、トンネル絶縁膜３３の側面を囲う。ブロック絶縁膜３５は、絶縁膜３４の側面を囲う。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。
　トンネル絶縁膜３３は、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含む。ブロック絶縁膜３５は、例えば酸化シリコン（ＳｉＯ２）を含む。
　図４に戻り、半導体層３１上には、柱状のコンタクトプラグＣＰが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトプラグＣＰが示されている。当該領域においてコンタクトプラグＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトプラグＣＰが接続される。
　コンタクトプラグＣＰの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触する。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトプラグを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
　スリットＳＴは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体層２２～２４を分断する。具体的には、スリットＳＴの上端は、例えばメモリピラーＭＰの上端を含む層と導電体層２５が設けられた層との間の層に含まれる。
　スリットＳＴの内部には、絶縁体が設けられる。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）等の絶縁物を含む。尚、スリットＳＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＴに酸化シリコンが埋め込まれる前に、スリットＳＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
　以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
　つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。
　尚、以上で説明したメモリセルアレイ１０の構造において、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層２４が割り当てられても良い。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。
　＜１－１－３－３＞階段領域
　図７を用いて、実施形態における階段領域Ｃ２の構造について説明する。
　図７は、図３のＡ－Ａ‘断面、つまり階段領域Ｃ２の断面である。　階段領域Ｃ２は、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０～ＷＬ７に対応する複数の導電体層２２～２４が階段状に引き出されている領域である（以下、引き出し部を「テラス」または「突出部」と呼ぶ）。各テラス上にはコンタクトプラグＣＣが形成されている。コンタクトプラグＣＣは、上端に設けられた配線層（不図示）を介して、ロウデコーダモジュール１５に接続される。コンタクトプラグＣＣは導電材料により構成され、例えばタングステン（Ｗ）または窒化チタン（ＴｉＮ）等の金属材料が用いられてもよい。
　具体的には、図７に示すように、選択ゲート線ＳＧＳは、セル領域Ｃ１においては導電体層２２が用いられ、階段領域Ｃ２においては導電体層１２２が設けられる。そして、導電体層２２と、導電体層１２２とは、セル領域Ｃ１と、階段領域Ｃ２との境界に接続される。この導電体層１２２が、選択ゲート線ＳＧＳのテラスとして機能し、Ｚ軸方向に延伸するコンタクトプラグＣＣに接続される。この導電体層１２２は、例えばポリシリコンを含む。
　また、ワード線ＷＬ０～ＷＬ７は、セル領域Ｃ１においては導電体層２３が用いられ、階段領域Ｃ２においては導電体層１２３が設けられる。そして、導電体層２３と、導電体層１２３とは、セル領域Ｃ１と、階段領域Ｃ２との境界に接続される。この導電体層１２３が、ワード線ＷＬ０～ＷＬ７のテラスとして機能し、Ｚ軸方向に延伸するコンタクトプラグＣＣに接続される。この導電体層１２３は、例えばポリシリコンを含む。また、導電体層１２３は、不純物（例えばタングステン）を含んでいても良い。
　また、選択ゲート線ＳＧＤは、セル領域Ｃ１においては導電体層２４が用いられ、階段領域Ｃ２においては導電体層１２４が設けられる。そして、導電体層２４と、導電体層１２４とは、セル領域Ｃ１と、階段領域Ｃ２との境界に接続される。この導電体層１２４が、選択ゲート線ＳＧＤのテラスとして機能し、Ｚ軸方向に延伸するコンタクトプラグＣＣに接続される。この導電体層１２４は、例えばポリシリコンを含む。
　なお、セル領域Ｃ１に設けられる絶縁膜４１～４４を、それぞれ絶縁膜４１Ａ～４４Ａとラベルし、階段領域Ｃ２に設けられる絶縁膜４１～４４を、それぞれ絶縁膜４１Ｂ～４４Ｂとラベルする。
　＜１－１－３－４＞ダミー階段領域
　図８を用いて、実施形態におけるダミー階段領域Ｃ４の構造について説明する。
　図８は、図３のＢ－Ｂ‘断面、つまりダミー階段領域Ｃ４の断面である。ダミー階段領域Ｃ４は、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬ０～ＷＬ７に対応する複数の導電体層２２～２４が階段状に引き出されている領域である。ダミー階段領域Ｃ４における引き出されている領域をダミーテラス等と記載する。階段領域Ｃ２とダミー階段領域Ｃ４とで異なる部分としては、各ダミーテラスにはコンタクトプラグＣＣが設けられないことである。
　具体的には、図８に示すように、選択ゲート線ＳＧＳは、セル領域Ｃ１においては導電体層２２が用いられ、ダミー階段領域Ｃ４においては導電体層２２２が設けられる。そして、導電体層２２と、導電体層２２２とは、セル領域Ｃ１と、ダミー階段領域Ｃ４との境界に接続される。この導電体層２２２が、選択ゲート線ＳＧＳのダミーテラスとして機能し、例えばポリシリコンを含む。
　また、ワード線ＷＬ０～ＷＬ７は、セル領域Ｃ１においては導電体層２３が用いられ、ダミー階段領域Ｃ４においては導電体層２２３が設けられる。そして、導電体層２３と、導電体層２２３とは、セル領域Ｃ１と、ダミー階段領域Ｃ４との境界に接続される。この導電体層２２３が、ワード線ＷＬ０～ＷＬ７のダミーテラスとして機能し、例えばポリシリコンを含む。
　また、選択ゲート線ＳＧＤは、セル領域Ｃ１においては導電体層２４が用いられ、ダミー階段領域Ｃ４においては導電体層２２４が設けられる。そして、導電体層２４と、導電体層２２４とは、セル領域Ｃ１と、ダミー階段領域Ｃ４との境界に接続される。この導電体層２２４が、選択ゲート線ＳＧＤのダミーテラスとして機能し、例えばポリシリコンを含む。
　なお、ダミー階段領域Ｃ４に設けられる絶縁膜４１～４４を、それぞれ絶縁膜４１Ｂ～４４Ｂとラベルする。
　なお、以上のことは、他のダミー階段領域Ｃ３でも同様である。
　＜１－１－３－５＞ワード線
　ここで、図９を用いて、セル領域Ｃ１、階段領域Ｃ２、ダミー階段領域Ｃ３、及びＣ４に設けられるワード線ＷＬ６について説明する。
　図９に示すように、ワード線ＷＬ６は、板状の導電体層であり、セル領域Ｃ１、階段領域Ｃ２、ダミー階段領域Ｃ３、及びＣ４をまたぐように設けられている。セル領域Ｃ１に位置するワード線ＷＬ６については２３とラベルし、階段領域Ｃ２に位置するワード線ＷＬ６については１２３とラベルし、ダミー階段領域Ｃ３、及びＣ４に位置するワード線ＷＬ６については２２３とラベルしている。
　＜１－２＞半導体記憶装置１の製造方法
　以下に、図１０を適宜参照して、実施形態に係る半導体記憶装置１における、ワード線に対応する積層構造の形成からスリットＳＴの形成までの一連の製造工程について説明する。図１０は、実施形態に係る半導体記憶装置１の製造方法を示すフローチャートである。図１１～図１６のそれぞれは、実施形態に係る半導体記憶装置１の製造工程における、セル領域Ｃ１及びダミー階段領域Ｃ４に対応する構造体を含む構造を示している。
　［ステップＳ１００１］
　図示しない半導体基板の上方に、ソース線部とワード線部の犠牲部材を積層する。具体的には、図１１に示すように、図示しない半導体基板の上方に、導電体層２１を形成する。導電体層２１上に、絶縁体層３２１及び犠牲部材３２２を交互に積層する。
　導電体層２１が、ソース線部である。導電体層２１は、例えばポリシリコン（Ｓｉ）を含む。絶縁体層３２１は、例えば酸化シリコン（ＳｉＯ２）を含む。例えば、絶縁体層３２１の膜厚は１５ｎｍ以下である。各犠牲部材３２２を、選択ゲート線及びワード線部に置換する。例えば、犠牲部材３２２を形成する層数が、積層する選択ゲート線及びワード線ＷＬの本数に対応している。犠牲部材３２２は、例えばポリシリコンを含む。
　［ステップＳ１００２］
　次に、メモリホールＭＨを形成する。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスク（不図示）を形成する。そして、図１２に示すように、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨを形成する。
　本工程で形成するメモリホールＭＨは、絶縁体層３２１及び犠牲部材３２２のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
　［ステップＳ１００３］
　次に、ワード線部と選択ゲート線部の置換処理を実行する。具体的には、図１３に示すように、メモリホールＭＨ内で露出した犠牲部材３２２をフッ化タングステン（ＷＦ６）ガスに晒す。これにより、メモリホールＭＨ内で露出した犠牲部材３２２のポリシリコンをタングステン（Ｗ）に置換する。これにより、ワード線ＷＬ０～ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＳ、ＳＧＤに対応する導電体層２２、２４とを形成する。なお、導電体層２２～２４はタングステン（Ｗ）に置換されるが、不純物レベルでシリコン（Ｓｉ）が残る事がある。
　なお、ダミー階段領域Ｃ４における犠牲部材３２２はフッ化タングステン（ＷＦ６）ガスが届かないため、タングステン（Ｗ）に置換されず、ポリシリコンが残ることになる。
　　［ステップＳ１００４］
　メモリホールＭＨ内にメモリピラーＭＰを形成する。具体的には、図１４に示すように、メモリホールＭＨの側面及び底面にブロック絶縁膜３５（酸化シリコン（ＳｉＯ２））を形成し、ブロック絶縁膜３５上に絶縁膜３４として窒化シリコンを形成し、絶縁膜３４上にトンネル絶縁膜３３として酸化シリコン（ＳｉＯ２）を形成し、トンネル絶縁膜３３上に半導体層３１としてシリコン（Ｓｉ）を形成し、半導体層３１上にコア部材３０として絶縁材料を形成する。このようにして、メモリホールＭＨ内にメモリピラーＭＰを形成する。
　［ステップＳ１００５］
　続いて、スリットＳＴを形成する。具体的には、まずフォトリソグラフィ等によって、スリットＳＴに対応する領域が開口したマスク（不図示）を形成する。それから、図１５に示すように、形成されたマスクを用いた異方性エッチングによって、スリットＳＴを形成する。
　本工程で形成するスリットＳＴは、絶縁体層３２１、導電体層２２～２４のそれぞれを分断し、スリットＳＴの底部は、例えば導電体層２１が設けられた層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
　そして、その後スリットＳＴ内を絶縁体２６によって埋め込む。その後スリットＳＴ外に形成された絶縁体２６を、例えばＣＭＰによって除去する。その結果、スリットＳＴが絶縁体２６によって埋め込まれた構造を形成する。絶縁体２６は、例えば酸化シリコン（ＳｉＯ２）を含む。
　［ステップＳ１００６］
　続いて、ダミーテラス（テラス）を形成する。図１６に示すように、導電体層及び絶縁膜の組を順次、異方性エッチング等によって、階段状に除去することによって、ダミーテラス２２２～２２４を形成する。
　以上で説明した実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれを形成する。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番は問題が生じない範囲で入れ替えられても良い。
　また、以上では、ダミー階段領域Ｃ４について述べたが、階段領域Ｃ２、及びダミー階段領域Ｃ３についても、ダミー階段領域Ｃ４と同様に形成する。
　＜１－３＞実施形態の効果
　上述した実施形態によれば、積層構造（選択ゲート線及びワード線）の形成方法として、酸化シリコン（ＳｉＯ２）と、ポリシリコンと、を交互に複数層積層し、メモリホールＭＨを形成する。その後、メモリホールＭＨ内で露出したポリシリコンをフッ化タングステン（ＷＦ６）ガスに晒す。これにより、選択ゲート線及びワード線として機能するポリシリコンをタングステン（Ｗ）に置換する。
　これにより、スリットＳＴの数や、階段領域およびダミー階段領域における支持部材を低減することができ、Ｚ方向における、タングステン間の距離を縮めることができる。
　以下に、実施形態の効果を説明するために、比較例について簡単に説明する。
　以下に、図１７を適宜参照して、比較例に係る半導体記憶装置１における、ワード線に対応する積層構造の形成から階段の形成までの一連の製造工程について説明する。図１７は、比較例に係る半導体記憶装置１の製造方法を示すフローチャートである。図１８～図２３のそれぞれは、比較例に係る半導体記憶装置１の製造工程における、セル領域Ｃ１及びダミー階段領域Ｃ４に対応する構造体を含む構造を示している。
　［ステップＳ２００１］
　半導体基板の上方に、ソース線部とワード線部の犠牲部材を積層する。具体的には、図１８に示すように、図示しない半導体基板の上方に、導電体層２１を形成する。導電体層２１上に、絶縁体層４２１及び犠牲部材４２２を交互に積層する。
　絶縁体層４２１は、例えば酸化シリコン（ＳｉＯ２）を含む。各犠牲部材４２２は、例えば窒化シリコン（ＳｉＮ）を含む。
　［ステップＳ２００２］
　次に、図１９に示すようにメモリピラーＭＰ及び支持部ＨＲを形成する。この支持部ＨＲは、後段にて犠牲部材４２２を除去するときに、メモリピラーＭＰが形成されない階段領域が崩れないように、支えるための構造である。この支持部ＨＲは、例えばＺ軸方向に延伸する柱状の絶縁体である。また、この支持部ＨＲは、本実施形態では設けられていない。
　［ステップＳ２００３］
　続いて、図２０に示すように、スリットＳＴを形成する。
　［ステップＳ２００４］
　次に、図２１に示すように、スリットＳＴを介して、例えば熱リン酸によるウェットエッチングを行う。これによって、犠牲部材４２２を選択的に除去する。犠牲部材４２２が除去された構造体は、複数のメモリピラーＭＰ、及び複数の支持部ＨＲ等によってその立体構造が維持される。
　［ステップＳ２００５］
　次に、ワード線部と選択ゲート線部の置換処理を実行する。具体的には、図２２及び図２３に示すように、例えばＣＶＤによって、犠牲部材４２２が除去された空間にバリアメタルとして窒化チタン（ＴｉＮ）４２３が成膜された後に、タングステン（Ｗ）４２４を形成する。これにより、ワード線ＷＬ０～ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤに対応する導電体層２４とを形成する。
　ところで、タングステン（Ｗ）４２４を、フッ化タングステン（ＷＦ６）ガスを用いて形成する。しかし、このフッ化タングステン（ＷＦ６）ガスに含まれるフッ素（Ｆ）が、メモリピラーＭＰに悪影響を及ぼすことがある。そのため、本実施形態と異なり、比較例ではバリアメタルとして窒化チタン（ＴｉＮ）４２３を設ける必要がある。
　この窒化チタン（ＴｉＮ）の膜厚はｄ１（例えば３ｎｍ程度）である。
　その後、任意の製造工程により、半導体記憶装置を形成する。
　以上のように、比較例においては、積層構造（選択ゲート線及びワード線）として、酸化シリコン（ＳｉＯ２）と、窒化シリコン（ＳｉＮ）と、を交互に複数層積層し、スリットを形成する際に、窒化シリコン（ＳｉＮ）を除去し、選択ゲート線及びワード線の部材として、バリアメタルと導電材料を埋め込むことにより、半導体記憶装置を形成する。
　しかし、比較例で説明したように、犠牲部材４２２を除去する場合、立体構造を維持するために、支持部ＨＲが必要となる。また、犠牲部材４２２を除去するためのエッチング溶液をいきわたらせるために、本実施形態に比べて、より多くのスリットＳＴが必要となる。また、比較例では、メモリピラーを形成した後に、選択ゲート線及びワード線としてタングステン（Ｗ）を形成する。そのため、タングステン（Ｗ）を形成する際のフッ化タングステン（ＷＦ６）ガスのフッ素（Ｆ）から、メモリピラーＭＰを保護するためのバリアメタルが必要となる。
　他方で、上述した実施形態によれば、比較例のステップＳ２００４のように犠牲部材を除去することがない。そのため、立体構造を支える為の支持部ＨＲが不要となる。その結果、本実施形態は、比較例と比較し、支持部ＨＲの分だけ面積を小さくできる。換言すると、本実施形態の階段領域において、Ｚ方向に延びる柱状体は、全てコンタクトプラグであるとも言える。また、ダミー階段領域において、Ｚ方向に延びる柱状体は設けられない。また、上述した実施形態によれば、犠牲部材４２２を除去するためのエッチング溶液をいきわたらせる必要がない。その結果、本実施形態は、比較例と比較し、スリットＳＴの数を抑制でき、スリットの数だけ面積を小さくできる。また、上述した実施形態によれば、比較例と異なり、選択ゲート線及びワード線を形成してから、メモリピラーＭＰを形成する。メモリピラーＭＰを形成が、フッ化タングステン（ＷＦ６）ガスに曝されないため、比較例で説明した、選択ゲート線及びワード線に設けられるバリアメタルが不要となる。具体的には、選択ゲート線及びワード線とＺ方向に隣り合う絶縁膜との間、及びメモリピラーと選択ゲート線及びワード線との間にバリアメタルは設けられない。その結果、本実施形態では、選択ゲート線及びワード線のそれぞれについて、Ｚ軸方向、Ｘ軸及びＹ軸方向のそれぞれについてｄ１×２（バリアメタルの厚さが約３ｎｍである場合、６ｎｍ）だけ面積を小さくできる。絶縁膜の膜厚がうすくなることで、ワード線抵抗を低減することができる。以上のように、上述した実施形態によれば、比較例と比較し、半導体記憶装置のサイズを小さくすることができる。
　＜２＞その他の変形例等
　上記実施形態及び変形例で説明された製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良いし、製造工程が適宜入れ替えられても良い。半導体記憶装置１の製造工程は、上記実施形態及び変形例で説明した構造を形成することが可能であれば、どのような製造工程が適用されても良い。
　上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体層２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体層２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
　本明細書において“ポリシリコン”は、多結晶の半導体と言い換えることが出来る。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (8)

  1. 　第１方向に積層された、それぞれタングステンを含む複数の第１導電体層と、
    　前記複数の第１導電体層と交互に積層される積層部と、前記積層部に対して前記第１方向に直交する第２方向に突出する第１突出部とを含む複数の絶縁膜と、
    　複数の前記積層部と前記複数の第１導電体層との積層体内を前記第１方向に延びる半導体層と、
    　前記複数の第１導電体層と前記半導体層との間に配置される電荷蓄積層と、
    　前記絶縁膜における前記第１突出部の上において前記第１導電体層に接して配置され、不純物を含むシリコンを有する複数の第２導電体層と、
    　前記複数の第２導電体層のうちの１の第２導電体層の上に前記１の第２導電体に接して設けられ、導電性を有し、前記第１方向に延びる複数のコンタクトプラグと、
    　を備える半導体記憶装置。
  2. 　前記複数の第２導電体層のうちの１の第２導電体層の上に前記１の第２導電体に接して設けられ、前記第１方向に延びる柱状体は、全て前記コンタクトプラグである
    　請求項１に記載の半導体記憶装置。
  3. 　前記第２導電体層は、不純物を含むポリシリコンを有する
    　請求項１に記載の半導体記憶装置。
  4. 　前記絶縁膜は、前記積層部に対して前記第１方向及び前記第２方向に直交する第３方向に突出する第２突出部を含み、
    　前記絶縁膜における前記第２突出部の上において前記第１導電体層に接して配置され、不純物を含むシリコンを有する複数の第３導電体層と、
    　を更に備える請求項１に記載の半導体記憶装置。
  5. 　前記第２突出部の上には、前記複数の第３導電体層のうちの１の第３導電体層の上に前記１の第３導電体に接して設けられ、前記第１方向に延びる柱状体が、設けられない、
    　請求項４に記載の半導体記憶装置。
  6. 　前記第３導電体層は、不純物を含むポリシリコンを有する
    　請求項４に記載の半導体記憶装置。
  7. 　前記第１導電体層と前記絶縁膜との間、及び半導体層と前記絶縁膜の間には、バリアメタルは配置されていない
    　請求項１に記載の半導体記憶装置。
  8. 　前記バリアメタルは、窒化チタンを含む
    　請求項７に記載の半導体記憶装置。
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