JP2020027873A - 半導体装置 - Google Patents
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Abstract
【課題】コンタクト接続における下層側の導電層との接続を回避可能な半導体装置を提供する。【解決手段】半導体装置は、基板200と、第1の導電層10dと、第2の導電層10fと、第1の支柱14aと、第2の支柱14bと、第1のコンタクト16aと、第2のコンタクト16bと、チャネルボディ21と、メモリ膜20と、を備える。第1の支柱は、第1の導電層の下面若しくは側面に接続され基板へと延びる。第2の支柱は、第1の導電層を貫通するように、第2の導電層の下面若しくは側面に接続され基板へと延びる。第1のコンタクトは、第1の領域における第1の支柱の径方向内側の領域位置で、第1の支柱の径サイズよりも小さい径サイズで第1の導電層に電気的に接続し、第1の導電層に対して基板とは反対側に延びる。【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、メモリセルを3次元的に配置した3次元NAND型フラッシュメモリ装置の開発が進められている。3次元NAND型フラッシュメモリ装置では、絶縁層を介して積層されたワード線層に、ワード線層面に垂直な方向(いわゆる縦方向)にメモリセルを繋げたNANDストリングが形成される。これにより、2次元状にメモリセルを配置する場合に比べて高集積化を達成している。3次元NAND型フラッシュメモリ装置では、積層された各階層のワード線となる導電層に他の階層の配線を接続させるための構造として、導電層を階層毎にずれるように階段状に形成して、上層側からのコンタクトと接続しやすい構造にしている。しかしながら、コンタクトが、対象となる導電層を突き抜けて下層側の導電層まで達し、下層側の導電層との間で電気的な接合が成されてしまう場合があり得る。
本発明の実施形態は、コンタクト接続における下層側の導電層との接続を回避可能な半導体装置を提供する。
実施形態の半導体装置は、基板と、第1の導電層と、第2の導電層と、第1の支柱と、第2の支柱と、第1のコンタクトと、第2のコンタクトと、チャネルボディと、メモリ膜と、を備える。第1の導電層は、前記基板上に設けられ、第1と第2の領域に跨がるように、基板面と平行に延びる板状の導電層である。第2の導電層は、前記第1の導電層の端部が突き出た階段形状となるように前記第1の導電層上に離間して配置され、前記第1と第2の領域に跨がるように、前記第1の導電層と平行に延びる板状の導電層である。第1の支柱は、前記第1の領域における前記第2の導電層と重ならない位置で、前記第1の導電層の下面若しくは側面に接続され前記基板へと延びる。第2の支柱は、前記第1の領域内で、前記第1の導電層を貫通するように、前記第2の導電層の下面若しくは側面に接続され前記基板へと延びる。第1のコンタクトは、前記第1の領域における前記第1の支柱の径方向内側の領域位置で、前記第1の支柱の径サイズよりも小さい径サイズで前記第1の導電層に電気的に接続し、前記第1の導電層に対して前記基板とは反対側に延びる。第2のコンタクトは、前記第1の領域における前記第2の支柱の径方向内側の領域位置で、前記第1の導電層を貫通する位置における前記第2の支柱の径サイズよりも小さい径サイズで前記第2の導電層に電気的に接続し、前記第2の導電層に対して前記基板とは反対側に延びる。チャネルボディは、半導体材料を用い、前記第2の領域内で、前記第1及び第2の導電層を貫通する。メモリ膜は、前記第2の領域内で、前記第1及び第2の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含む膜である。
以下、実施形態では、半導体装置の一例として、3次元NAND型フラッシュメモリ装置について説明する。以下、図面を用いて説明する。
(第1の実施形態)
図1は、第1の実施形態における半導体装置の構成の一例を示す断面図である。図1において、第1の実施形態における半導体装置では、半導体基板200(基板)上に、半導体記憶装置におけるワード線(WL)となる複数層の導電層10の各層の導電層10と、隣接する層の導電層10同士間を絶縁する複数層の絶縁層12の各層の絶縁層12とが交互に積層されている。各層の導電層10は、階段領域(ワード線コンタクト領域)(第1の領域)とメモリセル領域(第2の領域)とに跨がるように、半導体基板200面と平行に延びる板状の層である。図1の例では、半導体基板200上に、まず絶縁層12が配置され、最上層の導電層10上にも絶縁層12が配置される。図1において、複数層の導電層10と複数層の絶縁層12との積層体は、階段領域において、下層側が突き出た階段形状となるように形成される。図1の例では、導電層10と絶縁層12との組が例えば2層ずつで構成されるテラスで階段形状となるように形成される。なお、階段形状の各テラスを構成する導電層10と絶縁層12との組の層数は2層ずつに限るものではない。3層以上ずつであっても構わない。或いは1層ずつであっても構わない。図1では図示されていないが、階段形状の各テラスが2層以上ずつで構成される場合には、図1の紙面に向かって奥側に、導電層10と絶縁層12との組がさらに1層ずつ下層側が突き出た階段形状となるように形成される。図1の例では、例えば、4層目の板状の導電層10d(第1の導電層の一例)が半導体基板200上に離間して設けられ、階段領域とメモリセル領域とに跨がるように、半導体基板200面と平行に延びる。そして、6層目の板状の導電層10f(第2の導電層の一例)が導電層10dの端部が突き出た階段形状となるように導電層10d上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層10dと平行に延びる。階段領域における各テラス上は、絶縁膜13で覆われる。
図1は、第1の実施形態における半導体装置の構成の一例を示す断面図である。図1において、第1の実施形態における半導体装置では、半導体基板200(基板)上に、半導体記憶装置におけるワード線(WL)となる複数層の導電層10の各層の導電層10と、隣接する層の導電層10同士間を絶縁する複数層の絶縁層12の各層の絶縁層12とが交互に積層されている。各層の導電層10は、階段領域(ワード線コンタクト領域)(第1の領域)とメモリセル領域(第2の領域)とに跨がるように、半導体基板200面と平行に延びる板状の層である。図1の例では、半導体基板200上に、まず絶縁層12が配置され、最上層の導電層10上にも絶縁層12が配置される。図1において、複数層の導電層10と複数層の絶縁層12との積層体は、階段領域において、下層側が突き出た階段形状となるように形成される。図1の例では、導電層10と絶縁層12との組が例えば2層ずつで構成されるテラスで階段形状となるように形成される。なお、階段形状の各テラスを構成する導電層10と絶縁層12との組の層数は2層ずつに限るものではない。3層以上ずつであっても構わない。或いは1層ずつであっても構わない。図1では図示されていないが、階段形状の各テラスが2層以上ずつで構成される場合には、図1の紙面に向かって奥側に、導電層10と絶縁層12との組がさらに1層ずつ下層側が突き出た階段形状となるように形成される。図1の例では、例えば、4層目の板状の導電層10d(第1の導電層の一例)が半導体基板200上に離間して設けられ、階段領域とメモリセル領域とに跨がるように、半導体基板200面と平行に延びる。そして、6層目の板状の導電層10f(第2の導電層の一例)が導電層10dの端部が突き出た階段形状となるように導電層10d上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層10dと平行に延びる。階段領域における各テラス上は、絶縁膜13で覆われる。
図2は、第1の実施形態と比較例とにおける階段領域のコンタクト及び支柱の配置構成の一例を説明するための上面図である。上述したように、導電層10と絶縁層12との積層体を階段形状に構成することで、各導電層10が上層側からのコンタクト16と接続しやすい構造にしている。ここで、図2(a)に示す第1の実施形態の比較例では、階段形状の各テラスの例えば中央において上方からコンタクト16が対応する導電層に接続される。一方、階段形状の各テラスの下層側では、コンタクト16から離れた位置、例えばテラスの4隅の位置に1本ずつ計4本の支柱15が配置される。かかる構成では、コンタクト16が接続対象となる導電層10を突き抜けて下層側の導電層10まで達し、下層側の導電層10との間で電気的な接合が成されてしまう場合が起こり得る。さらに、図2(a)の例では、1本のワード線(導電層10)のテラスに対して、4つの支柱15とコンタクト16とのすべてを別々の位置に配置することが可能なテラス面積が必要となる。3次元NAND型フラッシュメモリ装置のさらなる高集積化のためには、かかるテラスの面積を小さくすることが望ましい。そこで、第1の実施形態では、図2(b)に示すように、コンタクト16よりも径サイズが太い絶縁材料の支柱14を用いる。そして、第1の実施形態では、各コンタクト16下にそれぞれ絶縁材料の支柱14を配置する。以下、具体的に説明する。
図1において、階段領域における階段形状の各テラスの最上面は、それぞれ導電層10で構成される。例えば、支柱14a(第1の支柱の一例)が、階段領域における導電層10fと重ならない位置で、導電層10dの下面若しくは側面に接続され、半導体基板200へと延びる。支柱14b(第2の支柱の一例)が、階段領域内で、導電層10dを貫通するように、導電層10fの下面若しくは側面に接続され、半導体基板200へと延びる。支柱14cが、階段領域内で、導電層10d,10fを貫通するように、導電層10hの下面若しくは側面に接続され、半導体基板200へと延びる。支柱14dが、階段領域内で、導電層10d,10f,10hを貫通するように、導電層10jの下面若しくは側面に接続され、半導体基板200へと延びる。
コンタクト16a(第1のコンタクトの一例)が、階段領域における支柱14aの径方向内側の領域位置で、支柱14aの径サイズD2よりも小さい径サイズD1で導電層10dに電気的に接続する。そして、コンタクト16aは、導電層10dに対して半導体基板200とは反対側の上方に延びる。同様に、コンタクト16b(第2のコンタクトの一例)が、階段領域における支柱14bの径方向内側の領域位置で、導電層10dを貫通する位置における支柱14bの径サイズよりも小さい径サイズで導電層10fに電気的に接続する。また、図1の例では、コンタクト16bは、階段領域における支柱14bの径方向内側の領域位置で支柱14bが導電層10fに接続される位置における支柱14bの径サイズよりも小さい径サイズで導電層10fに電気的に接続する。コンタクト16bは、導電層10fに対して半導体基板200とは反対側の上方に延びる。同様に、コンタクト16cが、階段領域における支柱14cの径方向内側の領域位置で、導電層10d,10fを貫通する位置における支柱14cの径サイズよりも小さい径サイズで導電層10hに電気的に接続する。また、図1の例では、コンタクト16cは、階段領域における支柱14cの径方向内側の領域位置で支柱14cが導電層10hに接続される位置における支柱14cの径サイズよりも小さい径サイズで導電層10hに電気的に接続する。コンタクト16cは、導電層10hに対して半導体基板200とは反対側の上方に延びる。同様に、コンタクト16dが、階段領域における支柱14dの径方向内側の領域位置で、導電層10d,10f,10hを貫通する位置における支柱14dの径サイズよりも小さい径サイズで導電層10jに電気的に接続する。また、図1の例では、コンタクト16dは、階段領域における支柱14dの径方向内側の領域位置で支柱14dが導電層10jに接続される位置における支柱14dの径サイズよりも小さい径サイズで導電層10jに電気的に接続する。コンタクト16dは、導電層10jに対して半導体基板200とは反対側の上方に延びる。言い換えれば、各コンタクト16は、上方から見て、対応する支柱14の断面の領域内で導電層10に接続する。このように、支柱14よりも細いサイズの各コンタクト16が、それぞれ対応する支柱14の径方向内側の領域位置で、導電層10に接続するので、かかる導電層10を突き抜けても、下層側の支柱14内に刺さるだけで、下層側の導電層10に接触しないようにできる。
さらに、各支柱14の径方向内側の領域位置での導電層10の膜厚が、階段領域の上層側の異なるテラスの導電層10と重なる領域部分での当該導電層10の膜厚よりも厚く形成される。図1の例では、各支柱14(例えば、支柱14a)の径方向内側の領域位置を含む階段形状の突き出た端部となる各テラスの最上面の導電層10(例えば、導電層10d)の膜厚h1が、上層側の他のテラスの導電層10(例えば、導電層10f)と重なる領域部分での当該導電層10(例えば、導電層10d)の膜厚よりも厚く形成される。また、図1の例では、膜厚が上方側に厚くなる場合を示している。コンタクト16と接続する導電層部分の膜厚を厚くすることにより、コンタクト16が導電層10を突き抜けにくく、コンタクト16と導電層10との接触面積を大きく確保することもでき、かかる点からもコンタクト形成時のプロセスマージンを高めることができる。
なお、各テラスの最上面の導電層10の膜厚が厚くなると、1層上層側の導電層10との距離が短くなる。そのため、上層側の導電層10との接触が問題となる可能性がある。第1の実施形態では、図1に示すように、各テラスにおける突き出た端部の根元に開口溝17を形成することで、上層側の導電層10との接触を回避でき、絶縁性を高めることができる。
また、各層のテラスに対して、1本の支柱14が配置されるだけなので、テラス面積を比較例に比べて小さくできる。なお、第1の実施形態では、図2(c)に示すように、各コンタクト16と重なる位置に配置される各コンタクト16よりも太い支柱14の他に、各コンタクト16と重ならない位置に別途1つ又は複数の支柱15(太くても細くても構わない)をさらに配置する場合を排除するわけではない。
また、メモリセル領域内で、複数層の導電層10と複数層の絶縁層12との積層体を積層面と直交する積層方向に貫通する柱状のチャネルボディ21が配置される。チャネルボディ21の材料として、半導体材料が用いられる。そして、メモリセル領域内で、各導電層10と、チャネルボディ21の間に、電荷蓄積膜を含むメモリ膜20が配置される。メモリ膜20は、チャネルボディ21側面全体を取り囲むように、複数層の導電層10と複数層の絶縁層12との積層体を積層方向に貫通する筒状に配置される。ワード線となる導電層10と、メモリ膜20と、メモリ膜20に囲まれるチャネルボディ21と、の組合せによって、1つのメモリセルを構成する。同じチャネルボディ21とメモリ膜20が貫通する各層の導電層10におけるメモリセルを繋げた複数のメモリセルにより1つのNANDストリングを構成する。また、1層の導電層10には、複数のチャネルボディ21と、各チャネルボディ21を取り囲むメモリ膜20とが配置される。図1の例では、3つのチャネルボディ21とメモリ膜20との組合せが示されている。各チャネルボディ21の一端は、例えば、積層体より上層で、図示しないそれぞれ別のビット線コンタクトに接続される。各チャネルボディ21の他端は、例えば、積層体より下層で、図示しない共通のソース線に接続される。なお、柱状の各チャネルボディ21は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
図3は、第1の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図3において、第1の実施形態における半導体装置の製造方法では、積層膜形成工程(S102)と、ホール形成工程(S104)と、絶縁膜形成工程(S110)と、メモリ膜形成工程(S120)と、チャネル膜形成工程(S122)と、階段領域形成工程(S124)と、犠牲膜(1)形成工程(S140)と、犠牲膜(2)形成工程(S142)と、側壁除去工程(S144)と、エッチング工程(S146)と、絶縁膜形成及び平坦化工程(S150)と、置換用開口部形成工程(S152)と、置換(リプレース)工程(S154)と、コンタクトホール形成工程(S156)と、コンタクト形成工程(S158)と、いう一連の工程を実施する。
図4は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図4では、図3の積層膜形成工程(S102)を示している。それ以降の工程は後述する。
図4において、積層膜形成工程(S102)として、まず、半導体基板200上に、例えば、原子層気相成長(atomic layer deposition:ALD、あるいは、atomic layer chemical vapor deposition:ALCVD)法若しくは化学気相成長(chemical vapor deposition:CVD)法を用いて、犠牲膜層30と絶縁層12とを交互に積層する。図4の例では、まず、半導体基板200上に絶縁層12を形成した後、犠牲膜層30と絶縁層12とを交互に積層し、最上層に絶縁層12を形成する場合を示している。かかる工程により、複数層の犠牲膜層30の各層の犠牲膜層30と、複数層の絶縁層12の各層の絶縁層12とが交互に積層された積層膜(積層体)が形成される。犠牲膜層30に用いる犠牲膜として、例えば、シリコン窒化膜(SiN膜)を用いると好適である。また、絶縁層12に用いる絶縁膜として、例えば、シリコン酸化膜(SiO2膜)を用いると好適である。また、半導体基板として、例えば、直径300ミリのシリコンウェハが用いられる。なお、犠牲膜層30と絶縁層12とが交互に積層される半導体基板上或いは半導体基板内には、図示しないその他の絶縁膜、配線、コンタクト及び/或いはトランジスタ等の半導体素子が形成されていても構わない。
図5は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図5では、図4のホール形成工程(S104)を示している。それ以降の工程は後述する。
図5において、ホール形成工程(S104)として、積層膜の最上層の絶縁層12上から上述した積層膜を貫通する例えば円形の開口部(ホール152)を形成する。ここでは、後に階段領域となる領域に支柱形成用の複数のホール152が形成される。また、メモリセル領域には、同時に複数のメモリホール154を形成すると好適である。支柱形成用の複数のホール152と複数のメモリホール154は、一緒に形成する場合に限るものではなく、別々に形成しても構わない。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経て絶縁層12の上にレジスト膜が形成された状態に対し、露出した絶縁層12とその下層に位置する犠牲膜層30と絶縁層12との積層膜を異方性エッチング法により除去することで、絶縁層12の表面に対し、略垂直にホール152及びメモリホール154を形成することができる。例えば、一例として、反応性イオンエッチング(RIE)法によりホール152及びメモリホール154を形成すればよい。なお、第1の実施形態では、犠牲膜層30と絶縁層12とのうち、絶縁層12が露出面になるように積層体を形成している。これにより、犠牲膜層30の犠牲膜の膜質にリソグラフィ工程等によるダメージを与えないようにできる。その結果、後述する置換(リプレース)工程(S154)での置換が不完全になることを抑制できる。
図6は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図6では、図3の絶縁膜形成工程(S110)からチャネル膜形成工程(S122)までの工程を示している。それ以降の工程は後述する。絶縁膜形成工程(S110)とメモリ膜形成工程(S120)はどちらを先に実施しても構わない。但し、チャネル膜形成工程(S122)は、メモリ膜形成工程(S120)の後に実施される。
図6において、まず、絶縁膜形成工程(S110)として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、ホール152内に支柱14用の絶縁膜を形成する。ここでは、ホール152内が支柱14用の絶縁膜で完全に埋まるまで堆積させると好適である。支柱14用の絶縁膜として、例えば、SiO2膜を用いると好適である。
次に、メモリ膜形成工程(S120)として、各メモリホール154内にそれぞれメモリ膜20を形成する。
図7は、第1の実施形態におけるメモリセル領域の構成の一例を示す断面図である。図7では、犠牲膜層30が導電層10(バリアメタル膜11と金属膜)に置換された後の状態を示している。メモリ膜20は、ブロック絶縁膜28と、電荷蓄積膜26と、トンネル絶縁膜24と、を有する。以下、具体的に、内部工程を説明する。
ブロック膜形成工程として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、各メモリホール154の側壁面に沿ってブロック絶縁膜28を形成する。ブロック絶縁膜28は、電荷蓄積膜26と導電層10との間に電荷が流れることを抑制する膜である。ブロック絶縁膜28の材料として、例えば、酸化アルミニウム(Al2O3)、或いはSiO2膜を用いると好適である。これにより、メモリ膜20の一部として、メモリホール154の側壁面に沿って筒状に配置されたブロック絶縁膜28が形成できる。
次に、電荷蓄積膜形成工程として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、各メモリホール154内のブロック絶縁膜28の側壁面に沿って電荷蓄積膜26を形成する。電荷蓄積膜26は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜26の材料として、例えば、SiNを用いると好適である。これにより、メモリ膜20の一部として、ブロック絶縁膜28の内側壁面に沿って筒状に配置された電荷蓄積膜26が形成できる。
次に、トンネル絶縁膜形成工程として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、各メモリホール154内の電荷蓄積膜26の側壁面に沿ってトンネル絶縁膜24を形成する。トンネル絶縁膜24は、絶縁性であるが、所定の電圧の印加により電流を流す絶縁膜である。トンネル絶縁膜24の材料として、例えば、SiO2を用いると好適である。これにより、メモリ膜20の一部として、電荷蓄積膜26の内側壁面に沿って筒状に配置されたトンネル絶縁膜24が形成できる。
上述した例では、ブロック絶縁膜28を電荷蓄積膜26の形成前に形成する場合を示しているが、これに限るものではない。メモリ膜形成工程(S120)では、電荷蓄積膜26とトンネル絶縁膜24とを形成しておき、後述する置換(リプレース)工程(S154)の際に、バリアメタル膜および導電性材料を埋め込む前に、後述する置換用開口部を介して、ブロック絶縁膜28を形成しても良い。
次に、チャネル膜形成工程(S122)として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、各メモリホール154内のトンネル絶縁膜24の内側壁面に沿って柱状にチャネルボディ21となるチャネル膜を形成する。チャネル膜の材料として、半導体材料が用いられる。例えば不純物がドーピングされたシリコン(Si)を用いると好適である。これにより、トンネル絶縁膜24の内側壁面全周に沿って柱状にチャネルチャネルボディ21が形成できる。
図8は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図8では、図3の階段領域形成工程(S124)を示している。それ以降の工程は後述する。
図8において、階段領域形成工程(S124)として、積層膜を階段形状に加工する。犠牲膜層30と絶縁層12とが交互に積層された積層膜上にレジスト膜を形成する。階段領域の最下層のテラスとなる領域を露出させるパターニングを行う。そして、例えば、レジスト膜をマスクとしたRIE等の異方性エッチング処理とレジスト膜の体積を減少させるアッシング等のスリミング処理とを、交互に繰り返す。異方性エッチング処理により、2層分の絶縁層12と2層分の犠牲膜層30とが選択的に除去される。そしてスリミング処理により、レジスト膜の側面を後退させ、積層体における新たなテラスとなる領域を露出させる。異方性エッチング処理とスリミング処理を交互に繰り返すことにより、図8に示すように、積層体に階段状の各テラスを形成する。なお、図8の例では、犠牲膜層30と絶縁層12との組が例えば2層ずつで構成されるテラスで階段形状となるように加工される場合を示しているが、図8の紙面に向かって奥側に、犠牲膜層30と絶縁層12との組がさらに1層ずつ下層側が突き出た階段形状となるように加工される。かかる加工もパターニングと異方性エッチング処理とにより行えばよい。
ここで、階段形状の各テラスを形成していく場合には、犠牲膜層30と絶縁層12とのうち、絶縁層12が露出面になるように形成すると好適である。これにより、犠牲膜層30の犠牲膜の膜質にリソグラフィ加工等によるダメージを与えないようにできる。その結果、後述する置換(リプレース)工程(S154)での置換が不完全になることを抑制できる。
図9は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図9では、図3の犠牲膜(1)形成工程(S140)を示している。それ以降の工程は後述する。
図9において、犠牲膜(1)形成工程(S140)として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、露出した階段形状の絶縁層12上に、犠牲膜18を形成する。図9の例では、犠牲膜18を犠牲膜層30の犠牲膜よりも厚く形成する。犠牲膜18の材料として、犠牲膜層30と同じ材料を用いる。ここでは、SiNを用いると好適である。
図10は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図10では、図3の犠牲膜(2)形成工程(S142)を示している。それ以降の工程は後述する。
図10において、犠牲膜(2)形成工程(S142)として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、犠牲膜18上に、エッチング耐性が異なる材料を用いた犠牲膜19を形成する。犠牲膜19として、カーボン膜をカバレッジの悪い条件で形成すると好適である。
図11は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図12は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図11では、図3の側壁除去工程(S144)と、エッチング工程(S146)と、を示している。図12は、図3のエッチング工程(S146)後の状態を示している。それ以降の工程は後述する。
図11(a)において、側壁除去工程(S144)として、犠牲膜18の側壁に成膜された犠牲膜19をエッチングにより除去し、犠牲膜18上の犠牲膜19を残した状態で、犠牲膜18の側壁を露出させる。その際、犠牲膜18の側壁の膜厚も薄くできる。
図11(b)及び図12において、エッチング工程(S146)として、等方エッチング処理により、犠牲膜18上の犠牲膜19を除去しながら、犠牲膜18の側壁を除去する。その際、犠牲膜18の側壁下部が下層側に等方的にエッチングされるため、犠牲膜18における階段形状のテラス根元に露出面側から溝17を合わせて形成できる。また、かかる工程により、各支柱14上に配置される階段形状のテラス部分に位置する犠牲膜18の膜厚が、積層体内部の犠牲膜層30の膜厚よりも厚く形成される。
図13は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図13では、図3の絶縁膜形成及び平坦化工程(S150)を示している。それ以降の工程は後述する。
図13において、絶縁膜形成及び平坦化工程(S150)として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、階段領域及びメモリセル領域に絶縁膜13を形成し、その後、平坦化する。絶縁膜13として、例えば、SiO2を用いると好適である。
図14は、第1の実施形態における半導体装置の製造方法の工程の一部を示す上面図である。図14では、図3の置換用開口部形成工程(S152)を示している。それ以降の工程は後述する。
図14において、置換用開口部形成工程(S152)として、例えば、メモリセル領域から階段領域にかけて、絶縁膜13上から、犠牲膜層30と絶縁層12との積層体を貫通する開口部(溝151)を形成する。かかる溝151は、メモリ膜20と重ならない位置、かつ支柱14と重ならない位置に形成される。また、溝151の開口位置はメモリセル領域だけであっても良いし、階段領域だけであっても良い。なお、ここでは溝151を形成する場合を示しているが、これに限るものではない。絶縁膜13上から、犠牲膜層30と絶縁層12との積層体を貫通する円形等のホールを形成しても良い。また、ホールの開口位置はメモリセル領域であっても良いし、階段領域であっても良い。
図15は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図15では、図3の置換(リプレース)工程(S154)の一部を示している。それ以降の工程は後述する。
図15において、置換(リプレース)工程(S154)の一部として、ウェットエッチング法(例えばホットリン酸処理)により、置換用溝151を介して、各層の犠牲膜層30及び犠牲膜18をエッチングにより除去する。これにより、図15に示すように、各層の絶縁層12間に空間150が形成される。また、犠牲膜18が有った階段領域のテラス部分も空間150の一部になる。階段領域では、各層の絶縁層12と直交する方法に延びる支柱14が支持部材(ピラー)となって、崩れないように各層の絶縁層12を支持することができる。メモリセル領域では、各層の絶縁層12と直交する方法に延びるメモリ膜20とチャネルボディ21とが支持部材(ピラー)となって、崩れないように各層の絶縁層12を支持することができる。
図16は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図16では、図3の置換(リプレース)工程(S154)の残部を示している。それ以降の工程は後述する。
図16において、置換(リプレース)工程(S154)の残部として、ALD法、ALCVD法、或いはCVD法を用いて、置換用溝151を介して、各層の絶縁層12間及び絶縁層12,13間の空間150の上下壁面及び側壁に、まずは図7に示したバリアメタル膜11を形成する。その後、ALD法、ALCVD法、或いはCVD法を用いて、かかる各層の絶縁層12間及び絶縁層12,13間の空間150内にワード線となる導電性材料を埋め込み、導電層10を形成する。バリアメタル膜11として、例えば、窒化チタン(TiN)を用いると好適である。また、導電層10の導電性材料として、タングステン(W)を用いると好適である。
かかる工程により、図7に示すように、ブロック絶縁膜28の材料として、例えば、Al2O3を用いる場合、メタル(M)−酸化アルミニウム(A)−窒化膜(N)−酸化膜(O)−シリコン(S)によるMANOS構造のメモリセルを形成できる。
或いは、ブロック絶縁膜28として、SiO2膜を用いる場合、メタル(M)−酸化膜(O)−窒化膜(N)−酸化膜(O)−シリコン(S)によるMONOS構造のメモリセルを形成できる。
図17は、第1の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図17では、図3のコンタクトホール形成工程(S156)を示している。それ以降の工程は後述する。
図17において、コンタクトホール形成工程(S156)として、リソグラフィ技術及びRIE法を用いて、階段領域において、絶縁膜13上から、階段領域の各テラスに位置するそれぞれの導電層10まで達するコンタクトホール155を形成する。各コンタクトホール155は、対応する導電層10下の支柱14の径方向内側の領域内に位置するように開口する。言い換えれば、各コンタクトホール155は、対応する導電層10下の支柱14の径方向内側の領域から外れない位置に開口する。また、各コンタクトホール155は、導電層10上面或いは下面の高さ位置において、支柱14の径サイズD2よりも小さい径サイズD1で形成される。
そして、コンタクト形成工程(S158)として、コンタクトホール155内に導電性材料を埋め込む。例えば、Wを埋め込む。これにより、図1に示したように、支柱14よりも細いサイズの各コンタクト16が、それぞれ対応する支柱14の径方向内側の領域位置で、導電層10に接続する。
その他、メモリセル領域では、図示しないビット線コンタクト等が各チャネルボディ21に接続される。以上により、図1に示す半導体装置を形成できる。
以上のように、第1の実施形態によれば、各コンタクト16の形成位置の下層側にコンタクト16よりも太いサイズの絶縁材料の支柱14が配置されるので、接続対象となる導電層10をコンタクト16が突き抜けてしまった場合でも下層側の導電層10との接触を防ぐことができる。また、接続対象となる導電層10の膜厚が厚くなっているので、コンタクト16が突き抜けにくくなり、プロセスマージンを高めることができる。このように、第1の実施形態によれば、3次元NAND型フラッシュメモリ装置のワード線のコンタクト接続における下層側の導電層10との接続を回避できる。
(第2の実施形態)
図18は、第2の実施形態における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。図19は、第2の実施形態の比較例における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。図18(a)及び図19(a)において、第2の実施形態及び比較例における半導体装置では、共に、半導体基板200(基板)上に、半導体記憶装置におけるワード線(WL)となる複数層の導電層10の各層の導電層10と、隣接する層の導電層10同士間を絶縁する複数層の絶縁層12の各層の絶縁層12とが交互に積層されている。そして、第1の実施形態と同様、各層の導電層10は、階段領域(ワード線コンタクト領域)(第1の領域)とメモリセル領域(第2の領域)とに跨がるように、半導体基板200面と平行に延びる板状の層である。図18(a)及び図19(a)の例では、半導体基板200上に、まず絶縁層12が配置され、最上層の導電層10上にも絶縁層12が配置される。図18(a)及び図19(a)において、複数層の導電層10と複数層の絶縁層12との積層体は、階段領域において、下層側が突き出た階段形状となるように形成される。図18(a)及び図19(a)の例では、導電層10と絶縁層12との組が例えば1層ずつで構成されるテラスで階段形状となるように形成される。なお、階段形状の各テラスを構成する導電層10と絶縁層12との組の層数は1層ずつに限るものではない。2層以上ずつであっても構わない。図18(a)及び図19(a)の例では、例えば、1層目の板状の導電層10a(第1の導電層の一例)が半導体基板200上に設けられ、階段領域とメモリセル領域とに跨がるように、半導体基板200面と平行に延びる。そして、2層目の板状の導電層10b(第2の導電層の一例)が導電層10aの端部が突き出た階段形状となるように導電層10a上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層10aと平行に延びる。そして、3層目の板状の導電層10cが導電層10bの端部が突き出た階段形状となるように導電層10b上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層10bと平行に延びる。階段領域における各テラス上は、絶縁膜13で覆われる。
図18は、第2の実施形態における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。図19は、第2の実施形態の比較例における半導体装置の断面構成の一例と階段領域のコンタクト及び支柱の配置構成の一例とを示す図である。図18(a)及び図19(a)において、第2の実施形態及び比較例における半導体装置では、共に、半導体基板200(基板)上に、半導体記憶装置におけるワード線(WL)となる複数層の導電層10の各層の導電層10と、隣接する層の導電層10同士間を絶縁する複数層の絶縁層12の各層の絶縁層12とが交互に積層されている。そして、第1の実施形態と同様、各層の導電層10は、階段領域(ワード線コンタクト領域)(第1の領域)とメモリセル領域(第2の領域)とに跨がるように、半導体基板200面と平行に延びる板状の層である。図18(a)及び図19(a)の例では、半導体基板200上に、まず絶縁層12が配置され、最上層の導電層10上にも絶縁層12が配置される。図18(a)及び図19(a)において、複数層の導電層10と複数層の絶縁層12との積層体は、階段領域において、下層側が突き出た階段形状となるように形成される。図18(a)及び図19(a)の例では、導電層10と絶縁層12との組が例えば1層ずつで構成されるテラスで階段形状となるように形成される。なお、階段形状の各テラスを構成する導電層10と絶縁層12との組の層数は1層ずつに限るものではない。2層以上ずつであっても構わない。図18(a)及び図19(a)の例では、例えば、1層目の板状の導電層10a(第1の導電層の一例)が半導体基板200上に設けられ、階段領域とメモリセル領域とに跨がるように、半導体基板200面と平行に延びる。そして、2層目の板状の導電層10b(第2の導電層の一例)が導電層10aの端部が突き出た階段形状となるように導電層10a上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層10aと平行に延びる。そして、3層目の板状の導電層10cが導電層10bの端部が突き出た階段形状となるように導電層10b上に離間して配置され、階段領域とメモリセル領域とに跨がるように、導電層10bと平行に延びる。階段領域における各テラス上は、絶縁膜13で覆われる。
図18(a)及び図19(a)の例に示すように、第2の実施形態及び比較例では、共に、導電層10と絶縁層12との積層体を階段形状に構成することで、各導電層10が上層側からのコンタクト16と接続しやすい構造にしている。ここで、図19(b)に示す比較例では、図2(a)で説明したように、階段形状の各テラスの例えば中央において上方からコンタクト16が対応する導電層10に接続され、各テラスの下層側では、コンタクト16から離れたテラスの例えば4隅に1本ずつ計4本の支柱15が配置される。よって、コンタクト16が接続対象となる導電層10を突き抜けて下層側の導電層10まで達し、下層側の導電層10との間で電気的な接合が成されてしまう場合が起こり得る。さらに、1本のワード線(導電層10)のテラスに対して、4つの支柱15とコンタクト16とのすべてを配置することが可能なテラス面積が必要となる。3次元NAND型フラッシュメモリ装置のさらなる高集積化のためには、かかるテラスの面積を小さくすることが望ましい。そこで、図18(b)に示す第2の実施形態では、図2(b)で説明したように、コンタクト16よりも径サイズが太い絶縁材料の支柱14を用いる。
図18(a)に示すように、支柱14a(第1の支柱の一例)は、階段領域(第1の領域)における導電層10b(第2の導電層の一例)と重ならない位置で、導電層10a(第1の導電層の一例)の下面若しくは側面に接続され基板へと延びる。支柱14b(第2の支柱の一例)は、階段領域内で、導電層10aを貫通するように、導電層10bの下面若しくは側面に接続され基板へと延びる。支柱14c(第2の支柱の他の一例)は、階段領域内で、導電層10a,10bを貫通するように、導電層10cの下面若しくは側面に接続され基板へと延びる。
ここで、第2の実施形態では、各支柱14上に、同じ径サイズ若しくは実質的に同じ径サイズ(略同じ径サイズ)で金属膜40が配置される。図18(a)の例では、金属膜40a(第1の導体膜の一例)が、階段領域における導電層10bと重ならない位置で、導電層10a内にその一部分が含まれるように配置され、導電層10aの側面に接続される。金属膜40b(第2の導体膜の一例、第1の導体膜の他の一例)が、階段領域における導電層10b内にその一部分が含まれるように配置され、導電層10bの側面に接続される。金属膜40c(第2の導体膜の他の一例)が、階段領域における導電層10c内にその一部分が含まれるように配置され、導電層10cの側面に接続される。そして、支柱14aは、上述したように金属膜40aと略同じ径サイズで配置され、金属膜40aの下面に接続され半導体基板200へと延びる。支柱14bは、上述したように金属膜40bと略同じ径サイズで配置され、導電層10aを貫通するように、金属膜40bの下面に接続され半導体基板200へと延びる。支柱14cは、上述したように金属膜40cと略同じ径サイズで配置され、導電層10a,10bを貫通するように、金属膜40cの下面に接続され半導体基板200へと延びる。各金属膜40は、対応する導電層10よりも膜厚が厚く形成される。すなわち、金属膜40aは、導電層10aよりも膜厚が厚い。金属膜40bは、導電層10bよりも膜厚が厚い。金属膜40cは、導電層10cよりも膜厚が厚い。
図20は、第2の実施形態と比較例とにおける導電層とコンタクトとの接続部分の一例を拡大した断面図である。比較例では、図20(b)に示すように、導電層10の膜厚h4及び絶縁層12の膜厚h5が、コンタクト16との接続部分とその他の領域部分とで共に一定に形成されるので、コンタクト16が接続対象となる導電層10を突き抜けてしまう場合があると共に、突き抜けた場合には、下層側の導電層10までの距離が短い。そのため、プロセスマージンが少なく、コンタクト16が接続対象となる導電層10を突き抜けて下層側の導電層10まで達し、下層側の導電層10との間で電気的な接合が成されてしまう場合が起こり得る。
これに対して、第2の実施形態では、図20(a)に示すように、金属膜40の膜厚h2が導電層10の膜厚h4よりも厚く形成される。なお、図18(a)及び図20(a)の例では、金属膜40の膜厚が上方側に厚くなる場合を示している。そして、各コンタクト16は、階段領域における対応する支柱14の径方向内側の領域位置で、支柱14の径サイズよりも小さい径サイズで対応する金属膜40に接続する。図18(a)の例では、コンタクト16aは、支柱14aの径方向内側の領域位置で、支柱14aの径サイズよりも小さい径サイズで金属膜40aに接続することで、導電層10aに接続する。コンタクト16bは、支柱14bの径方向内側の領域位置で、支柱14bの径サイズよりも小さい径サイズで金属膜40bに接続することで、導電層10bに接続する。コンタクト16cは、支柱14cの径方向内側の領域位置で、支柱14cの径サイズよりも小さい径サイズで金属膜40cに接続することで、導電層10cに接続する。このように、金属膜40の膜厚を厚くすることにより、コンタクト16が金属膜40を突き抜けにくく、コンタクト16と導電層10との接触面積を大きく確保することができ、コンタクト形成時のプロセスマージンを高めることができる。
また、第2の実施形態の各支柱14は、上部膜42と下部膜となる支柱下地膜44との2層構造に形成される。上部膜42は、支柱下地膜44よりも絶縁性が高い絶縁材料で構成される。また、上部膜42は、支柱下地膜44の側壁部分を覆っている。そして、上部膜42は、隣接する導電層10間(例えば、導電層10bと導電層10cとの間)の膜厚方向寸法よりも厚い膜厚を有する。具体的には、上部膜42の膜厚h3は、絶縁層12の膜厚h5よりも厚く形成される。よって、各コンタクト16が、対応する金属膜40を突き抜けても、下層側の支柱14内の上部膜42に刺さるだけで、下層側の導電層10に接触しないようにできる。かかる点からもコンタクト形成時のプロセスマージンを高めることができる。
ここで、各テラスの最上面の金属膜40の膜厚が厚くなると、1層上層側の導電層10との距離が短くなる。そのため、上層側の導電層10との接触が問題となる可能性がある。第2の実施形態では、図18(a)に示すように、金属膜40が支柱14上に略同じ径サイズで形成されるので、テラスの根元には、同じテラスを形成する対となる絶縁層12を上層側の導電層10との間に残すことができる。さらに、第2の実施形態では、各テラスの端部側壁に絶縁材料のスペーサ膜46を配置する。よって、上層側の導電層10の端部側壁に絶縁材料のスペーサ膜46が配置されることになる。そのため、金属膜40と上層側の導電層10との間には、かかるスペーサ膜46を挟むことになる。これらの構成により、膜厚が厚い金属膜40を配置する場合でも、上層側の導電層10との接触を回避でき、絶縁性を高めることができる。
なお、金属膜40と導電層10とを例えば同じ材料で形成し、一体として導電層10と捉える場合、各コンタクト16が、接続対象となる導電層10を突き抜けても、下層側の支柱14内の上部膜42に刺さるだけで、下層側の導電層10に接触しないようにできる。さらに、各支柱14(例えば、支柱14a)の径方向内側の領域位置での導電層10(例えば、導電層10a)の膜厚が、階段領域の上層側の異なるテラスの導電層10(例えば、導電層10b)と重なる領域部分での当該導電層10(例えば、導電層10a)の膜厚よりも厚く形成されることになる。図18(a)の例では、金属膜40の膜厚を厚くしているため、各導電層10の支柱14上の部分の膜厚が、かかる導電層10のその他の部分の膜厚よりも厚く形成される。言い換えれば、導電層10aの支柱14a上の部分の膜厚が、かかる導電層10aのその他の部分の膜厚よりも厚く形成される。同様に、導電層10bの支柱14b上の部分の膜厚が、かかる導電層10bのその他の部分の膜厚よりも厚く形成される。同様に、導電層10cの支柱14c上の部分の膜厚が、かかる導電層10cのその他の部分の膜厚よりも厚く形成される。よって、各コンタクト16が、導電層10を突き抜けにくく、コンタクト16と導電層10との接触面積を大きく確保することもでき、コンタクト形成時のプロセスマージンを高めることができる。
また、第2の実施形態では、図18(b)に示すように、各層のテラスに対して、1本の支柱14が配置されるだけなので、テラス面積を図19(b)に示す比較例に比べて小さくできる。
なお、第2の実施形態では、図18(a)に示すように、メモリセル領域内で、複数層の導電層10と複数層の絶縁層12との積層体を積層面と直交する積層方向に貫通する柱状のチャネルボディ21が配置される。チャネルボディ21の材料として、半導体材料が用いられる。そして、メモリセル領域内で、各導電層10と、チャネルボディ21の間に、電荷蓄積膜を含むメモリ膜20が配置される。メモリ膜20は、チャネルボディ21側面全体を取り囲むように、複数層の導電層10と複数層の絶縁層12との積層体を積層方向に貫通する筒状に配置される。ワード線となる導電層10と、メモリ膜20と、メモリ膜20に囲まれるチャネルボディ21と、の組合せによって、1つのメモリセルを構成する。同じチャネルボディ21とメモリ膜20が貫通する各層の導電層10におけるメモリセルを繋げた複数のメモリセルにより1つのNANDストリングを構成する。また、チャネルボディ21の一端は、例えば、積層体より上層で、図示しないビット線コンタクトに接続される。チャネルボディ21の他端は、例えば、積層体より下層で、図示しない共通のソース線に接続される。なお、柱状の各チャネルボディ21は、半導体材料を用いて底部を有する筒状の構造が形成され、その内部に絶縁材料を用いたコア部が配置されたものであっても良い。
図21は、第2の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図21において、第2の実施形態における半導体装置の製造方法では、積層膜形成工程(S102)と、ホール形成工程(S104)と、絶縁膜形成工程(S106)と、犠牲膜形成工程(S108)と、メモリ膜形成工程(S120)と、チャネル膜形成工程(S122)と、階段領域形成工程(S124)と、側壁絶縁膜形成工程(S126)と、犠牲膜除去工程(S128)と、支柱下地膜埋込工程(S130)と、支柱下地膜リセス工程(S132)と、絶縁膜エッチング工程(S134)と、酸化処理工程(S136)と、金属膜埋込工程(S138)と、絶縁膜形成及び平坦化工程(S150)と、置換用開口部形成工程(S152)と、置換(リプレース)工程(S154)と、コンタクトホール形成工程(S156)と、コンタクト形成工程(S158)と、いう一連の工程を実施する。以下、階段領域を図示しながら各工程を説明する。メモリセル領域の図示は第1の実施形態と同様であるため省略する。
図22は、第2の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図22では、図21の積層膜形成工程(S102)から犠牲膜形成工程(S108)までを示している。それ以降の工程は後述する。
図22(a)において、積層膜形成工程(S102)として、半導体基板200上に、例えば、ALD、ALCVD、若しくはCVD法を用いて、犠牲膜層30と絶縁層12とを交互に積層する。積層膜形成工程(S102)の内容は第1の実施形態と同様である。
図22(b)において、ホール形成工程(S104)として、後に階段領域となる領域に、犠牲膜層30と絶縁層12との積層膜の最上層の絶縁層12上から積層膜を貫通する例えば円形の開口部(ホール152)を形成する。ホール形成工程(S104)の内容は第1の実施形態と同様である。また、図示しないメモリセル領域には、同時に複数のメモリホールを形成すると好適である点も第1の実施形態と同様である。
図22(c)において、絶縁膜形成工程(S106)として、例えば、ALD、ALCVD、若しくはCVD法を用いて、支柱形成用のホール152の側壁に絶縁膜50を形成する。絶縁膜50として、例えば、SiO2膜を用いると好適である。
次に、犠牲膜形成工程(S108)として、例えば、ALD、ALCVD、若しくはCVD法を用いて、絶縁膜50が側壁に形成されたホール152内に犠牲膜52を形成する(埋め込む)。犠牲膜52として、例えば、SiN膜を用いると好適である。
次に、図示しないメモリセル領域において、メモリ膜形成工程(S120)と、チャネル膜形成工程(S122)と、を実施する。メモリ膜形成工程(S120)と、チャネル膜形成工程(S122)との内容は、第1の実施形態と同様である。かかる工程により、図7に示したように、メモリ膜20とメモリ膜20の内側壁面に沿って柱状にチャネルボディ21とが形成される。メモリ膜20は、図7に示したように、ブロック絶縁膜28と、電荷蓄積膜26と、トンネル絶縁膜24と、を有する。
図23は、第2の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図23では、図21の階段領域形成工程(S124)から犠牲膜除去工程(S128)までを示している。それ以降の工程は後述する。
図23(a)において、階段領域形成工程(S124)として、犠牲膜層30と絶縁層12との積層膜に階段形状を形成する。階段領域形成工程(S124)の内容は第1の実施形態と同様である。なお、図23(a)の例では、犠牲膜層30と絶縁層12との組が例えば1層ずつで構成されるテラスで階段形状となるように形成される場合を示している。
ここで、階段形状の各テラスを形成していく場合には、第1の実施形態と同様、犠牲膜層30と絶縁層12とのうち、絶縁層12が露出面になるように形成すると好適である。これにより、犠牲膜層30の犠牲膜の膜質にリソグラフィ工程等によるダメージを与えないようにできる。その結果、後述する置換(リプレース)工程(S154)での置換が不完全になることを抑制できる。
図23(b)において、側壁絶縁膜形成工程(S126)として、階段形状のテラスの端部側壁にスペーサ膜46を形成する。スペーサ膜46として、例えば、SiO2膜を用いると好適である。例えば、ALD、ALCVD、若しくはCVD法を用いて、例えばSiO2膜を階段領域の階段形状に沿って成膜し、エッチバックすることで、階段形状のテラスの端部側壁を残しつつ、残りのSiO2膜を除去してスペーサ膜46を形成する。具体的には、犠牲膜52の上面が露出するまでエッチバックすればよい。
図23(c)において、犠牲膜除去工程(S128)として、具体的には、ウェットエッチング法(例えばホットリン酸処理)により、ホール152内の犠牲膜52をエッチングにより除去し、ホール152内を開口する。犠牲膜52と犠牲膜層30との間には、絶縁膜50が配置されるので積層膜中の犠牲膜層30が露出せず、犠牲膜層30を除去することなく、ホール152内の犠牲膜52を除去できる。
図24は、第2の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図24では、図21の支柱下地膜埋込工程(S130)から絶縁膜エッチング工程(S134)までを示している。それ以降の工程は後述する。
図24(a)において、支柱下地膜埋込工程(S130)として、例えば、ALD、ALCVD、若しくはCVD法を用いて、側壁に絶縁膜50が配置されたホール152内に支柱下地膜44を埋め込む。支柱下地膜44として、例えば、アモルファスシリコン(α−Si)膜、或いはポリシリコン(p−Si)膜を用いると好適である。ホール152の外側に成膜された余分な膜はエッチバックにより除去すればよい。
図24(b)において、支柱下地膜リセス工程(S132)として、例えば、ウェットエッチング法(例えばフッ酸処理)により、ホール152内の支柱下地膜44の一部を除去してリセス形状を形成する。ここでは、階段形状の1層分のテラスを構成する絶縁層12と犠牲膜層30の組のうち、犠牲膜層30の上面より低く、犠牲膜層30の下面より高い高さ位置まで支柱下地膜44表面の高さ位置を後退させる。
図24(c)において、絶縁膜エッチング工程(S134)として、RIE法により、絶縁膜50をエッチングして、絶縁膜50表面の高さ位置を支柱下地膜44表面の高さ位置に合わせる。
図25は、第2の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図25では、図21の酸化処理工程(S136)から絶縁膜形成及び平坦化工程(S150)までを示している。それ以降の工程は後述する。
図25(a)において、酸化処理工程(S136)として、熱酸化処理により、支柱下地膜44の上部を酸化させる。かかる熱酸化処理により、支柱下地膜44の材料よりも絶縁性の高いSiO2膜による上部膜42が形成される。上部膜42は、酸化されずに残った支柱下地膜44の側壁の絶縁膜50と一体となり、支柱下地膜44の上部と側壁に絶縁層を形成する。熱酸化処理の温度と時間とを適宜制御することで、所望の膜厚の上部膜42を形成できる。ここでは、絶縁層12よりも厚い膜厚になるように上部膜42が形成される。かかる工程により、上部膜42と支柱下地膜44との2層構造の支柱14が形成できる。
図25(b)において、金属膜埋込工程(S138)として、例えば、ALD法、ALCVD法、若しくはCVD法を用いて、ホール152内の上部膜42上に、金属膜40を形成し、ホール152内を金属膜40で埋め込む。金属膜40として、例えば、W膜が好適である。かかる工程により、支柱14上に支柱14と同じ径サイズの金属膜40を形成できる。ホール152の外側に成膜された余分な膜はエッチングにより除去すればよい。かかる工程により、後に導電層10に置換される犠牲膜層30の膜厚よりも厚い膜厚の金属膜40が形成できる。階段領域の各テラスに形成される金属膜40表面の高さ位置は、絶縁層12表面と同じ位置となる。
図25(c)において、絶縁膜形成及び平坦化工程(S150)として、例えば、ALD法、ALCVD法、或いはCVD法を用いて、階段領域上及びメモリセル領域上に絶縁膜13を形成し、その後、平坦化する。絶縁膜形成及び平坦化工程(S150)の内容は第1の実施形態と同様である。
図26は、第2の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。図26では、図21の置換用開口部形成工程(S152)からコンタクトホール形成工程(S156)までを示している。それ以降の工程は後述する。
図26(a)において、まず、置換用開口部形成工程(S152)を実施し、図14と同様、溝151を形成する。置換用開口部形成工程(S152)の内容は第1の実施形態と同様である。
次に、置換(リプレース)工程(S154)の一部として、ウェットエッチング法(例えばホットリン酸処理)により、置換用溝151を介して、各層の犠牲膜層30をエッチングにより除去する。かかる工程により、金属膜40を残して、犠牲膜層30に空間150が形成される。階段領域では、各層の絶縁層12と直交する方法に延びる支柱14及びその上の金属膜40が支持部材(ピラー)となって、崩れないように各層の絶縁層12を支持することができる。メモリセル領域では、各層の絶縁層12と直交する方法に延びるメモリ膜20とチャネルボディ21とが支持部材(ピラー)となって、崩れないように各層の絶縁層12を支持することができる。
図26(b)において、置換(リプレース)工程(S154)の残部として、ALD法、ALCVD法、或いはCVD法を用いて、置換用溝151を介して、各層の絶縁層12間の空間150の上下壁面及び側壁に、まずは図7に示したバリアメタル膜11を形成する。その後、ALD法、ALCVD法、或いはCVD法を用いて、かかる各層の絶縁層12間の空間150内にワード線となる導電性材料を埋め込み、導電層10を形成する。置換(リプレース)工程(S154)の内容は第1の実施形態と同様である。
かかる工程により、図7に示すように、ブロック絶縁膜28の材料として、例えば、Al2O3を用いる場合、メタル(M)−酸化アルミニウム(A)−窒化膜(N)−酸化膜(O)−シリコン(S)によるMANOS構造のメモリセルを形成できる。
或いは、ブロック絶縁膜28として、SiO2膜を用いる場合、メタル(M)−酸化膜(O)−窒化膜(N)−酸化膜(O)−シリコン(S)によるMONOS構造のメモリセルを形成できる。
図26(c)において、コンタクトホール形成工程(S156)として、リソグラフィ技術及びRIE法を用いて、階段領域において、絶縁膜13上から、階段領域の各テラスに位置するそれぞれの金属膜40まで達するコンタクトホール155を形成する。各コンタクトホール155は、対応する金属膜40下の支柱14の径方向内側の領域内に位置するように開口する。言い換えれば、各コンタクトホール155は、対応する金属膜40下の支柱14の径方向内側の領域から外れない位置に開口する。また、各コンタクトホール155は、金属膜40上面或いは下面の高さ位置において、支柱14の径サイズよりも小さいサイズで形成される。
そして、コンタクト形成工程(S158)として、コンタクトホール155内に導電性材料を埋め込む。例えば、Wを埋め込む。これにより、図18(a)に示したように、支柱14よりも細いサイズの各コンタクト16が、それぞれ対応する支柱14の径方向内側の領域位置で、金属膜40を介して導電層10に接続する。
その他、メモリセル領域では、図示しないビット線コンタクト等が各チャネルボディ21に接続される。以上により、図18(a)に示す半導体装置を形成できる。
図27は、第2の実施形態における半導体装置の効果を説明するための図である。金属膜埋込工程(S138)において、図27に示すように、例えば、ホール152の外側に成膜された余分な金属膜41が除去しきれていない場合でも、各テラスの金属膜40よりも端部側(A部)に絶縁層12が露出できていれば、隣接する層の導電層10同士間の接続を回避できる。
図28は、第2の実施形態における半導体装置の他の効果を説明するための図である。置換(リプレース)工程(S154)の一部において、図28に示すように、例えば、金属膜40表面が同じテラスの絶縁層12表面と同じ高さ位置まで形成されずに少し削れている場合(B部)でも、積層膜の犠牲膜層30が有った空間150の上部高さ位置まで金属膜40が配置されていれば、絶縁層12を支えるピラーとして機能できる。
以上のように、第2の実施形態によれば、各コンタクト16の形成位置の下層側にコンタクト16よりも太いサイズの絶縁材料の支柱14が配置されるので、各コンタクト16が金属膜40を突き抜けてしまった場合でも下層側の導電層10との接触を防ぐことができる。また、階段領域の各テラスに位置する金属膜40の膜厚が厚くなっているので、各コンタクト16が金属膜40を突き抜けにくくなり、プロセスマージンを高めることができる。さらに、金属膜40の径サイズが支柱14の径サイズと略同じサイズに形成されるので、他の導電層10との間に距離が確保でき、導電層間のショートを防ぐことができる。さらに、金属膜40と他の導電層10との間に絶縁性の高い上部膜42及びスペーサ膜46が配置されるので、導電層間の絶縁耐圧を大きくすることができる。このように、第2の実施形態によれば、3次元NAND型フラッシュメモリ装置のワード線のコンタクト接続における下層側の導電層10との接続を回避できる。
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、上述した例では、メモリ膜形成工程(S120)と、チャネル膜形成工程(S122)とが、階段領域形成工程(S124)よりも前に実施される場合を示しているがこれに限るものではない。置換(リプレース)工程(S154)時の支持部材(ピラー)としてメモリ膜20とチャネルボディ21を使用できればよい。よって、メモリ膜形成工程(S120)とチャネル膜形成工程(S122)が実施されるのは、積層膜形成工程(S102)よりも後であって、置換(リプレース)工程(S154)よりも前であれば構わない。
また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
10 導電層、12 絶縁層、14 支柱、16 コンタクト、20 メモリ膜、21 チャネルボディ、24 トンネル絶縁膜、26 電荷蓄積膜、28 ブロック絶縁膜、40 金属膜、42 上部膜、44 支柱下地膜
Claims (5)
- 基板と、
前記基板上に設けられ、第1と第2の領域に跨がるように、基板面と平行に延びる板状の第1の導電層と、
前記第1の導電層の端部が突き出た階段形状となるように前記第1の導電層上に離間して配置され、前記第1と第2の領域に跨がるように、前記第1の導電層と平行に延びる板状の第2の導電層と、
前記第1の領域における前記第2の導電層と重ならない位置で、前記第1の導電層の下面若しくは側面に接続され前記基板へと延びる第1の支柱と、
前記第1の領域内で、前記第1の導電層を貫通するように、前記第2の導電層の下面若しくは側面に接続され前記基板へと延びる第2の支柱と、
前記第1の領域における前記第1の支柱の径方向内側の領域位置で、前記第1の支柱の径サイズよりも小さい径サイズで前記第1の導電層に電気的に接続する、前記第1の導電層に対して前記基板とは反対側に延びる第1のコンタクトと、
前記第1の領域における前記第2の支柱の径方向内側の領域位置で、前記第1の導電層を貫通する位置における前記第2の支柱の径サイズよりも小さい径サイズで前記第2の導電層に電気的に接続する、前記第2の導電層に対して前記基板とは反対側に延びる第2のコンタクトと、
前記第2の領域内で、前記第1及び第2の導電層を貫通する半導体材料を用いたチャネルボディと、
前記第2の領域内で、前記第1及び第2の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備えたことを特徴とする半導体装置。 - 前記第1の支柱の径方向内側の前記領域位置を含む前記階段形状の突き出た前記第1の導電層の端部の膜厚が、前記第2の導電層と重なる領域部分での前記第1の導電層の膜厚よりも厚いことを特徴とする請求項1記載の半導体装置。
- 前記第1及び第2の導電層は、複数の導電層と複数の絶縁層とが交互に積層された積層体内に配置され、
前記第2の支柱は、下部膜と前記下部膜よりも絶縁性が高い絶縁材料の上部膜とを有し、前記上部膜は、前記第1の導電層と前記第2の導電層との間に少なくとも1層配置されている絶縁層の膜厚よりも厚い膜厚を有することを特徴とする請求項1記載の半導体装置。 - 前記第2の導電層の前記第2の支柱上の部分の膜厚が、前記第2の導電層のその他の部分の膜厚よりも厚いことを特徴とする請求項1又は3記載の半導体装置。
- 基板と、
前記基板上に設けられ、第1と第2の領域に跨がるように、基板面と平行に延びる板状の第1の導電層と、
前記第1の導電層の端部が突き出た階段形状となるように前記第1の導電層上に離間して配置され、前記第1と第2の領域に跨がるように、前記第1の導電層と平行に延びる板状の第2の導電層と、
前記第1の領域における前記第2の導電層と重ならない位置で、前記第1の導電層内にその一部分が含まれるように配置され、前記第1の導電層の側面に接続された、前記第1の導電層よりも膜厚が厚い第1の導体膜と、
前記第1の領域における前記第2の導電層内にその一部分が含まれるように配置され、前記第2の導電層の側面に接続された、前記第2の導電層よりも膜厚が厚い第2の導体膜と、
前記第1の導体膜と略同じ径サイズで配置され、前記第1の導体膜の下面に接続され前記基板へと延びる第1の支柱と、
前記第2の導体膜と略同じ径サイズで配置され、前記第1の導電層を貫通するように、前記第2の導体膜の下面に接続され前記基板へと延びる第2の支柱と、
前記第1の領域における前記第1の支柱の径方向内側の領域位置で、前記第1の支柱の径サイズよりも小さい径サイズで前記第1の導体膜に接続する第1のコンタクトと、
前記第1の領域における前記第2の支柱の径方向内側の領域位置で、前記第2の支柱の径サイズよりも小さい径サイズで前記第2の導体膜に接続する第2のコンタクトと、
前記第2の領域内で、前記第1及び第2の導電層を貫通する半導体材料を用いたチャネルボディと、
前記第2の領域内で、前記第1及び第2の導電層と、前記チャネルボディの間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備えたことを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018151824A JP2020027873A (ja) | 2018-08-10 | 2018-08-10 | 半導体装置 |
US16/291,107 US10770471B2 (en) | 2018-08-10 | 2019-03-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018151824A JP2020027873A (ja) | 2018-08-10 | 2018-08-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020027873A true JP2020027873A (ja) | 2020-02-20 |
Family
ID=69406456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018151824A Pending JP2020027873A (ja) | 2018-08-10 | 2018-08-10 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10770471B2 (ja) |
JP (1) | JP2020027873A (ja) |
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---|---|---|---|---|
US10937801B2 (en) * | 2019-03-22 | 2021-03-02 | Sandisk Technologies Llc | Three-dimensional memory device containing a polygonal lattice of support pillar structures and contact via structures and methods of manufacturing the same |
KR20210082299A (ko) * | 2019-12-24 | 2021-07-05 | 삼성전자주식회사 | 반도체 장치 |
JP2021150392A (ja) * | 2020-03-17 | 2021-09-27 | キオクシア株式会社 | 半導体装置及びその製造方法 |
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KR20220060256A (ko) * | 2020-11-04 | 2022-05-11 | 삼성전자주식회사 | 더미 필라를 갖는 반도체 소자 및 전자 시스템 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012059966A (ja) | 2010-09-09 | 2012-03-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US9853033B2 (en) | 2014-04-30 | 2017-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and manufacturing method thereof |
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KR102613511B1 (ko) | 2016-06-09 | 2023-12-13 | 삼성전자주식회사 | 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법 |
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-
2018
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JP7187649B2 (ja) | 2020-10-30 | 2022-12-12 | 台湾ナノカーボンテクノロジー股▲ふん▼有限公司 | プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法 |
JP7263484B2 (ja) | 2020-10-30 | 2023-04-24 | 台湾ナノカーボンテクノロジー股▲ふん▼有限公司 | プラズマ支援原子層堆積技術を用いて製造された半導体デバイス及びその方法 |
US20220181347A1 (en) * | 2020-12-07 | 2022-06-09 | Macronix International Co., Ltd. | Memory device |
US11825654B2 (en) * | 2020-12-07 | 2023-11-21 | Macronix International Co., Ltd. | Memory device |
Also Published As
Publication number | Publication date |
---|---|
US10770471B2 (en) | 2020-09-08 |
US20200051989A1 (en) | 2020-02-13 |
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