KR20170087803A - 확장된 셀 접촉 면적을 가지는 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

메모리 어레이는 복수의 활성 면적(active area)과 상기 활성 면적 사이의 트랜치 분리 영역(trench isolation region)을 가지는 반도체 기판을 포함한다. 매립형 워드 라인(buried word line)은 반도체 기판에 배치되어 있다. 2개의 매립형 워드 라인은 각각의 활성 면적과 교차하여, 상기 각각의 활성 면적을 3개의 부분: 디지트 라인 접촉 면적(digit line contact area)과 2개의 셀 접촉 면적으로 나눈다. 매립형 디지트 라인(buried digit line)이 상기 매립형 워드 라인 위에서 상기 반도체 기판에 배치되어 있다. 에피택셜 실리콘 층(epitaxial silicon layer)은 노출된 측벽과 각각의 셀 접촉 면적의 상부 표면으로부터 연장된다.

Description

확장된 셀 접촉 면적을 가지는 반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE HAVING ENLARGED CELL CONTACT AREA AND METHOD OF FABRICATING THE SAME}
본 발명은 개괄적으로 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 셀 어레이에서 매립형(또는 다마신(damascened)) 디지트 라인(BDL)/매립형 워드 라인(BWL) 및 확장된 셀 접촉 면적을 포함하는 메모리 장치 및 그 제조 방법에 관한 것이다.
종래 기술에 알려진 바와 같이, 다이나믹 랜덤 액세스 메모리(DRAM) 장치는 메모리 셀로 이루어져 있다. DRAM 장치의 각 셀은 트랜지스터 및 이 트랜지스터의 드레인(또는 소스)과 같은 단에 전기적으로 결합된 커패시터를 포함한다. 디지트 라인은 트랜지스터의 소스(또는 드레인)과 같은 다른 단에 전기적으로 연결된다. 메모리 셀은 워드 라인과 디지트 라인을 통해 어드레스되며, 이 중 하나는 메모리 셀의 “컬럼(column)”을 어드레스하고, 다른 하나는 메모리 셀의 “로(row)”를 어드레스한다.
전형적인 DRAM 장치 중 일 유형은 셀 어레이에 매립된 병렬 워드 라인을 포함하는 매립형 워드 라인(BWL) 아키텍처를 이용한다. 매립형 워드 라인은 활성 면적(AA)과 교차하는 워드 라인 트랜치에 제조된다. 커패시터는 실리콘 기판의 주 표면 상에 스택되고, 디지트 라인은 실리콘 기판의 주 표면과 커패시터 위에 구성된다.
DRAM의 크기가 수축되기 때문에, AA의 표면적은 점차 줄어든다. AA의 감소되는 표면적은 셀 접촉 층(또는 랜딩 패드)을 형성할 때 축소된 처리 윈도우와 커패시터에 대한 불충분한 셀 접촉 면적(또는 랜딩 면적(landing area))을 야기한다. 또한, 셀 면적을 추가로 감소시키려는 지속적인 목표가 있다. 따라서, 불충분한 셀 접촉 면적과 좁은 처리 윈도우를 해결하는 것이 본 기술 분야에서 중요한 이슈가 되고 있다.
본 발명의 일 목적은 6F2의 유효 셀 크기와 확대된 셀 접촉 면적을 가지는 복수의 메모리 셀을 포함하는 향상된 DRAM 장치를 제공하는 것이다.
본 발명의 다른 목적은 매립형 디지트 라인/워드 라인 및 커패시터-오버-디지트 라인 구조를 가지는 향상된 DRAM 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 셀 접촉 층 또는 랜딩 패드를 형성할 필요 없이 DRAM 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 메모리 어레이를 제조하는 방법이 개시되어 있다. 반도체 기판이 제공된다. 복수의 활성 면적(active area)과 복수의 활성 면적을 서로 분리시키는 트랜치 분리 영역(trench isolation region)이 형성된다. 활성 면적은 제1 방향을 따라 연장한다. 제2 방향을 따라 연장하는 매립형 워드 라인이 반도체 기판에 형성된다. 2개의 매립형 워드 라인은 각각의 활성 면적과 교차하여, 각각의 활성 면적을 3개의 부분: 디지트 라인 접촉 면적(digit line contact area)과 2개의 셀 접촉 면적으로 나눈다. 제2 방향은 제1 방향과 직교하지 않는다. 반도체 기판의 제3 방향을 따라 연장하는 매립형 디지트 라인이 매립형 워드 라인 위에 형성된다. 제3 방향은 제2 방향과 실질적으로 직교한다. 2개의 셀 접촉 면적 각각의 주위에 L-형상 리세스드(recessed) 면적을 형성하기 위해 트랜치 분리 영역의 상부가 선택적으로 제거된다. L-형상 리세스드 면적은 2개의 셀 접촉 면적 각각의 측벽을 노출시킨다. 그 후, 에피택셜 실리콘 성장 프로세스(epitaxial silicon growth process)가 셀 접촉 면적 각각의 상부 표면과 노출된 측벽으로부터 에피택셜 실리콘 층(epitaxial silicon layer)을 성장시키기 위해 수행되므로, 확대된 셀 접촉 면적을 형성할 수 있다.
본 발명의 일 측면에 따르면, 메모리 어레이가 개시된다. 메모리 어레이는 복수의 활성 면적과 복수의 활성 면적 사이의 트랜치 분리 영역을 가지는 반도체 기판를 포함한다. 상기 활성 면적은 제1 방향을 따라 연장된다. 매립형 워드 라인은 반도체 기판의 제2 방향을 따라 연장한다. 2개의 매립형 워드 라인은 각각의 활성 면적과 교차하여, 상기 각각의 활성 면적을 3개의 부분: 디지트 라인 접촉 면적과 2개의 셀 접촉 면적으로 나눈다. 제2 방향은 제1 방향과 직교하지 않는다. 매립형 디지트 라인은 매립형 워드 라인 위에서 반도체 기판의 제3 방향을 따라 연장한다. 제3 방향은 제2 방향과 실질적으로 직교한다. 에피택셜 실리콘 층은 셀 접촉 면적 각각의 상부 표면과 노출된 측벽으로부터 연장된다.
본 발명의 이러한 목적 및 다른 목적은, 다양한 도면과 그림으로 설명되는 바람직한 실시예의 이하의 상세한 설명을 읽은 후에는 통상의 기술자에게 자명할 것이다.
첨부된 도면은 실시예의 보다 나은 이해를 제공하기 위해 포함되며, 본 명세서의 일부를 구성하며 통합된다. 도면은 설명과 함께 일부 실시예를 도시하며 이들의 원리를 설명하기 위해 제공된다. 도면에서는:
도 1 내지 7은, 본 발명의 일 실시예에 따라 메모리 장치의 메모리 어레이에 통합된 매립형 디지트 라인과 매립형 워드 라인을 가지는 메모리 장치를 제조하는 방법을 도시하는 개략적인 다이어그램이며,
도 1a 내지 도 7a는, 본 발명의 예시적 실시예에 따른 상이한 제조 단계에서의 메모리 장치의 메모리 어레이의 개략적인 레이아웃 다이어그램의 평면도이고;
도 1b 내지 도 7b는, 도 1a 내지 도 7a에서 묘사된 레이아웃 다이어그램에서, 라인 I-I’ 및 라인 II-II’에 따른 개략적인 단면도이다.
모든 도면은 도식적이라는 것을 유의해야 한다. 도면의 부분의 상대적 관점 및 비율은, 도면의 명확성 및 편의를 위해, 크기가 과장되거나 축소되어 도시된 것이다. 동일한 참조 표시는 일반적으로 변형된 상이한 실시예에서 대응하거나 유사한 특징을 나타내는데 사용된다.
본 개시의 이하의 상세한 설명에서, 이들의 일부를 형성하며, 일 예시로서 본 발명이 실시될 수 있는 특정 실시예를 도시하는 첨부된 도면을 참조한다. 이 실시예들은 통상의 기술자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있으며 구조적 변경이 본 개시의 범위에서 벗어나지 않고 이루어질 수 있다.
따라서 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안 되며, 본 발명의 범위는 첨부된 청구항의 권리가 되는 등가물의 전체 범위와 함께 첨부된 청구항들에 의해서만 정의된다. 본 발명의 하나 이상의 구현은 첨부된 도면을 참조하여 설명될 것이며, 여기서 유사한 참조 번호는 전반적으로 유사한 구성 요소를 나타내는데 사용되며, 도시된 구조는 반드시 일정한 비율로 도시된 것인 아니다.
여기서 사용되는 용어 웨이퍼와 기판은, 집적 회로(IC) 구조를 형성하기 위해, 본 발명에 따라 막이 적층되는 노출된 표면을 가지는 임의의 구조체를 포함한다. 용어 기판은 반도체 웨이퍼를 포함하는 것으로 이해된다. 용어 기판은 또한 프로세싱 중인 반도체 구조체를 나타내는데 사용되며, 그 위에 제조되는 다른 막을 포함할 수 있다. 웨이퍼와 기판 모두는 도핑된 반도체와 도핑되지 않은 반도체, 기재 반도체 또는 부도체에 의해 지지되는 에피택셜 반도체 막(epitaxial semiconductor layer) 뿐만 아니라 통상의 기술자에게 알려진 다른 반도체 구조체를 포함한다.
여기서 사용된 용어 “수평”은, 그것의 방향에 관계 없이, 반도체 기판의 종래의 주된 평면 또는 표면이 평행인 평면으로 정의된다. 용어 “수직”은 정의된 수평에 직교하는 방향을 나타낸다. “위”, “위에”, “아래”, “하부”, “상부”, “측”(“측벽”의 경우와 같이), “높은”, “낮은”, “넘어”, 및 “밑”과 같은 용어는 수평 평면에 대하여 정의된다.
본 발명은 6F2 (예컨대, 3Fx2F)의 유효 셀 크키와 확대된 셀 접촉 면적을 가지는 복수의 메모리 셀로 이루어진 향상된 DRAM 장치에 관련된 것이다. 확대된 셀 접촉 면적은, 이웃 셀 간의 쇼트를 효율적으로 방지하는 독창적인 자가-제한 에피택셜 성장 기술(inventive self-constrained epitaxial growth technology)의 사용과 관련되어 있다.
이 특징의 너비는 라인의 최소 특징 사이즈(“F”) 또는 CD로 나타낼 수도 있다. CD는 통상적으로, 상호 연결 라인, 콘택트, 또는 트랜치의 너비와 같은 가장 작은 기하학적 특징이며, 이는 포토리소그래피와 같은 주어진 기술을 이용하여 IC 제조 중에 형성된다.
도 1a, 도 1b, 및 도 1c를 참조한다. 도 1a는 본 발명의 일 실시예에 따른 매립형 워드 라인(BWL)의 컬럼(column)의 형성 후 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 1b 및 도 1c는 도 1a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 먼저, 실리콘 웨이퍼와 같은 반도체 기판(10)이 제공된다. 복수의 활성 면적(12)이 이 반도체 기판(10)에 형성된다. 얕은 트랜치 분리(STI) 구조(14)는 활성 면적(12)을 서로 분리하기 위해 활성 영역(12) 사이에 제공된다. STI 구조(14)의 형성은 종래 기술에 알려져 있다. 예를 들어, 종래의 리소그래픽 프로세스를 이용하여, 포토 레지스트 패턴(도시되지 않음)이 반도체 기판(10)에 형성될 수 있으며, 이는 반도체 기판(10)에 에칭되어 트랜치 패턴을 정의한다. 포토 레지스트 패턴을 하드 마스크로 이용하여, 드라이 에칭 프로세스가 반도체 기판(10)을 에칭하기 위해 수행됨으로써 트랜치를 형성할 수 있다. 그 후 트랜치는 실리콘 산화물과 같은 절연 물질로 채워진다. 각 활성 면적(12)의 길이 방향은 기준 AA 방향을 따라 연장된다. 각 활성 면적(12)은 각 활성 면적(12)의 길이 방향과 평행한 장측을 가진다. 기준 AA 방향과 기준 x-축 방향 사이의 끼인각(예각) θ는 15° 와 60° 사이의 범위일 수 있으나, 이에 한정되어서는 안 된다.
STI 구조(14)와 활성 면적(12)의 형성 후, 라인-형상의 매립형 워드 라인(16)의 컬럼이 반도체 기판(10)에 제조된다. 도 1a에서 볼 수 있는 바와 같이, 라인-형상의 매립형 워드 라인(16)의 컬럼은 기준 y-축을 따라 연장되고, 2개의 매립형 워드 라인(16)은 각각의 활성 면적(12)과 교차하므로, 각각의 활성 면적을 3개의 부분: 디지트 라인 접촉 면적(12a)과 2개의 셀 접촉 면적(또는 커패시터 랜딩 면적)(12b)으로 나눈다. 도 1a에서 볼 수 있는 바와 같이, 2개의 셀 접촉 면적(12b)는 각 활성 면적(12)의 2개의 말단에 위치되어 있고, 디지트 라인 접촉 면적(12a)는 2개의 라인-형상의 매립형 워드 라인(16) 사이에 있다.
도 1b에서 알 수 있는 바와 같이, 각각의 매립형 워드 라인(16)은 워드 라인 트랜치(160)의 아래 부분에 매립된 전도성 부분(162)을 포함한다. 전도성 부분(162)은 금속 층, 금속 합성물 또는 전도성 물질 층을 포함한다. 예를 들어, 전도성 부분(162)은 TiN(titanium nitride), Ti/TiN(titanium/titanium nitride), WN(tungsten nitride), W/WN(tungsten/tungsten nitride), TaN(tantalum nitride), Ta/TaN(tantalum/tantalum nitride), TiSiN(titanium silicon nitride), TaSiN(tantalum silicon nitride), 및 WSiN(tungsten silicon nitride), 또는 이들의 조합을 포함할 수 있다. 전도성 부분(162)은, 전도성 부분(162)의 위에 위치되어 있는 캡 층(cap layer)(166)과 워드 라인 트렌치(160)의 내부 표면을 구분하는 실리콘 산화막과 같은 절연 층(164)에 의해 캡슐화된다. 캡 층(166)은 반도체 기판(10)의 표면(10a)과 동일한 높이의 표면을 가진다. 예를 들어, 캡 층(166)는, 이에 한정되는 것은 아니지만, 실리콘 질화막을 포함할 수 있다.
도 2a, 도 2b, 및 도 2c를 참조한다. 도 2a는 본 발명의 일 실시예에 따른 매립형 디지트 라인(BDL) 트랜치의 형성 후의 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 2b 및 도 2c는 도 2a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 도 2a에 도시된 바와 같이, BDL 트랜치(22)의 로(row)가 반도체 기판(10)의 표면(10a)에 리세싱되어 형성된다. BDL 트랜치(22)의 로(row)는 기준 x-축을 따라 연장되며 끼인각 θ로 활성 면적(12)과 교차하므로, 각 활성 면적(12)의 디지트 라인 접촉 면적(12a)을 노출할 수 있다. 도 2b에 도시된 바와 같이, 각 BDL 트렌치(22)의 깊이는 각 매립형 워드 라인(16)의 전도성 부분(162)이 노출되지 않도록 제어된다. 이어서, 실리콘 질화 라이너(liner)와 같은 등각의(conformal) 라이너 층(liner layer)(210)은 각 BDL 트렌치(22)에 블랭킷-적층되나, BDL 트랜치(22)를 완전히 채우지는 않는다. 라이너 층(210)은, 이에 한정되는 것은 아니나, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방법을 이용하여 적층될 수 있다. 일부 실시예에서, 라이너 층(210)는 BDL 트랜치(22) 외부 면적을 덮는다.
도 3a, 도 3b, 및 도 3c를 참조한다. 도 3a는 본 발명의 일 실시예에 따른 포토 레지스트 층에 디지트 라인 접촉 개구부부(openings)를 형성한 후의 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 3b 및 도 3c는 도 3a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 도 3a, 도 3b, 및 도 3c에 도시된 바와 같이, 포토 레지스트 층(30)이 반도체 기판(10) 위에 형성된다. 복수의 개구부(302)는, 라인-형상의 BDL 트랜치(22)가, 각각의 활성 면적(12)과 교차하는 디지트 라인 접촉 면적(12a) 각각에 라이너 층(210)의 일부를 노출하도록 포토 레지스트 층(30)에 형성된다. 개구부(302)는 디지트 라인 접촉 면적(12a) 바로 위에 위치되어 있는 일부의 라이너 층(210)만을 노출할 수 있도록 디지트 라인 접촉 면적(12a)에 맞추어 정렬된다. 이어서, 에칭 프로세스는 개구부(302)를 통해 라이너 층(210)의 노출된 부분을 에칭하도록 수행되므로, 디지트 라인 접촉 면적(12a) 내의 반도체 기판(10)의 표면을 노출시킬 수 있다. 남은 포토 레지스트 층(30)는 제거된다.
도 4a, 도 4b, 및 도 4c를 참조한다. 도 4a는 본 발명의 일 실시예에 따라 BDL 트렌치(22)를 금속으로 채운 후의 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 4b 및 도 4c는 도 4a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 도 4a, 도 4b, 및 도 4c에 도시된 바와 같이, 개구부(302)를 통해 라이너 층(210)를 에칭한 후, 예컨대, Ti, TiN 또는 W를 포함하는 금속 층(220)이 BDL 트랜치(22)에 적층된다. 금속 층(220)은 디지트 라인 접촉 면적(12a) 내의 반도체 기판(12)의 표면을 제외하고 라이너 층(210)에 의해 활성 면적(12)으로부터 절연된다. 도 4b 및 도 4c에서 알 수 있는 바와 같이, 금속 층(220)은 디지트 라인 접촉 면적(12a) 내의 반도체 기판(10)에 전기적으로 연결되어 있다. 이 실시예에 따르면, BDL 트렌치(22)는 금속 층(220)으로 완전히 채워진다. 에칭 또는 폴리싱과 같은 적절한 프로세스가 수행됨으로써, 금속 층(22)의 표면이 기판의 표면(10a), 캡 층(166)의 표면, 및 STI 구조(14)의 표면과 동일한 높이가 된다.
도 5a, 도 5b, 및 도 5c를 참조한다. 도 5a는 본 발명의 일 실시예에 따라 금속 층(220)의 위에 캡 층(230)를 형성한 후의 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 5b 및 도 5c는 도 5a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 도 5a, 도 5b, 및 도 5c에 도시된 바와 같이, 금속 층(220)의 표면은 반도체 기판(10)의 표면(10a)보다 낮은 저레벨로 리세싱되어 있다. 금속 층(220)는 캡 층(230)으로 캡핑된다. 예를 들어, 캡 층(230)는, 이에 한정되는 것은 아니나, 실리콘 질화 캡 층일 수 있다. 캡 층(230)를 형성하기 위해, 실리콘 질화막(도시되지 않음)이 블랭킷 방식으로 반도체 기판(10) 위에 적층될 수 있다. 실리콘 질화막은 금속 층(220) 위의 리세스를 완전히 채운다. CMP(chemical mechanical polishing) 프로세스가 BDL 트랜치(22) 바깥의 여분 실리콘 질화 레이어를 제거하기 위해 수행될 수 있다.
나아가, 도 5a에서, 복수의 사각 면적(40)이 도시되어 있다. 각각의 사각 면적(40)은, 기준 x-축 방향으로 BDL 트렌치(22)의 SiN 라이너 층(210)과 SiN 캡 층(230), 및 기준 y-축 방향으로 SiN 캡 층(166)에 의해 둘러싸인다. 각 사각 면적(40)에서, 활성 면적(12)의 셀 접촉 면적(12b)이 노출된다. 셀 접촉 Rc를 향상시키기 위해 넓은 셀 접촉 면적을 제공하는 것이 바람직하다. 이 실시예에 따르면, SiN로 둘러싸인 사각 면적(40)은 이하의 셀 접촉 면적 확대를 위해 자가-제한 에피택셜 성장 면적을 구성한다.
도 6a, 도 6b, 및 도 6c를 참조한다. 도 6a는 본 발명의 일 실시예에 따라 사각 면적(40)에 산화 리세스와 에픽택셜 성장 후의 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 6b 및 도 6c는 도 6a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 캡 층(230)을 형성한 후, 에칭 (산화 리세스) 프로세스가 각각의 사각 면적(40)에서 STI 구조(14)의 상부를 선택적으로 에칭하도록 수행된다. 산화 리세스 프로세스 동안, STI 구조(14)의 실리콘 산화막은, 예컨대 실리콘과 실리콘 질화 캡 층 주변에 대해 선택적인 DHF(diluted HF) 등을 이용하여 에칭될 수 있다. 그러나, STI 구조(14)의 실리콘 질화막의 선택적 에칭은 다른 적절한 방법, 예컨대 드라이 에칭 프로세스를 이용하여 수행될 수 있는 것으로 이해된다.
도 6a 및 도 6c에서 알 수 있는 바와 같이, 산화 리세스 프로세스 후, 단의 높이 h를 가지는 L-형상의 리세스드 면적(420)이 각각의 사각 면적(40)에 형성된다. STI 구조(14)의 상부 (산화) 부분을 각각의 사각 면적(40)에서 제거한 후, 활성 면적(12)의 셀 접촉 면적(12b)의 2개의 인접 측벽 122와 124가 노출된다. 이어서, 에피택셜 실리콘 성장 프로세스가 노출된 셀 접촉 면적(12b)와 측벽(122 및 124)으로부터 에피택셜 실리콘 층(52)을 성장시키도록 수행되므로, 확장된 셀 접촉 면적(12b’)을 형성할 수 있다. 에피택셜 실리콘 층(52)은 커패시터에 대한 랜딩 패드로서 기능할 수 있다. 에피택셜 실리콘 성장은 기준 x-축 방향과 기준 y-축 방향을 따라 연장되는 SiN 캡 층에 의해 둘러싸이는 각각의 사각 면적(40)에 제한된다. 따라서, 인접 셀 사이의 쇼트를 방지할 수 있다. 에피택셜 실리콘 성장 프로세스에 앞서, 반도체 기판(10)의 주 면적(10a)은 프리-클린 프로세스(pre-clean process)의 대상일 수 있다.
이 실시예에 따르면, L-형상의 리세스드 면적(420)은, 에피택셜 실리콘 층(52)과 인접 BDL 트랜치(22) 및 BWL 트랜치(160) 사이의 공간을 남기며, 에픽택션 실리콘 층(52)으로 채워지지 않는다. 그러나, 일부 실시예에서, L-형상의 리세스드 면적(420)은 에피택셜 실리콘 층(52)으로 완전히 채워질 수 있는 것으로 이해된다.
도 7a, 도 7b, 및 도 7c를 참조한다. 도 7a는 본 발명의 일 실시예에 따라 유전체 스택과 커패시터를 형성한 후의 메모리 장치의 메모리 어레이의 개략적인 레이아웃의 평면도이다. 도 7b 및 도 7c는 도 7a에서의 라인 I-I’ 및 라인 II-II’ 각각에 따른 개략적인 단면도이다. 도 7a, 도 7b, 및 도 7c에 도시된 바와 같이, 에피택셜 실리콘 성장 프로세스를 수행한 후, 유전체 스택(70)은 반도체 기판(10)의 주 표면(10a) 위에 적층될 수 있다. 예를 들어, 유전체 스택(70)은, 이에 한정되는 것은 아니지만, 에칭 정지 층(71), 층간 절연 층(72), 중간 층(73), 층간 절연 층(74), 및 캡 층(75)을 포함할 수 있다. 예를 들어, 에칭 정지 층(71)은, 이에 한정되는 것은 아니지만 실리콘 질화막을 포함할 수 있다. 층간 절연 층 72와 층간 절연 층 74는, 이에 한정되는 것은 아니지만, PSG, BPSG, 실리콘 질화막, 또는 로우-k 물질을 포함할 수 있다. 캡 층(75)은, 이에 한정되는 것은 아니지만, 실리콘 질화막 또는 실리콘 산화-질화막을 포함할 수 있다.
도 7c에 도시된 바와 같이, 에칭 정지 층(71)은 캡 층(166), L-형상의 리세스드 면적(420) 내의 라이너 층(210)의 노출된 표면, 에피택셜 실리콘 레이어(52), 및 STI 구조(14)를 등각으로(conformally) 덮는다. 유전체 스택(70)을 형성한 후, 커패시터 트랜치(810)는 예컨대 드라이 에칭 프로세스를 이용하여 유전체 스택(70)에 형성된다. 각 커패시터 트랜치(810)의 하부는 각 에피택셜 실리콘 층(52)의 부분을 노출한다. 커패시터(80)는 각 커패시터 트랜치(810) 내에 형성된다. 커패시터(80)는 하부 전극, 커패시터 유전체 층 및 상부 전극을 포함할 수 있다. 커패시터(80)의 세부 구조는 명시적으로 도시되지 않는다.
통상의 기술자는 장치 및 방법의 많은 수정 및 변경이 본 발명의 사상을 유지하며 만들어 질 수 있다는 것을 용이하게 알 것이다. 이에 따라, 전술한 개시는 첨부된 청구항의 경계 및 범위에 의해서만 한정되는 것으로 해석되어야 한다.

Claims (17)

  1. 메모리 어레이를 제조하는 방법으로서,
    복수의 활성 면적(active area)과 상기 복수의 활성 면적을 서로 분리시키는 트랜치 분리 영역(trench isolation region)을 가지는 반도체 기판을 제공하는 단계 - 상기 활성 면적은 제1 방향을 따라 연장됨 - ;
    상기 반도체 기판의 제2 방향을 따라 연장되는 매립형 워드 라인(buried word line)을 형성하는 단계 - 여기서 2개의 매립형 워드 라인은 각각의 활성 면적과 교차하여, 상기 각각의 활성 면적을 3개의 부분: 디지트 라인 접촉 면적(digit line contact area)과 2개의 셀 접촉 면적으로 나누고, 상기 제2 방향은 상기 제1 방향과 직교하지 않음 - ;
    상기 매립형 워드 라인 위에서 상기 반도체 기판의 제3 방향을 따라 연장되는 매립형 디지트 라인(buried digit line)을 형성하는 단계 - 상기 제3 방향은 상기 제2 방향과 실질적으로 직교함 - ;
    상기 2개의 셀 접촉 면적 각각의 측벽을 노출시킬 수 있도록, 상기 2개의 셀 접촉 면적 각각의 주위에 L-형상 리세스드(recessed) 면적을 형성하기 위해 상기 트랜치 분리 영역의 상부를 선택적으로 제거하는 단계; 및
    확장된 셀 접촉 면적을 형성할 수 있도록, 상기 셀 접촉 면적 각각의 상부 표면과 노출된 측벽으로부터 에피택셜 실리콘 층(epitaxial silicon layer)을 성장시키기 위해 에피택셜 실리콘 성장 프로세스(epitaxial silicon growth process)를 수행하는 단계
    를 포함하는
    메모리 어레이를 제조하는 방법.
  2. 제1항에 있어서,
    상기 매립형 워드 라인 각각은 전도성 부분, 상기 전도성 부분 위에 위치된 제1 캡 층, 및 상기 전도성 부분과 상기 반도체 기판 사이의 절연 층을 포함하는,
    메모리 어레이를 제조하는 방법.
  3. 제2항에 있어서,
    상기 매립형 워드 라인 위에서 상기 반도체 기판의 제3 방향을 따라 연장되는 매립형 디지트 라인을 형성하는 단계는,
    상기 반도체 기판에 라인-형상의 매립형 디지트 라인(BDL) 트랜치를 리세싱(recess)하는 단계;
    상기 반도체 기판 위 및 상기 라인-형상의 BDL 트랜치에 라이너 층(liner layer)을 블랭킷 적층(blanket depositing)하는 단계;
    상기 라인-형상의 BDL 트랜치가 상기 각각의 활성 면적과 교차하는 디지트 라인 접촉 면적에서 상기 라이너 층의 일부를 제거하는 단계;
    상기 라인-형상의 BDL 트랜치에 금속 층을 적층하는 단계; 및
    제2 캡 층으로 상기 금속 층을 캡핑(capping)하는 단계
    를 포함하는,
    메모리 어레이를 제조하는 방법.
  4. 제3항에 있어서,
    상기 매립형 디지트 라인 트랜치는 상기 매립형 워드 라인 각각의 전도성 부분을 노출하지 않는,
    메모리 어레이를 제조하는 방법.
  5. 제3항에 있어서,
    상기 라이너 층은 실리콘 질화막을 포함하는,
    메모리 어레이를 제조하는 방법.
  6. 제3항에 있어서,
    상기 제1 캡 층은 상기 제1 방향을 따라 연장되며, 상기 제2 캡 층은 상기 제2 방향을 따라 연장되고, 상기 제1 캡 층과 상기 제2 캡 층은 상기 에피택셜 실리콘 층을 제한(confine)하는,
    메모리 어레이를 제조하는 방법.
  7. 제3항에 있어서,
    상기 제1 캡 층과 상기 제2 캡 층은 모두 실리콘 질화막으로 구성되는,
    메모리 어레이를 제조하는 방법.
  8. 제1항에 있어서,
    상기 에피택셜 실리콘 층은 상기 L-형상의 리세스드 면적을 완전히 채우지 않는,
    메모리 어레이를 제조하는 방법.
  9. 제1항에 있어서,
    상기 제1 방향과 상기 제3 방향 사이의 끼인각은 15˚와 60˚ 사이의 범위인,
    메모리 어레이를 제조하는 방법.
  10. 메모리 어레이로서,
    복수의 활성 면적과 상기 복수의 활성 면적 사이의 트랜치 분리 영역을 가지는 반도체 기판 - 상기 활성 면적은 제1 방향을 따라 연장됨 - ;
    상기 반도체 기판의 제2 방향을 따라 연장하는 매립형 워드 라인 - 여기서 2개의 매립형 워드 라인은 각각의 활성 면적과 교차하여, 상기 각각의 활성 면적을 3개의 부분: 디지트 라인 접촉 면적과 2개의 셀 접촉 면적으로 나누고, 상기 제2 방향은 상기 제1 방향과 직교하지 않음 - ;
    상기 매립형 워드 라인 위에서 상기 반도체 기판의 제3 방향을 따라 연장하는 매립형 디지트 라인 - 상기 제3 방향은 상기 제2 방향과 실질적으로 직교함 - ; 및
    상기 셀 접촉 면적 각각의 상부 표면과 노출된 측벽으로부터 연장되는 에피택셜 실리콘 층
    을 포함하는
    메모리 어레이.
  11. 제10항에 있어서,
    상기 매립형 디지트 라인은 예각 θ로 상기 활성 면적과 교차하는,
    메모리 어레이.
  12. 제11항에 있어서,
    상기 예각 θ는 15˚와 60˚ 사이의 범위인,
    메모리 어레이.
  13. 제10항에 있어서,
    상기 에피택셜 실리콘 층 위에 직접 랜딩하는 커패시터를 추가로 포함하는
    메모리 어레이.
  14. 제10항에 있어서,
    상기 매립형 워드 라인 각각은 전도성 부분, 상기 전도성 부분 위에 위치된 제1 캡 층, 및 상기 전도성 부분과 상기 반도체 기판 사이의 절연 층을 포함하는,
    메모리 어레이.
  15. 제14항에 있어서,
    상기 제1 캡 층은 상기 제2 방향을 따라 연장되는,
    메모리 어레이.
  16. 제15항에 있어서,
    상기 매립형 디지트 라인 각각은 상기 제3 방향을 따라 연장되는 제2 캡 층을 포함하며, 상기 제1 캡 층은 상기 제2 캡 층과 교차하는,
    메모리 어레이.
  17. 제16항에 있어서,
    상기 에피택셜 실리콘 층은 상기 제1 캡 층과 상기 제2 캡 층에 의해 둘러싸인,
    메모리 어레이.
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