CN106992156B - 存储器阵列及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器阵列，包含一半导体基材，具有多数个有源区及使多数个有源区彼此绝缘的浅沟道隔离结构，有源区沿着第一方向延伸；多数条沿着第二方向延伸的埋入字线，设于半导体基材中，各有源区与两条埋入字线相交，从而各有源区被分割成三部分：一位线接触区域和两个存储单元接触区域，其中第二方向不垂直于第一方向；多数条沿着第三方向延伸的埋入位线，设于半导体基材中且位于埋入字线上方，其中第三方向垂直于第二方向；以及一外延硅层，从各存储单元接触区域暴露出的侧壁及上表面延伸出来。

Description

存储器阵列及其制造方法
技术领域
本发明涉及一种半导体存储器装置及其制造方法。更具体的说，本发明涉及一种存储器装置，其存储器阵列中具有埋入(或嵌入)位线、埋入字线，与增大的存储单元接触区域，以及所述存储器装置的制造方法。
背景技术
本技术领域所熟知的动态随机存取存储器(DRAM)装置，是由若干存储单元所组成。DRAM装置的各个存储单元均包含一晶体管以及一电容，其中电容电连结到晶体管的一端点，例如漏极(或源极)。位线(digit line)则被电连结到晶体管的另一端点，例如源极(或漏极)。存储单元是通过字线和位线来定址，其中之一涉及存储单元的“行”方向上的定址，而另一个则是涉及“存储单元的“列”方向上的定址。
目前DRAM装置的其中一种类型，是利用埋入字线(BWL)架构，包括嵌入存储单元阵列中并且互相平行的字线。埋入字线被制造在与有源区(AA)相交的字线沟槽中。上述包含埋入字线的DRAM装置的电容，通常是叠设在硅基板的主表面上，而位线则是被制造在硅基板的主表面之上，并且通过电容上方。
随着DRAM存储单元的尺寸的微缩，有源区的表面积越来越小。渐缩的有源区表面积不仅导致电容的存储单元接触区域(或着垫)的面积不足，也造成形成存储单元接触层(或着垫)时的工艺余裕也下降，影响工艺良率。有鉴于此，如何应付不足的存储单元接触面积及下降的工艺余裕，以制造出具有更小尺寸的存储单元，已成为本技术领域的一大挑战。
发明内容
本发明主要目的在提供一种改良的DRAM装置，其由多个有效单元尺寸为6F2且具有加大接触面积的存储单元所构成。
本发明另一目的在提供一种改良的DRAM装置，其具有埋入位线、埋入字线，以及位线通过电容下方(capacitor-over-digit line)结构。
本发明又另一目的在提供一种改良的DRAM装置的制造方法，可以不需另外形成存储单元接触层(cell contact layer)或着垫(landing pad)。
本发明一实施例提供一种形成存储器阵列的方法，包含：提供一半导体基材，其上具有多数个有源区及使所述多数个有源区彼此绝缘的浅沟道隔离结构，其中所述有源区沿着一第一方向延伸；于所述半导体基材中形成多数条沿着一第二方向延伸的埋入字线，其中各所述有源区与两条所述埋入字线相交，从而各所述有源区被分割成三部分：一位线接触区域和两个存储单元接触区域，其中所述第二方向并不垂直于所述第一方向；于所述埋入字线上方的所述半导体基材中形成多数条沿着一第三方向延伸的埋入位线，其中所述第三方向垂直于所述第二方向；选择性的移除所述浅沟道隔离结构的上部，以于各所述存储单元接触区域旁形成一L型凹陷区域，暴露出各所述存储单元接触区域的侧壁；以及进行一外延硅成长工艺，从各所述存储单元接触区域暴露出的侧壁及上表面成长出一外延硅层，如此形成增大的存储单元接触区域。
本发明另一实施例提供一种存储器阵列，包含：一半导体基材，其上具有多数个有源区及使所述多数个有源区彼此绝缘的浅沟道隔离结构，其中所述有源区沿着一第一方向延伸；多数条沿着一第二方向延伸的埋入字线，设于所述半导体基材中，其中各所述有源区与两条所述埋入字线相交，从而各所述有源区被分割成三部分：一位线接触区域和两个存储单元接触区域，其中所述第二方向并不垂直于所述第一方向；多数条沿着一第三方向延伸的埋入位线，设于所述半导体基材中且位于所述埋入字线上方，其中所述第三方向垂直于所述第二方向；以及一外延硅层，从各所述存储单元接触区域暴露出的侧壁及上表面延伸出来。
毋庸置疑的，本领域的技术人士读完接下来本发明优选实施例的详细描述与附图后，均可了解本发明的目的。
附图说明
图1A到图7A、图1B到图7B以及图1C到图7C为根据本发明实施例所绘示的形成具有埋入位线(buried digit line)和埋入字线(buried word line)的存储器装置的方法，其中：
图1A到图7A为根据本发明实施例所绘示的在不同制造阶段的存储器装置的存储器阵列的布局示意图；以及
图1B到图7B和图1C到图7C分别是沿着图1A到图7A中的线I-I'和II-II'所示的剖面示意图。
其中，附图标记说明如下：
10 半导体基材
10a 上表面
12 有源区
12a 位线接触区域
12b 存储单元接触区域
12b’ 增大的存储单元接触区域
14 浅沟道隔离(STI)结构
16 埋入字线
22 埋入位线(BDL)沟槽
30 光刻胶层
40 方形区域
52 外延硅层
70 介电层堆叠
71 蚀刻停止层
72 层间介电层
73 中间层
74 层间介电层
75 上盖层
80 电容
122 侧壁
124 侧壁
160 字线沟槽
162 导电部分
164 绝缘层
166 上盖层
210 衬垫层
220 金属层
230 上盖层
302 开孔
420 L型凹陷区域
810 电容沟槽
θ 夹角(锐角)
AA 有源区
具体实施方式
接下来的详细说明须参照相关附图所示内容，用来说明可根据本发明具体实施的实施例。这些实施例提供足够的细节，可使此领域中的技术人员充分了解并具体实施本发明。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改应用在其他实施例上。
因此，接下来的详细描述并非用来对本发明加以限制。本发明涵盖的范围由其权利要求界定。与本发明权利要求具同等意义，也应属本发明涵盖的范围。本发明的一个或多个实施例将参考附图对应描述，其中相同参考标号始终用以表示相同的元件，其中所例示的结构并非按原比例绘制。
文中所提及的“晶圆”或“基材”等名称可以是在表面上已有材料层或集成电路器件层的半导体衬底，其中，基材可以被理解为包括半导体晶圆。基材也可以指在制造过程中的半导体衬底或晶圆，其上形成有不同材料层。举例而言，晶圆或基材可以包括掺杂或未掺杂半导体、在绝缘材或半导体底材上形成的外延半导体、及其它已知的半导体结构。
本文所用的术语“水平的”被定义为平行于半导体基材的常规主平面或主表面，而不管其方位。术语“垂直”指的是一垂直于如刚才所定义水平面的方向。除非另有定义，术语，如“上”、“上面”、下面”、“底”、“顶”、“侧”(如在“侧壁”)、“较高”、“较低”、“上方”和“下方“，是相对于上述水平面而限定。
本发明涉及一种DRAM装置，其至少由多个有效单元尺寸为6F2(例如3Fx2F)且具有加大接触面积的存储单元所构成。所述加大接触面积涉及使用本发明的自限外延生长技术，可以有效的避免了相邻存储单元之间的短路。
在集成电路制造中，细线(如栅极)等结构的宽度也被称为临界尺寸(criticaldimension,CD)或最小特征尺寸(feature size,F)。通常，临界尺寸(CD)代表集成电路制造过程中所能制得最小几何特征结构，例如采用某个技术节点中的光刻技术所制得的内连线、接触结构或沟槽的宽度。
请同时参考图1A、图1B和图1C。图1A是根据本发明实施例所绘示的形成埋入字线(buried word line，BWL)之后的存储器阵列布局示意图。图1B和图1C分别是沿着图1A中的线I-I'和II-II'所示的剖面示意图。首先，提供一半导体基材10，例如硅晶圆。在半导体基材10中形成有多个有源区12，以及浅沟道隔离(shallow trench isolation，STI)结构14，使有源区12之间彼此隔离。形成STI结构14的方法在本领域是公知的。例如，先使用传统的光刻工艺，在半导体基材10上形成光刻胶图案，其定义将被蚀刻到半导体基材10中的沟槽图案，再以此光刻胶图案作为硬掩膜，蚀刻半导体基材10，从而形成沟槽，然后于沟槽中填充绝缘材料，例如氧化硅。每个有源区12的长度方向沿参考座标中的AA方向延伸。每个有源区12的较长侧是平行于每个有源区12的长度方向。AA方向和参考x轴方向之间的夹角(锐角)θ的角度可以是介于15°和60°之间，但不限于此。
形成STI结构14和有源区12之后，在半导体基材10形成多数条的线型埋入字线16。如图1A所示，所述多数条的线型埋入字线16沿着参考y轴延伸，且两个埋入字线16与一有源区12相交，从而每个有源区12被分割成三部分：一位线接触区域12a和两个存储单元接触区域(或电容平台区域)12b。在图1A中可清楚看出，两种存储单元接触区12b位于每个有源区12的两末端，并且位线接触区12a在两条线型埋入字线16之间。
在图1B中可清楚的看到，每个埋入字线16包括嵌入在一个字线沟槽160下部的导电部分162，其中导电部分162可包括金属、金属复合材料或多层导电材料。例如，导电部分162可以包括氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钨氮化硅(WSiN)，或以上组合。衬于字线沟槽160内表面上的绝缘层164，诸如氧化硅，以及位于所述导电部分162上方的上盖层166共同包覆住导电部分162。上盖层166具有一顶表面，与半导体基材10的上表面10a齐平。例如，上盖层166可包含氮化硅，但不限于此。
请同时参考图2A、图2B和图2C。图2A是根据本发明实施例所绘示的形成埋入位线(BDL)沟槽之后的存储器阵列布局示意图。图2B和图2C分别是沿着图2A中的线I-I'和II-II'所示的剖面示意图。如图2A所示，在半导体基材10表面形成多数条陷入上表面10a的BDL沟槽22。所述多数条的BDL沟槽22以夹角θ与有源区12相交并沿着参考x轴延伸，从而暴露每个有源区12的位线接触区12a。如图2B所示，每个BDL沟槽22的深度被控制的很好，使得每个埋入字线16的导电部分162不被暴露出来。接着，在每个BDL沟槽22内共形的沉积一衬垫层210，例如氮化硅衬垫，但衬垫层210不会填满BDL沟槽22。衬里层210可以使用化学气相沉积(CVD)或原子层沉积(ALD)方法形成，但不限于此。在其它实施例中，衬垫层210还可以覆盖BDL沟槽22外的区域，但不限于此。
请同时参考图3A、图3B和图3C。第3A图是根据本发明实施例所绘示的于光刻胶层形成位线接触开孔之后的存储器阵列布局示意图。图3B和图3C分别是沿着图3A中的线I-I'和II-II'所示的剖面示意图。如图3A、图3B和图3C所示，在半导体基材10上形成一光刻胶层30。在光刻胶层30中形成多数个开孔302，各开孔302的位置即为各线型BDL沟槽22与各个有源区12相交处，分别暴露出在各个位线接触区域12a内的部分衬垫层210。根据本发明实施例，开孔302是对准位线接触区域12a，如此只暴露出直接位于位线接触区域12a正上方的部分衬垫层210。接着利用一蚀刻工艺，通过开孔302蚀刻掉暴露出的部分衬垫层210，如此暴露出位线接触区域12a的半导体基材10的表面。剩余的光刻胶层30接着被去除。
请同时参考图4A、图4B和图4C。图4A是根据本发明实施例所绘示的在BDL沟槽22内填入金属之后的存储器阵列布局示意图。图4B和图4C分别是沿着图4A中的线I-I'和II-II'所示的剖面示意图。如图4A、图4B和图4C所示，通过开孔302蚀刻掉暴露出的部分衬垫层210之后，于BDL沟槽22内填入金属层220，包含，例如，钛、氮化钛或钨。除了先前暴露出来的位线接触区域12a的半导体基材10的表面之外，金属层220是通过衬垫层210与有源区12绝缘。从图4B及图4C可清楚看到，金属层220是与位线接触区域12a内的半导体基材10电连结。根据本发明实施例，BDL沟槽22被金属层220填满。接着进行合适的工艺，例如，蚀刻或抛光工艺，使金属层220的上表面与半导体基材10的上表面10a、上盖层166的上表面与STI结构14的上表面齐平。
请同时参考图5A、图5B和图5C。图5A是根据本发明实施例所绘示的在金属层220上形成上盖层230之后的存储器阵列布局示意图。图5B和图5C分别是沿着图5A中的线I-I'和II-II'所示的剖面示意图。如图5A、图5B和图5C所示，利用蚀刻等方式，使金属层220的上表面下陷到一比半导体基材10的上表面10a低的水平。接着，在金属层220上形成一上盖层230。例如，上盖层230可以是氮化硅上盖层，但不限于此。例如，可以先在半导体基材10上全面沉积一氮化硅层，使氮化硅层填满金属层220上的凹陷区域，再以化学机械抛光(chemical mechanical polishing，CMP)工艺抛光掉BDL沟槽22以外多余的氮化硅层，如此即形成上盖层230。
在图5A中，显示出多数个方形区域40，各个方形区域40在沿着参考x轴方向上被BDL沟槽内的氮化硅衬垫层210以及氮化硅上盖层230所围绕，在沿着参考y轴方向上被氮化硅上盖层166所围绕。在各个方形区域40内，有源区12的存储单元接触区域12b被暴露出来。为改善存储单元接触电阻，增加存储单元接触区域的面积是当务之急。根据本发明实施例，被氮化硅所包围的方形区域40构成一自限外延生长区域，以方便进行后续的接触胞接触区域加大工艺。
请同时参考图6A、图6B和图6C。图6A是根据本发明实施例所绘示的在方形区域40内完成氧化层凹陷及外延之后的存储器阵列布局示意图。图6B和图6C分别是沿着图6A中的线I-I'和II-II'所示的剖面示意图。如图6A、图6B和图6C所示，在形成上盖层230之后，继续进行一(氧化层凹陷)蚀刻工艺，从各个方形区域40中选择性的去除STI结构14的上部。上述氧化层凹陷工艺可以采用，例如，稀释氢氟酸(diluted HF)溶液等对于周遭氮化硅上盖层及硅具有蚀刻选择性的湿蚀刻方法，去除STI结构14的部分硅氧层。然而，应理解其它对STI结构14的硅氧层具有蚀刻选择性的方法亦可以被采用，例如，干蚀刻方法。
从图6A及图6C中可清楚看到，在完成上述氧化层凹陷工艺之后，具有一落差h的L型凹陷区域420形成于各个方形区域40内。从各个方形区域40内去除STI结构14的上部(氧化层)之后，可以暴露出有源区12的存储单元接触区域12b的两相邻侧壁122及124。接着，进行一外延硅成长工艺，从暴露出来的存储单元接触区域12b的两相邻侧壁122及124上成长出外延硅层52，如此形成一增大的存储单元接触区域12b’。外延硅层52本身即可以作为电容的着垫，故本发明方法不需要另外制造着垫。上述外延硅成长工艺可以自限于各个方形区域40，这是因为方形区域40在参考x轴方向及参考y轴方向上均被氮化硅上盖层所围绕。如此，可以有效解决邻近存储单元的潜在短路问题。应理解的是，在上述外延硅成长工艺之前，还可以针对半导体基材10的上表面10a进行预清洁处理。
根据本发明实施例，所述L型凹陷区域420并未被外延硅层52填满，因此会在外延硅层52与邻近的BDL沟槽22与字线沟槽160之间留下一间隙。然而，本领域技术人员应可理解，在其它实施例中，所述L型凹陷区域420可以被外延硅层52填满。
请同时参考图7A、图7B和图7C。图7A是根据本发明实施例所绘示的在形成介电层堆叠及电容之后的存储器阵列布局示意图。图7B和图7C分别是沿着图7A中的线I-I'和II-II'所示的剖面示意图。如图7A、图7B和图7C所示，在完成上述外延硅成长工艺之后，继续在半导体基材10的上表面10a上沉积一介电层堆叠70。例如，介电层堆叠70可以包含，但不限于，一蚀刻停止层71、一层间介电层72、一中间层73、一层间介电层74以及一上盖层75。例如，上述蚀刻停止层71可以包含氮化硅，但不限于此。上述层间介电层72以及层间介电层74可以包含磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氧化硅或低介电常数材料，但不限于此。上述上盖层75可以包含氮化硅或氮氧化硅，但不限于此。
如图7C所示，蚀刻停止层71是共形的覆盖在上盖层166上、衬垫层210于L型凹陷区域420内的暴露表面上、外延硅层52上，及STI结构14上。在形成介电层堆叠70之后，可以利用本领域公知技术，例如干蚀刻工艺，在介电层堆叠70中形成一电容沟槽810。所述电容沟槽810的底部暴露出部分各外延硅层52。接着，于电容沟槽810中形成一电容80。可以用本领域公知的技术制造电容80，虽然附图中并未特别标示细部结构，但应可理解其中可包含一底部电极、一电容介电层以及一上电极。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器阵列，包含：
一半导体基材，其上具有多数个有源区及使所述多数个有源区彼此绝缘的浅沟道隔离结构，其中每一个所述有源区沿着一第一方向延伸；
沿着一第二方向延伸的至少两条埋入字线，设于所述半导体基材中，其中至少一个所述有源区与所述至少两条所述埋入字线相交，所述至少两条所述埋入字线将所述至少一个所述有源区分割成三部分，所述三部分包括一位线接触区域和两个存储单元接触区域，其中所述第二方向并不垂直于所述第一方向，其中每一个所述存储单元接触区域已暴露侧壁和上表面；
沿着一第三方向延伸的埋入位线，设于所述半导体基材中且位于所述埋入字线上方，其中所述第三方向大体上垂直于所述第二方向，其中所述埋入位线具有与每一个所述存储单元接触区域的所述上表面齐平的上表面；以及
一外延硅层，从各所述存储单元接触区域暴露出的所述侧壁及所述上表面延伸出来，其中所述外延硅层具有高于所述埋入位线的所述上表面的上表面。
2.根据权利要求1所述的存储器阵列，其中所述埋入位线以一夹角与所述有源区相交。
3.根据权利要求2所述的存储器阵列，其中所述夹角介于15°到60°之间。
4.根据权利要求1所述的存储器阵列，其中另包含一电容，直接位于所述外延硅层上。
5.根据权利要求1所述的存储器阵列，其中各所述埋入字线包含一导电部分、一第一上盖层，位于所述导电部分上，以及一绝缘层，位于所述导电部分与所述半导体基材之间。
6.根据权利要求5所述的存储器阵列，其中所述第一上盖层沿着所述第二方向延伸。
7.根据权利要求6所述的存储器阵列，其中各所述埋入位线包含一第二上盖层，沿着所述第三方向延伸，其中所述第一上盖层与所述第二上盖层相交。
8.根据权利要求7所述的存储器阵列，其中所述外延硅层被所述第一上盖层与所述第二上盖层围绕。
9.根据权利要求1所述的存储器阵列，另包括一嵌入区域，所述嵌入区域位于所述位线接触区域与所述外延硅层之间。
10.根据权利要求9所述的存储器阵列，其中所述嵌入区域位于所述浅沟道隔离结构的正上方。
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