CN102881658A - 制作具有埋入式位线与埋入式字线的内存装置的方法 - Google Patents

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Abstract

本发明公开了一种制作具有埋入式位线与埋入式字线的内存装置的方法，其提供一半导体衬底，其上具有多个线形有源区域与位于所述线形有源区域之间的线形沟槽隔离区域，所述线形有源区域以及线形沟槽隔离区域沿着一第一方向交替排列；在所述半导体衬底中形成沿着一第二方向延伸的埋入式字线，所述埋入式字线与所述线形有源区域及所述线形沟槽隔离区域相交，所述第一方向不垂直于所述第二方向；在所述半导体衬底中形成沿着一第三方向延伸的埋入式位线，所述第三方向垂直于所述第二方向；以及于所述埋入式位线之间的储存节点位置上形成储存节点。

Description

制作具有埋入式位线与埋入式字线的内存装置的方法
技术领域
本发明关于集成电路制作的领域，特别是关于一种制作内存阵列(如一堆栈式动态随机存取内存装置的内存阵列)的方法。
背景技术
动态随机存取内存(dynamic random access memory，DRAM)等电子储存装置一直以来都是用来保存数据的重要来源。公知的半导体DRAM一般会整合有电容与晶体管结构，其电容一般会根据其充电状态来暂时性地储存资料。一般而言，这类型的半导体内存通常需要大量密集、可轻易透过电性互连结构来进行存取的电容结构。
上述电容与晶体管结构一般被称为存储单元(cell)。存储单元会排列成内存阵列形式。而所述存储单元会透过一字线(word line)与一位线(digit line)来寻址，其中一者寻址所述存储单元的行位(column)，而另一者则寻址所述存储单元的列位(row)。
近来业界有很多关于埋入式字线所述存储单元阵列晶体管的研究，其结构中的字线会埋入半导体衬底的顶面下，并使用金属作为栅极导体。在这类内存装置中，其位线通常会制作在半导体衬底的表面，因此会需要额外的储存节点接触结构(node contact)或「存储单元接触结构」来作为半导体衬底的储存节点与有源区域之间的互连结构。
然而，上述储存节点接触结构的制作涉及了数道复杂的步骤。再者，当集成电路设计的密度变高，要将阵列中的位线与邻近的存储单元接触结构隔开会变得更为困难，故容易造成胞接触结构与位线之间或是存储单元接触结构彼此间的短路。
发明内容
本发明的目的之一即在于提供一种制作内存阵列的改良方法，以解决上述背景技术的问题与缺点。
根据本发明一实施例，其揭露了一种制作具有埋入式位线与埋入式字线的内存装置的方法，所述方法中提供了一半导体衬底，其上具有多个线形有源区域与位于所述多个线形有源区域之间的线形沟槽隔离区域，其中所述多个线形有源区域以及多个线形沟槽隔离区域沿着一第一方向交替排列；在所述半导体衬底中形成多条沿着一第二方向延伸的埋入式字符线，所述埋入式字线与所述线形有源区域及所述线形沟槽隔离区域相交，其中所述第一方向不垂直于所述第二方向；在所述半导体衬底中形成多条沿着一第三方向延伸的埋入式位线，其中所述第三方向垂直于所述第二方向；以及于所述埋入式位线之间的多个储存节点位置上形成多个储存节点。
形成上述半导体衬底中沿一第三方向延伸的埋入式位线的步骤可包含于所述半导体衬底中凹蚀出多条线形埋入式位线沟槽；于所述半导体衬底上席状沉积一衬里层；去除位于所述线形埋入式位线沟槽与所述线形有源区域交叉处的部分所述衬里层；在所述线形埋入式位线沟槽内沈积一导电层；以及以一介电盖层覆盖所述导电层。
无疑地，本发明的这类目的与其它目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
附图说明
图1-6为根据本发明实施例一系列的示意图，其描绘出一内部整合有埋入式位线与埋入式字线的内存阵列的内存装置制作方法，其中：
图1A～6A为根据本发明实施例在不同制作阶段中内存装置的内存阵列线路布局的顶示意图；
图1B～5B及图1C～5C分别为沿着图1A～5A所描绘线路布局中的线I-I’与II-II’所作的横断面示意图；
图6B与6C分别为沿着图6A所描绘线路布局中的线III-III’与IV-IV’所作的横断面示意图；
图7为一立体示意图，其表示出根据本发明实施例一内存装置部分的内存阵列。
其中，附图标记说明如下：
10   基材              32   开口
10a  顶面              50   位线
12   有源区域          52   介电盖层
12’ 平台区域          62   绝缘层
14   沟槽隔离结构      64   储存节点
16   字线              160  字线沟槽
22   位线沟槽          162  导体
26   衬里层            164  绝缘层
26a  间隙壁            166  盖层
30   光阻
具体实施方式
现在文中将对本发明的实施例其随附图示中所描绘的例子作细节说明。然，其并要将所述实施例限定在后文中将描述的实施方式，且文中的实施方式提出来让阅者能轻易并完整地了解本发明的范畴与精神。在图标中，某些层结构与区域的厚度会为了清楚之故而被夸大具示。
现在请参照图1A、1B及1C。图1A为根据本发明实施例在形成一行埋入式字线(buried word line，BWL)后一内存装置的内存阵列线路布局的顶示意图。图1B与1C则分别为沿所述图1A中线I-I’与II-II’所作的横断面示意图。首先，发明中会提供硅晶圆等半导体衬底10(如一硅块材)。所述衬底10之上可形成一接垫层(如氧化硅或氮化硅，图中未示出)。而所述衬底10中则形成多个连续的线形有源区域12。如图1A与1C所示，所述多个线形有源区域12之间具有多个浅沟槽隔离(shallow trench isolation，STI)结构14来使所述线型有源区域12彼此隔离。浅沟槽隔离结构14的形成是本领域中已习用的技艺。举例言之，可使用公知的光刻工艺来将一光阻图形形成在所述衬底10上，其定义出要蚀入衬底10中的线形沟槽图形。之后使用所述光阻图形作为硬掩膜来进行一干蚀刻工艺来蚀刻基材10以形成多个沟槽。所述沟槽之后会被填入氧化硅等绝缘材质。
在浅沟槽隔离结构14以及有源区域12形成后，衬底上会制作出多行线形的埋入式字符线16。如图1A中可看到的，各行的线形埋入式字线16会延着一参考轴y延伸并以θ角与上述交替排列的有源区域12及线型浅沟槽隔离结构14相交，其中所述θ角以介于15°至60°之间为佳，但并未加以限定。如此沿着每条线型有源区域12上会交替地定义有多个AA平台区域12’。从图1B中最可清楚地看到，每条埋入式字线16会嵌入一字线沟槽160的下方部位。上述每条埋入式字线16可由导体162构成，其可能包含单一的金属层、金属化合物或导电材料的层结构等。导体162会为一加衬在字线沟槽160下表面上的绝缘层164以及一盖层166所包覆。盖层166具有一顶面与衬底10的顶面10a齐平。
举例来说，导体162可以任一从氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、钛氮硅化合物(TiSiN)、钽氮硅化合物(TaSiN)、钨氮硅化合物(WSiN)等材质或其组合中选出的材质来形成。所述导体162可使用化学气相沈积(CVD)或原子层沈积法(ALD)来形成，并可于导体162沈积后进行一蚀刻工艺来使埋入式字线16凹进基材10中。
现在请参照图2A、2B及2C。图2A为根据本发明实施例在埋入式位线(buried digit line，BDL)沟槽形成后一内存装置的内存阵列线路布局的顶示意图。图2B与2C则分别为沿着所述图2A中线I-I’与II-II’所作的横断面示意图。如图2A所示，衬底10的顶面10a上会形成有多列埋入式位线沟槽22并凹入其中。各列的埋入式位线沟槽22会沿着参考轴x延伸并以非90°的角度与交替排列的线形有源区域12与线形浅沟槽隔离结构交会。如图2B所示，每条蚀刻后的埋入式位线沟槽22的深度都会被控制，使得所述埋入式字线16的导体162不会裸露出来。在图2A中，储存节点会形成并座落对应的SN位置处(其在图中标示为SN并以虚线所围的圆形来代表)，其大致为两埋入式位线沟槽22之间裸露的有源区域。
请参照图3A、3B及3C。图3A为根据本发明实施例以席状沉积方式在衬底上方形成一层衬里层后一内存装置的内存阵列线路布局的顶示意图。图3B与3C则分别为沿着所述图2A中线I-I’与II-II’所作的横断面示意图。如图3A所示，衬底10上方会以席状沉积方式沈积一层薄氮化硅衬里层26。氮化硅衬里层26可使用CVD或ALD方法来沉积。如图3C中可看到的，氮化硅衬里层26可沉积在埋入式位线沟槽22中但不完全填满埋入式位线沟槽22。氮化硅衬里层26会顺势覆盖在突出的浅沟槽隔离结构14以及有源区域12的顶面上。
请参照图4A、4B及4C。图4A为根据本发明实施例在储存节点的接触窗结构形成后一内存装置的内存阵列线路布局的顶示意图。图4B与4C则分别为沿图4A中线I-I’与II-II’所作的横断面示意图。如图4A与4B所示，衬底10上形成有一图形化光阻30。图形化光阻30具有一行线形的开口32，其裸露出线形埋入式字线16之间所述线形区域中部分的氮化硅衬里层26。所述开口32与SN位置重迭。上述的图形化光阻层30可使用一切割后的光掩膜以及公知的光刻工艺来形成。图形化光阻30层结构会被用来作为一硬掩膜，以蚀刻所述裸露出的氮化硅衬里层26并将其从线形开口32中移除，因而裸露出所述SN位置上的有源区域12，而衬底面的其它部位则保持为氮化硅衬里层26所覆盖。如图4C中可看到的，裸露出的氮化硅衬里层26可以非等向性蚀刻方式处理以在向上突出的浅沟槽隔离结构14的两旁侧壁上留下氮化硅间隙壁26a结构。
请参照图5A、5B及5C。图5A为根据本发明实施例在埋入式位线与盖层形成后一内存装置的内存阵列线路布局的顶示意图。图5B与5C则分别为沿着所述图5A中线I-I’与II-II’所作的横断面示意图。如图5A-5C所示，衬底10上方会沉积一层导电层(未示出)。导电层可包含但未限定于以多晶硅、氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、钛氮硅化合物(TiSiN)、钽氮硅化合物(TaSiN)、钨氮硅化合物(WSiN)等材质或其组合中选出的材质来形成。埋入式位线沟槽22中填有导电层。所述导电层之后会受蚀以凹入埋入式位线沟槽22中，因以形成埋入式位线50。之后，介电盖层52(亦称作「埋入式位线盖体」或BDL盖体)会用来隔绝所述凹入的埋入式位线50。举例来说，为了形成介电盖层52，本发明中会进行一介电层(未示出)的席状沉积步骤。所述沉积在衬底10上的介电层会受到化学机械研磨等平坦化处理来去除位在埋入式位线沟槽22外的介电层。
就此点而言，如图5C中最可清楚地看到，介电盖层52的顶面大致与基材10的顶面10a齐平，呈现出一大致平坦的表面。介电盖层52最好以不同于氮化硅衬里层26的材质来形成，以使接下来储存节点(SN)制作中的蚀刻步骤对介电盖层52而言较有选择性，而对氮化硅衬里层26而言较不具选择性。如此，用于储存节点的接触区域可透过储存节点(SN)蚀刻后裸露出AA平台区域12’的侧壁而增加。
请参照图6A～6C及图7。图6A为根据本发明实施例上述储存节点形成后一内存装置的内存阵列线路布局的顶示意图。图6B与6C则分别为沿着图6A中线III-III’与IV-IV’所作的横断面示意图。图7为一立体示意图，其表示出根据本发明实施例一内存装置部分的内存阵列。
如图6A～6C所示，在埋入式位线50以及介电盖层52形成后，衬底10上方会沉积有一层绝缘层62(如氧化硅)。之后绝缘层62上会蚀出开口。所述每个开口会裸露出沿着线形有源区域12的SN位置部分。之后所述开口中会沉积多晶硅或金属等导电材质以形成储存节点64。
综上所述，使用本发明的好处在于可省去形成储存节点接触结构(或「存储单元接触结构」)的工艺步骤来简化制作流程。省去存储单元接触结构亦可避免潜在的存储单元接触结构到位线之间或是存储单元接触结构/胞接触结构之间等短路问题，故能为下一世代的存储单元制作带来更多好处。此外，因位线的埋入式设计而平坦化的衬底面可增加用于储存节点的AA平台区域。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种内存阵列的制作方法，其特征在于，包含：
提供一半导体衬底，其上具有多个线形有源区域以及位于所述线形有源区域之间的线形沟槽隔离区域，其中所述线形有源区域以及所述线形沟槽隔离区域沿着一第一方向交替排列；
在所述半导体衬底中形成多条沿着一第二方向延伸的埋入式字线，所述埋入式字线与所述线形有源区域及所述线形沟槽隔离区域相交，其中所述第一方向不垂直于所述第二方向；
在所述半导体衬底中形成多条沿着一第三方向延伸的埋入式位线，其中第三方向垂直于第二方向；以及
于所述埋入式位线之间的多个储存节点位置上形成多个储存节点。
2.如权利要求1所述的内存阵列的制作方法，其特征在于，于所述半导体衬底中形成沿着所述第三方向延伸的所述埋入式位线的步骤包含有：
于所述半导体衬底凹蚀出多条线形埋入式位线沟槽；
于所述半导体衬底上覆盖沉积一衬里层；
去除位于所述线形埋入式位线沟槽与所述线形有源区域交叉处的部分所述衬里层；
在所述线形埋入式位线沟槽内沉积一导电层；以及
以一介电盖层覆盖所述导电层。
3.如权利要求2所述的内存阵列的制作方法，其特征在于，所述线形埋入式位线沟槽不会裸露出所述埋入式字线。
4.如权利要求2所述的内存阵列的制作方法，其特征在于，所述衬里层为氮化硅衬里层。
5.如权利要求4所述的内存阵列的制作方法，其特征在于，所述介电盖层与所述衬里层由不同材料构成。
6.如权利要求2所述的内存阵列的制作方法，其特征在于，所述衬里层顺势覆盖所述线形埋入式位线沟槽的底部及侧壁。
7.如权利要求2所述的内存阵列的制作方法，其特征在于，在去除部分的所述衬里层之后，继续于所述线形埋入式位线沟槽内的所述线形沟槽隔离区域的侧壁上形成间隙壁。
8.如权利要求1所述的单边存取装置，其特征在于，所述埋入式字线以锐角θ与所述线形有源区域及所述线形沟槽隔离区域相交。
9.如权利要求8所述的内存阵列的制作方法，其特征在于，所述锐角θ介于15°～60°之间。
10.如权利要求1所述的内存阵列的制作方法，其特征在于，所述储存节点位置为所述线形有源区域的裸露面。
11.一种内存阵列，其特征在于，包含：
一半导体衬底，其上具有多个线形的有源区域以及位于所述线形有源区域之间的线形沟槽隔离区域，其中所述线形有源区域以及所述线形沟槽隔离区域沿着一第一方向交替排列；
多条埋入式字线，其位于所述半导体基材中且沿着一第二方向延伸，所述埋入式字线与所述线形有源区域及所述线形沟槽隔离区域相交，其中所述第一方向不垂直于所述第二方向；
多条埋入式位线，其位于所述半导体衬底中且沿着一第三方向延伸，其中所述第三方向垂直于所述第二方向；以及
多个储存节点，其位于所述埋入式位线之间的多个储存节点位置。
12.如权利要求11所述的内存阵列，其特征在于，所述埋入式字线以锐角θ与所述线形有源区域及所述线形沟槽隔离区域相交。
13.如权利要求11所述的动态随机存取存储器阵列，其特征在于，所述锐角θ介于15°～60°之间。
14.如权利要求11所述的动态随机存取存储器阵列，其特征在于，所述储存节点位置为所述线形有源区域的裸露面。
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