CN109037217B - 存储器装置 - Google Patents

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Abstract

本发明公开了一种存储器装置包括一半导体基底，具有由一装置隔离结构所定义出的至少一主动区。存储器装置更包括二个相邻的埋入式字元线，设置于主动区的半导体基底内。存储器装置更包括一沟槽隔离结构，设置于该等埋入式字元线之间的该半导体基底内。

Description

存储器装置
技术领域
本发明是关于一种半导体技术，且特别是关于一种可防止行干扰(row hammer)效应的存储器装置。
背景技术
半导体存储器装置包括存储单元来储存数据值。这些存储器单元通常排列成由多个行及多个列所构成的矩阵。而动态随机存取存储器(dynamic random access memory,DRAM)装置为半导体存储器装置的其中一种范例。随着半导体技术的提升，动态随机存取存储器装置中存储器单元的尺寸缩小而增加存储器单元的密度(或集积度(integrationdegree))。增加存储器单元的密度可增加动态随机存取存储器装置的储存容量。
然而，当存储器单元的密度增加，二个相邻字元线之间的距离变窄而增加相邻字元线之间的耦合效应。举例来说，当存储器矩阵中一行字元线重复启动(activated)及更新(refreshed)时，会不断产生噪声或干扰于与其相邻的一行字元线(称为受害者(victim))，而造成位于受害字元线的存储器单元的数据无法读取(data corruption)。上述重复启动及更新字元线通常称作行干扰效应。
因此，有必要寻求一种新颖的存储器装置及其制造方法，其能够解决或改善上述的问题。
发明内容
根据一些实施例，本发明提供一种存储器装置，包括：一半导体基底，具有由一装置隔离结构所定义出的至少一主动区；二个相邻的埋入式字元线，设置于主动区的半导体基底内；以及一沟槽隔离结构，设置于埋入式字元线之间的半导体基底内。
根据一些实施例，本发明提供一种存储器装置之制造方法。上述方法包括在一半导体基底上形成一第一罩幕图案层，其中半导体基底具有由一装置隔离结构所定义出的至少一主动区；藉由第一罩幕图案层作为蚀刻罩幕来蚀刻半导体基底，以在主动区的半导体基底内形成二个相邻的第一沟槽；在第一沟槽内形成二个相邻的埋入式字元线；在第一罩幕图案层上形成一绝缘盖层，其中绝缘盖层填入位于埋入式字元线上方的第一沟槽内；图案化绝缘盖层、第一罩幕图案层及半导体基底，以在埋入式字元线之间的半导体基底内形成一第二沟槽，且在第二沟槽上方的绝缘盖层内形成一第三沟槽，其中第三沟槽的宽度大于第二沟槽的宽度；以及在第二沟槽内填入一绝缘材料，以形成一沟槽隔离结构。
附图说明
图1A至图1I绘示出根据本发明一些实施例的存储器装置的中间制造阶段剖面示意图。
10 存储器装置 W2、W3宽度
100 半导体基底
102 装置隔离结构
104 第一沟槽
110 绝缘衬层
112 导电层
115 埋入式字元线
120 第一罩幕图案层
122 绝缘盖层
123 硬式罩幕层
124 第二罩幕图案层
126、132 开口
126’ 凹口
130 光阻图案层
140 绝缘层
142 绝缘间隙壁
150 第二沟槽
152 第三沟槽
154 绝缘材料
154a 沟槽隔离结构
160 位元线接触电极
具体实施方式
以下说明本发明实施例的制作与使用。然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例之图式及说明内容中系使用相同的标号来表示相同或相似的部件。
请参照图1I，其绘示出根据本发明一些实施例之存储器装置10的剖面示意图。在本实施例中，存储器装置10包括一半导体基底100。半导体基底100可为块材硅基底。另外，半导体基底100可包括元素半导体、化合物半导体、或其组合。半导体基底100也可包括绝缘层覆硅(silicon-on-insulator,SOI)基底。
在本实施例中，半导体基底100具有由一装置隔离结构102所定义出的至少一主动区(active area)，使相邻的装置(例如，存储器单元)彼此电性隔离。在一些实施例中，装置隔离结构102包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。在一些实施例，藉由使用隔离技术(例如，半导体局部氧化(LOCOS)、沟槽隔离等)来形成装置隔离结构102。举例来说，装置隔离结构102可为利用沟槽隔离技术所形成的深沟槽隔离(deep trench isolation,DTI)结构。
在本实施例中，存储器装置10更包括二个相邻的埋入式字元线115，设置于上述主动区的半导体基底100的二个相邻的第一沟槽104内。在一些实施例中，第一沟槽104系利用设置于半导体基底100上的第一掩膜图案层120作为蚀刻罩幕来蚀刻半导体基底100所形成。在一些实施例中，第一罩幕图案层120为一硬式罩幕层且可由氧化硅或其他合适的硬式罩幕材料所构成。
在一些实施例中，第一沟槽104的深度小于装置隔离结构102的深度。再者，埋入式字元线115的顶部低于第一沟槽104的顶部。亦即，埋入式字元线115并未完全填满第一沟槽104。在一些实施例中，埋入式字元线115包括一绝缘衬层110及一导电层112。绝缘衬层110夹设于导电层112与半导体基底100之间，以作为一栅极介电层。绝缘衬层110可包括氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。再者，导电层112系作为一栅极且可包括金属或其他合适的电极材料。
在本实施例中，存储器装置10更包括一沟槽隔离结构154a。沟槽隔离结构154a设置于埋入式字元线115之间的半导体基底100的第二沟槽150内。在一些实施例中，沟槽隔离结构154a由氧化硅或其他合适的绝缘材料所构成。在一些实施例中，沟槽隔离结构154a的上表面低于装置隔离结构102的上表面。再者，沟槽隔离结构154a的上表面高于埋入式字元线115的上表面，且沟槽隔离结构154a的下表面低于埋入式字元线115的下表面。在一些实施例中，沟槽隔离结构154a的深度约在40nm至70nm的范围，而沟槽隔离结构154a的宽度约在80nm至90nm的范围。在一些实施例中，从上视方向来看，埋入式字元线115的长度方向大体平行于沟槽隔离结构154a的长度方向。举例来说，从上视方向来看，埋入式字元线115及沟槽隔离结构154a为矩型，且两者在长度延伸方向上彼此平行。
在本实施例中，存储器装置10更包括一绝缘盖层122。绝缘盖层122位于半导体基底100上方，且填入第一沟槽104以覆盖埋入式字元线115。在一些实施例中，绝缘盖层122提供埋入式字元线115的保护且可由氮化硅或其他合适的绝缘材料所构成。在一些实施例中，绝缘盖层122内具有一第三沟槽152位于半导体基底100的第二沟槽150上方，且第三沟槽152的底部露出沟槽隔离结构154a。
在本实施例中，存储器装置10更包括一位元线接触电极160。位元线接触电极160设置于第三沟槽152内，使其位于埋入式字元线115之间的绝缘盖层122内。位元线接触电极160可作为埋入式字元线115的一共用源极电极。在一些实施例中，部分的位元线接触电极160的下表面接触沟槽隔离结构154a，且部分的位元线接触电极160位于埋入式字元线115正上方。由于沟槽隔离结构154a的上表面高于埋入式字元线115的上表面，因此位元线接触电极160并未电性接触埋入式字元线115。在一些实施例中，位元线接触电极160由多晶硅或其他合适的电极材料所构成。举例来说，位元线接触电极160可为具有n型掺杂物的多晶硅层。
图1A至图1I绘示出根据本发明一些实施例之存储器装置之中间制造阶段剖面示意图。请参照第1A图，其系绘示出一半导体基底100。半导体基底100可为块材硅基底或绝缘层覆硅(SOI)基底。半导体基底100也可为掺杂(例如，具有p型或n型掺杂物)或未掺杂。在一些实施例中，半导体基底100的半导体材料可包括硅、锗、化合物半导体、合金半导体或其组合。
在本实施例中，可藉由使用隔离技术(例如，半导体局部氧化(LOCOS)、沟槽隔离等)来形成装置隔离结构102于半导体基底100内以定义出的至少一主动区。举例来说，装置隔离结构102可为深沟槽隔离(deep trench isolation,DTI)结构且其制作可包括于半导体基底100内蚀刻出一沟槽并接着于沟槽内填入绝缘材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。之后，可进行化学机械研磨(chemicalmechanical polishing,CMP)制作工艺，以去除过量的绝缘材料并将装置隔离结构102的上表面平坦化。
接着，可藉由现有技术的沉积(例如，化学气相沉积(chemical vapordeposition,CVD)制作工艺或旋转涂布(spin-on coating)制作工艺)、光刻及蚀刻(例如，干蚀刻或湿蚀刻)等制作工艺在半导体基底100上形成一第一罩幕图案层120。之后，藉由第一罩幕图案层120作为蚀刻罩幕来蚀刻半导体基底100，以在主动区的半导体基底100内形成二个相邻的第一沟槽104。在一些实施例中，第一沟槽104的深度小于装置隔离结构102的深度。
之后，在每一第一沟槽104内形成一埋入式字元线115。埋入式字元线115的顶部低于第一沟槽104的顶部。举例来说，在每一第一沟槽104内形成一绝缘衬层110。绝缘衬层110可包括氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。再者，可藉由CVD制作工艺或热氧化制作工艺形成绝缘衬层110。在形成绝缘衬层110之后，可在每一第一沟槽104内形成一导电层112，例如金属。可藉由物理气相沉积(physical vapordeposition,PVD)制作工艺、CVD制作工艺或其他适合的制作工艺而形成导电层112。在形成导电层112之后，可依序回蚀刻导电层112及绝缘衬层110，使导电层112及绝缘衬层110未完全填满第一沟槽104。在本实施例中，绝缘衬层110及导电层112构成埋入式字元线115，其中绝缘衬层110作为一栅极介电层，而导电层112作为一栅极。
请参照图1B及图1C，其绘示出一绝缘盖层122及一第二罩幕图案层124的制作。如第1B图所示，在第一罩幕图案层120上形成一绝缘盖层122并填入位于埋入式字元线115上方的第一沟槽104内。在一些实施例中，绝缘盖层122可由氮化硅或其他合适的绝缘材料所构成。再者，可藉由CVD制作工艺或旋转涂布制作工艺形成绝缘盖层122。
之后，在绝缘盖层122上依序形成一硬式罩幕层123及一光阻图案层130。在一些实施例中，硬式罩幕层123可由多晶硅所构成且可藉由CVD制作工艺或其他合适的制作工艺所形成。再者，可藉由习知光刻制作工艺形成光阻图案层130。在一些实施例中，光阻图案层130具有一开口132位于埋入式字元线115之间的半导体基底100上方，且露出硬式罩幕层123。在一些实施例中，开口132的宽度约在60纳米(nm)至80纳米的范围。
接着，可藉由蚀刻制作工艺去除开口132下方的硬式罩幕层123，以将光阻图案层130的开口图案转移至硬式罩幕层123内而形成具有开口126的第二罩幕图案层124。开口126露出埋入式字元线115之间上方的绝缘盖层122。之后，可进行剥除制作工艺(例如，灰化制作工艺)及清洁制作工艺以去除光阻图案层130，如图1C所示。
请参照图1D，在第二罩幕图案层124上及开口126的侧壁及底部上顺应性形成一绝缘层140。在本实施例中，绝缘层140在开口126内形成一凹口126’。可理解的是可藉由调整绝缘层140的厚度来得到所需的凹口126’的宽度。在一些实施例中，绝缘层140可包括相同于绝缘盖层122的材料。举例来说，绝缘盖层122及绝缘层140由氮化硅所构成。在一些实施例中，绝缘层140可包括不同于绝缘盖层122的材料。
请参照图1E，在一些实施例中，可对绝缘层140进行一非等向性蚀刻，以去除位于第二罩幕图案层124上及开口126底部的绝缘层140而于开口126内形成绝缘间隙壁142并露出绝缘盖层122。接着，回蚀刻绝缘间隙壁142、露出的绝缘盖层122以及位于露出的绝缘盖层122下方的第一罩幕图案层120。如此一来，绝缘间隙壁142的顶部低于第二罩幕图案层124的上表面，使开口126具有一T字型并露出半导体基底100。
请参照图1F，进行一蚀刻制作工艺，以将开口126的T字型图案转移至开口126下方的膜层。在进行上述蚀刻制作工艺之后，去除了第二罩幕图案层124及绝缘间隙壁142，且图案化绝缘盖层122、第一罩幕图案层120及半导体基底100，以在埋入式字元线115之间的半导体基底100内形成一第二沟槽150，且在第二沟槽150上方的绝缘盖层122内形成一第三沟槽152，其中第二沟槽150的底部低于埋入式字元线115的底部。再者，第三沟槽152延伸于半导体基底100内，使第二沟槽150的顶部低于装置隔离结构102的上表面。再者，第三沟槽152具有一宽度W3，其大于第二沟槽150的宽度W2。
请参照图1G，在绝缘盖层122上形成一绝缘材料154并填入第二沟槽150及第三沟槽152内。在一些实施例中，绝缘材料154包括氧化硅或其他合适的绝缘材料。再者，可藉由CVD制作工艺或旋转涂布制作工艺形成绝缘材料154。之后，可进行CMP制作工艺以去除位于绝缘盖层122上过量的绝缘材料154。
请参照图1H，在进行CMP制作工艺之后，去除位于第三沟槽152内的绝缘材料154，而余留于第二沟槽150内的绝缘材料154形成一沟槽隔离结构154a。如此一来，沟槽隔离结构154a的上表面低于装置隔离结构102的上表面。再者，沟槽隔离结构154a的下表面低于埋入式字元线115的下表面。在一些实施例中，沟槽隔离结构154a的深度约在40nm至70nm的范围，而沟槽隔离结构154a的宽度约在80nm至90nm的范围。在一些实施例中，从上视方向来看，埋入式字元线115的长度方向大体平行于沟槽隔离结构154a的长度方向。举例来说，从上视方向来看，埋入式字元线115及沟槽隔离结构154a为矩型，且两者在长度延伸方向上彼此平行。
请参照图1I，在绝缘盖层122上形成一导电材料(未绘示)并填入第三沟槽152内。在一些实施例中，导电材料包括金属或其他合适的导电材料。再者，可藉由PVD制作工艺、CVD制作工艺或其他适合的制作工艺形成导电材料。接着，可进行CMP制作工艺，以去除位于绝缘盖层122上过量的导电材料，而于第三沟槽152内形成一位元线接触电极160。如此一来，位元线接触电极160的下表面接触沟槽隔离结构154a。之后，可藉由习知制作工艺，在图1I的结构内部及/或上方依序形成电容接触电极(未绘示)及电容元件(未绘示)，以完成存储器装置10之制作。
根据上述实施例，由于相邻的埋入式字元线之间具有沟槽隔离结构，因此当存储器矩阵中一行字元线可透过沟槽隔离结构阻挡来自相邻的一行字元线的噪声或干扰，进而防止或降低行干扰效应。再者，由于可利用同一光罩(例如，用以定义位元线接触电极的光罩)进行光刻制作工艺，以在后续蚀刻制作工艺中同时形成用以分别放置沟槽隔离结构及位元线接触电极的第二沟槽及第三沟槽，因此无须额外增加光罩及形成蚀刻罩幕来定义第二沟槽便能制作沟槽隔离结构。另外，若在定义主动区时定义相邻于埋入式字元线之间的沟槽隔离结构，会大幅缩小主动区尺寸而大幅增加制作工艺困难度。然而，根据上述实施例，由于利用定义位元线接触电极的光罩来制作此沟槽隔离结构，因此无须变动定义主动区的光罩，即可定义出一半尺寸的主动区面积大小。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可更动与组合上述各种实施例。

Claims (9)

1.一种存储器装置，其特征在于，所述的存储器装置包括：
一半导体基底，具有由一装置隔离结构所定义出的至少一主动区；
二个相邻的埋入式字元线，设置于所述主动区的所述半导体基底内；
一沟槽隔离结构，设置于所述二个相邻的埋入式字元线之间的所述半导体基底内；以及
一位元线接触电极，设置于所述沟槽隔离结构上方，
其中所述位元线接触电极的下表面包括接触所述沟槽隔离结构的一第一部分、接触所述半导体基底的一第二部分以及位于所述二个相邻的埋入式字元线正上方的一第三部分；所述的沟槽隔离结构的上表面低于所述装置隔离结构的上表面。
2.如权利要求1所述的存储器装置，其特征在于，所述的沟槽隔离结构由氧化硅所构成。
3.如权利要求1所述的存储器装置，其特征在于，所述的沟槽隔离结构的下表面低于所述埋入式字元线的下表面。
4.如权利要求1所述的存储器装置，其特征在于，所述的存储器装置更包括：
一绝缘盖层，位于所述半导体基底上方且覆盖所述埋入式字元线，
其中所述位元线接触电极设置于所述埋入式字元线之间的所述绝缘盖层内。
5.如权利要求4所述的存储器装置，其特征在于，所述的位元线接触电极的下表面接触所述沟槽隔离结构。
6.如权利要求4所述的存储器装置，其特征在于，所述的位元线接触电极由多晶硅所构成。
7.如权利要求1所述的存储器装置，其特征在于，从上视方向来看，所述埋入式字元线的长度方向平行于所述沟槽隔离结构的长度方向。
8.如权利要求1所述的存储器装置，其特征在于，每一埋入式字元线包括：
一导电层；以及
一绝缘衬层，夹设于所述导电层与所述半导体基底之间。
9.如权利要求1所述的存储器装置，其特征在于，所述的沟槽隔离结构的宽度小于所述的装置隔离结构的宽度。
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