CN115811880A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本申请实施例公开了一种半导体结构及其制造方法，半导体结构的制造方法包括：在基底上形成间隔排布的第一掩膜图案层；在第一掩膜图案层内沉积第一介质层；刻蚀第一介质层形成第一沟槽，第一沟槽暴露基底以及第一掩膜图案层的部分侧壁；沿第一沟槽刻蚀基底至第一深度，暴露出第一掩膜图案层下方的基底；对第一掩膜图案层下方的基底进行刻蚀处理，以在基底中形成空隙。通过在半导体底部形成空隙，缓解半导体结构的锤击效应。

Description

一种半导体结构及其制造方法

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体结构及其制造方法。

背景技术

存储器矩阵中的一个行(Row)被激活，当其被反复刷新(refresh)时，会对邻近的行产生噪声或干扰。在邻近的单元(Cell)被激活或被刷新之前，若行的激活频率过多，邻近的单元会变的脆弱，出现电荷损失(Charge Loss)或漏电(Leakage)的问题。进而造成邻近行内的一个或多个单元的数据(Data)发生错误,这种现象被称为所谓的行锤击效应(RowHammer Effect)。

如何破除干扰电荷的通路，减轻行锤击效应，避免不同行之间的相互干扰，是本领域亟待解决的技术问题。

发明内容

本申请的目的是提供一种半导体结构及其制造方法，制备的半导体底部形成空隙，缓解半导体结构的锤击效应。

为缓解上述问题，本申请的第一方面提供一种半导体结构制造方法，包括：在基底上形成间隔排布的第一掩膜图案层；在第一掩膜图案层之间沉积第一介质层；刻蚀第一介质层形成第一沟槽，第一沟槽暴露基底以及第一掩膜图案层的部分侧壁；沿第一沟槽刻蚀基底至第一深度，暴露出第一掩膜图案层下方的基底；对第一掩膜图案层下方的基底进行刻蚀处理，以在基底中形成空隙。

在一个实施例中，刻蚀第一介质层形成第一沟槽包括：在第一掩膜图案层表面沉积第二掩膜层；图形化第二掩膜层，形成第二掩膜图案层，第二掩膜图案层暴露出第一掩模图案层上的目标区域；沿第一掩膜图案层刻蚀第一介质层，形成暴露目标区域侧壁的初始第一沟槽；刻蚀部分基底延伸初始第一沟槽，形成第一沟槽。

在一个实施例中，初始第一沟槽沿基底延伸至第二深度，第二深度与第一深度的比值范围为0.2-0.5。

在一个实施例中，目标区域定义位线接触形成的区域。

在一个实施例中，在沿第一沟槽刻蚀基底前，还包括：对第一掩膜图案层、暴露的基底以及第一介质层进行氧化处理，在第一掩膜图案层表面形成第一氧化层，在基底表面形成第二氧化层，在第一介质层表面形成第三氧化层。

在一个实施例中，第一氧化层和第二氧化层的材质包括二氧化硅，第三氧化层的材质包括含氮硅氧化物。

在一个实施例中，形成空隙的步骤，包括：以第一氧化层、第二氧化层和第三氧化层为刻蚀掩膜，在平行于衬底的方向上，以偏斜角度对第一掩膜层下方暴露的基底进行刻蚀，在第一掩膜层下方形成空隙。

在一个实施例中，形成空隙之后，还包括：去除第一介质层；以第一掩膜图案层为刻蚀掩膜，将基底刻蚀至第一深度；去除第一掩膜图案层，形成有源区。

在一个实施例中，在形成有源区后，还包括：在有源区之间填充隔离层。

在一个实施例中，隔离层部分形成在空隙中。

第二方面提供了一种半导体结构，包括基底上形成彼此间隔的若干有源区；有源区包括连接至位线的连接部，连接部与基底之间形成有隔离结构。

在一个实施例中，有源区包括第一支撑部和第二支撑部，连接部的两端分别通过第一支撑部和第二支撑部连接至基底，隔离结构形成在第一支撑部和第二支撑部之间。

在一个实施例中，隔离结构沿有源区的宽度方向贯穿有源区，隔离结构的高度为有源区高度的70％～80％。

在一个实施例中，隔离结构中具有气隙。

在一个实施例中，第一支撑部和第二支撑部内形成有埋入式字线结构。

在一个实施例中，隔离结构的顶表面高于埋入式字线结构的顶表面。

本申请的上述技术方案具有如下有益的技术效果：半导体底部形成空隙，减轻半导体结构行锤击效应。

附图说明

图1(a)是一种半导体结构的俯视图；图1(b)为图1(a)在A-A1方向上的局部剖视图；

图2示例性示出了制备半导体结构的流程；

图3(a)-图3(g)示例性示出了形成第一初始沟槽的示意图；

其中，图3(a)为基底上形成第一掩膜层示意图，图3(b)为基底上形成第一掩膜图案层俯视图示意图，图3(c)为图3(b)在B-B1方向上的局部剖视图，图3(d)为在第一掩膜图案层之间的空隙内沉积第一介质层，第一介质层表面覆盖第二掩膜图案层的俯视图示意图，图3(e)为图3(d)在B-B1方向上的局部剖视图，图3(f)为垂直第二掩膜图案层的方向向下刻蚀，去除光阻的俯视图示意图，图3(g)为图3(f)在B-B1方向上的局部剖视图；

图4(a)-图4(c)示例性示出了氧化及形成第一深度示意图；

其中，图4(a)为图3(g)继续刻蚀部分基底后的结构示意图，图4(b)为图4(a)氧化后的结构示意图，图4(c)为图4(b)刻蚀至第一深度后的结构示意图；

图5(a)-图5(c)示例性示出了形成空隙去除氧化层和第一介质层示意图；

其中，图5(a)为图4(c)形成空隙后的结构示意图，图5(b)示出了图5(a)去除氧化层后的结构示意图，图5(c)示出了图5(b)去除第一介质层后结构示意图；

图6(a)-图6(d)示例性示出了去除第一掩膜图案层及沉积隔离层示意图；

其中，图6(a)为图5(c)去除第一掩膜图案层覆盖之外第一深度范围内基底后的结构示意图，图6(b)为图6(a)去除第一掩膜图案层后的结构示意图，图6(c)为填充隔离层后的半导体结构俯视图示意图，图6(d)为图6(c)在B-B1方向上的局部剖视图；

图7示例性示出半导体结构有源区示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本申请进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。

在本申请的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

图1(b)为图1(a)在A-A1方向上的局部剖视图，参考图1(a)-图1(b)，半导体结构包括：相邻近的第一字线21和第二字线22，第一字线21和第二字线22的顶部具有绝缘层24。部分第一字线21和部分第二字线22埋在同一有源区23内。每一有源区23内具有一个第一源/漏区231和两个第二源/漏区232。第二源/漏区232位于有源区23的两端，第一源/漏区231位于两个第二源/漏区232之间。埋入有源区23内的第一字线21、与第一字线21靠近的第二源/漏区232以及第一源/漏区231用于构成第一晶体管，埋入有源区23内的第二字线22、与第二字线22靠近的第二源/漏区232以及第一源/漏区231用于构成第二晶体管，值得说明的是，埋入有源区23内的第一字线21作为第一晶体管的栅极，埋入有源区23内的第二字线22作为第二晶体管的栅极。不难发现，第一晶体管和第二晶体管共用一个第一源/漏区231。后续将形成分别与两个第二源/漏区232电连接的第一电容和第二电容，即第一晶体管用于控制第一电容，第二晶体管用于控制第二电容。

第一字线21被激活，当其被反复刷新时，会对邻近的第二字线22产生噪声或干扰。具体地，参考图1(b)，当第一字线21被刷新时，第一字线21下方的有源区23形成导电通道，电荷通过导电通道进行移动；由于埋入有源区23内的第一字线21与第二字线22之间没有隔离结构，且二者的距离较近，因此，可能有部分电荷从第一字线21下方的有源区23迁移至第二字线22下方的有源区23，从而使得第二晶体管打开，进而造成第二电容出现电荷损失(Charge Loss)或漏电(Leakage)的问题。换而言之，在第二电容被激活或被刷新之前，若第一字线21激活频率过多，第二电容会变的脆弱，进而造成第二电容的数据(Data)发生错误，这种现象被称行锤击效应(Row Hammer Effect)。

图2示出了本申请实施例的制备半导体结构的流程示意图。

提供一种半导体结构制造方法，结合图2，包括以下步骤：

步骤S1，于基底上对应有源区的位置形成第一掩膜图案层；

步骤S2，于所述第一掩膜图案层内沉积第一介质层；

步骤S3，刻蚀第一介质层形成第一沟槽；

步骤S4，沿第一沟槽刻蚀基底；

步骤S5，刻蚀基底，在基底中形成空隙。

在一个实施例的步骤S1中，于基底1上形成间隔排布的第一掩膜图案层2。第一掩膜图案层2用于在基底上定义有源区，可以采用现有的任何方式形成第一掩膜图案层2。

图3(a)为基底上形成第一掩膜层示意图,参考图3(a)，在一个实施例中，第一掩膜图案层2形成流程包括：在基底1上沉积第一掩膜层20，第一掩膜层20可以为多晶硅，通过刻蚀第一掩膜层20，形成如图3(b)和图3(c)的第一掩膜图案层2，图3(b)为基底上形成第一掩膜图案层俯视图示意图，图3(c)为图3(b)在B-B1方向上的局部剖视图。

步骤S2、S3，结合图3和图4(a)，为一个实施例中形成第一沟槽5的流程，示意性示出了在第一掩膜图案层2之间沉积第一介质层3，及刻蚀第一介质层3形成第一沟槽5。第一沟槽5暴露基底1以及第一掩膜图案层2的部分侧壁。图3(c)为在第一掩膜图案层2之间沉积第一介质层3的示意图。

在第一介质层3以及第一掩膜图案层2上形成第二掩膜图案层4，第二掩膜图案层4可以是光阻，第二掩膜图案层4可以为沿第二方向间隔排布的结构，该结构之间的间隙暴露出部分第一掩膜图案层2。在一个实施例中，第二掩膜图案层4的排布方向可以与第一掩膜图案层2的排布方向具有一定的夹角，例如90℃夹角。在另一个实施例中，第二掩膜图案层4暴露出所述第一掩膜图案层2的中间部分。具体参见图3(d)和图3(e)，其中图3(d)为在第一掩膜图案层2之间的空隙内沉积第一介质层3，第一介质层3表面覆盖第二掩膜图案层4的俯视图示意图，图3(e)为图3(d)在B-B1方向上的局部剖视图。

在一个实施例中，结合图3(f)、图3(g)和图4(a)，在形成第二掩膜图案层4后，向下刻蚀形成第一沟槽5，其中，图3(f)为垂直第二掩膜图案层4的方向向下刻蚀，去除光阻后的俯视图示意图，图3(g)为图3(f)在B-B1方向上的局部剖视图，图4(a)为图3(g)继续刻蚀部分基底后的结构示意图。

在一个实施例中，刻蚀第一介质层3形成第一沟槽5包括：在第一掩膜图案层2表面沉积第二掩膜层；图形化第二掩膜层，形成第二掩膜图案层4，第二掩膜图案层4暴露出第一掩模图案层2上的目标区域；沿第一掩膜图案层2刻蚀第一介质层3，形成暴露目标区域侧壁的初始第一沟槽51，第一初始沟槽51例如为若干长方形的孔；刻蚀部分基底6延伸初始第一沟槽51，形成第一沟槽5。

在一个实施例中，初始第一沟槽51沿基底1延伸至第二深度L，第二深度L与第一深度H的比值范围为0.2-0.5。

在一个实施例中，目标区域定义位线接触位置的区域。参考图1(a)和图3，第一掩模图案层2上的目标区域是位线穿过接触的区域。

示例性地，第二掩膜层、第二掩膜图案层4为光刻胶层，材质为聚氨酯(PR)。示例性地，图形化第二掩膜层，形成第二掩膜图案层4的过程为：在第一介质层3以及第一掩膜图案层2上涂上光刻胶，曝光和显影后形成第二掩膜图案层4。

在一个实施例中，第一介质层3采用ALD(Atomic Layer Deposition，原子层沉积)的沉积方法形成，反应气体为NH₃或N₂或H₂混合反应气体。示例性地，反应气体被电离为等离子体后，等离子体中的氮离子与吸附在基底1上硅烷发生反应沉积为第一介质层3。示例性地，第一介质层3材质为硬掩模层SiN。

在一个实施例中，结合图4(a)，形成第一沟槽5后去除第二掩膜图案层4。示例性地，第二掩膜图案层4为光刻胶层，采用干法或湿法刻蚀去除光刻胶层。

步骤S4，沿第一沟槽刻蚀基底。具体地，沿第一沟槽5刻蚀基底1至第一深度H，以暴露出第一掩膜图案层2下方的基底1。参考图4，图4(a)-图4(c)示例性示出了氧化及形成第一深度H示意图；其中，图4(a)为图3(g)继续刻蚀部分基底后的结构示意图，图4(b)为图4(a)氧化后的结构示意图，图4(c)为图4(b)刻蚀至第一深度H后的结构示意图。

在一些实施例中，结合图4(b)，在步骤S4沿第一沟槽5刻蚀基底1之前，还包括氧化步骤，氧化的步骤包括：对第一掩膜图案层2、暴露的部分基底6以及第一介质层3进行氧化处理，在第一掩膜图案层2表面形成第一氧化层2A，在基底表面形成第二氧化层6A，在第一介质层表面形成第三氧化层3A。

在一个实施例中，第一氧化层2A和第二氧化层6A的材质包括二氧化硅，第三氧化层3A的材质包括含氮硅氧化物。示例性地，第一掩膜图案层2材质为多晶硅Poly，第一介质层3材质为氮化硅Si₃N₄，所述基底1材质为单晶硅，多晶硅Poly氧化形成氧化硅SiO₂，基底氧化形成氧化硅SiO₂，氮化硅Si₃N₄氧化形成氮氧化硅。结合图4(b)，第一掩膜图案层2露出的表面氧化形成氧化硅SiO₂层2A，第一介质层3表面及第一沟槽5表面氧化形成氮氧化硅SiOxNy层3A，刻蚀的部分基底6表面及第一沟槽5表面氧化形成氧化硅SiO₂层6A，第一沟槽5的内外均氧化。

在一个实施例中，氧化的等离子体(plasma)能量强度为600W～2000W,温度为800℃～1000℃，氧化气体为氧气。

在一个实施例中，材质Si、多晶硅Poly或氧化硅SiO₂刻蚀用气体采用SF₆、CF₄、Cl₂、CHF₃、O₂、Ar之一或组合。示例性地，部分基底6、基底1、第一氧化层2A和第二氧化层6A采用这些气体进行干法刻蚀。

在一个实施例中，结合图4(c)，沿第一沟槽5继续向下刻蚀至第一深度H形成第二沟槽52。

在一些实施例中，部分基底6的刻蚀高度即第二深度L，为第一深度H的20％～30％。相对应的，在步骤S4中，沿第一沟槽5继续向下刻蚀第一深度H的70％～80％，此时，第一沟槽5至第一深度H形成第二沟槽52。

步骤S5，刻蚀基底，在基底中形成空隙。具体地，对第一掩膜图案层2下方的基底1进行刻蚀处理，以在基底中形成空隙8。示例性地，空隙8形成后如图5(a)所示。

图5(a)-图5(c)示例性示出了形成空隙去除氧化层和第一介质层示意图；其中，图5(a)为图4(c)形成空隙后的结构示意图，图5(b)示出了图5(a)去除氧化层后的结构示意图，图5(c)示出了图5(b)去除第一介质层后结构示意图。

在一些实施例中，形成空隙8的步骤，包括：以第一氧化层2A、第二氧化层6A和第三氧化层3A为刻蚀掩膜，在平行于衬底1的方向上，以偏斜角度对第一掩膜层2下方暴露的基底1进行刻蚀，在第一掩膜层2下方形成空隙8。示例性地，偏斜角度刻蚀基底1材料Si而不刻蚀材料氮氧化硅SiOxNy和氧化硅SiO₂，基底1材料Si刻蚀穿透至第一深度H。由于不刻蚀第一氧化层2A、第二氧化层6A和第三氧化层3A，因此第二深度L以上的部分不会被刻蚀，空隙8的高度为第一深度H减去第二深度L，示例性地，空隙8的高度为H的70％-80％。此外，第一沟槽5侧壁均被氧化，第一沟槽5侧壁也不会被刻蚀。

需要进行说明的是，除了以第一氧化层2A、第二氧化层6A和第三氧化层3A为刻蚀掩膜，还可以通过其它形式形成刻蚀掩膜，以刻蚀形成空隙8，例如不采用氧化工艺，采用沉积工艺沉积形成刻蚀掩膜。

参考图5(a)，空隙8形成后，半导体结构呈倒凹结构，倒凹结构可以用于形成埋入式字线。间隙8形成在一组相邻的埋入式字线之间，从而能够阻挡相邻字线之间电荷的迁移，进而降低半导体结构内部的噪声或干扰，从而提高半导体存储的数据的准确性。

在一些实施例中，形成空隙8之后，结合图5，包括：如图5(b)所示，去除第一介质层3形成的氧化层3A，去除部分基底6形成的氧化层6A。

在一个实施例中，采用HF液体,H₃PO₄液体加水进行清洗，洗去第一介质层3外面的氮氧化硅SiOxNy层，去除第一介质层3，保留第一掩膜图案层2。示例性地，采用刻蚀工艺去除第一介质层3。

在一个实施例中，采用HF液体,H₃PO₄液体加水进行清洗，去除氧化硅SiO₂层。

在一些实施例中，形成空隙8之后，还包括：如图5(c)所示，去除第一介质层3；以第一掩膜图案层2为刻蚀掩膜，将基底1刻蚀至第一深度H，去除第一掩膜图案层2，形成有源区7。示例性地，如图6(a)所示，去除第一掩膜图案层2覆盖之外的第一深度H范围内的基底，即以所述第一掩膜图案层2为掩膜，向下刻蚀掉多余的Si；如图6(b)所示，去除第一掩膜图案层2，形成有源区7,有源区7的高度为第一深度H。需要进行说明的是，形成空隙8后，在有源区7埋入的字线中间会有空隙8进行隔离。

图6(a)-图6(d)示例性地示出了去除第一掩膜图案层及沉积隔离层示意图；其中，图6(a)为图5(c)去除第一掩膜图案层覆盖之外第一深度范围内基底后的结构示意图，图6(b)为图6(a)去除第一掩膜图案层后的结构示意图，图6(c)为填充隔离层后的半导体结构俯视图示意图，图6(d)为为图6(c)在B-B1方向上的局部剖视图。

在一个实施例中，参考图6(c)和图(d)，在形成半导体结构有源区7之后，在有源区7之间填充隔离层9。隔离层9的材料为绝缘材料，比如可以为氧化硅、碳氧化硅或氮化硅等。

在一个实施例中，隔离层9部分形成在空隙8中。

在一个实施例中，隔离层9未填满空隙8时，空隙8中具有气隙。空隙8中填充有隔离层9，避免了同一个有源区7上两个字线的互相干扰，减弱了行锤击效应的影响。

在一个实施例中，在有源区7之间及空隙8形成隔离层9的步骤，包括，采用LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)方式沉积氧化硅SiO₂，反应温度600℃～700℃，气压0.1Torr～1Torr。

图7示例性地示出有源区结构，其中未示出隔离层。

结合图7，半导体结构基底1上形成彼此间隔的若干有源区7。有源区7包括连接至位线的连接部7-1，所述连接部7-1与所述基底1之间形成隔离结构91。隔离结构91形成在第一支撑部7-3和第二支撑部7-2之间，起到隔离的作用，进而阻挡电荷的迁移，以降低半导体结构内部的噪声或干扰。

在一个实施例中，参考图7，有源区包括第一支撑部7-3和第二支撑部7-2，连接部7-1的两端分别通过第一支撑部7-3和第二支撑部7-2连接至基底1，隔离结构91形成在第一支撑部7-3和第二支撑部7-2之间。

在一个实施例中，隔离结构91沿有源区7的宽度方向贯穿有源区，隔离结构的高度为有源区高度的70％～80％。

在一个实施例中，隔离结构91中具有气隙。示例性地，隔离结构91中的填充材料可以为氧化硅、碳氧化硅或氮化硅等。填充材料未填满隔离结构91时，隔离结构91中具有气隙。

在一个实施例中，第一支撑部7-3和第二支撑部7-2内形成有埋入式字线结构。隔离结构91形成在埋入式字线之间，阻挡字线间电荷的迁移，从而提高半导体存储的数据的准确。

在一个实施例中，隔离结构91的顶表面高于埋入式字线结构的顶表面。从而进一步阻挡字线间电荷的迁移，提升半导体存储的数据的准确性。

在一个实施例中，有源区7的材料与基底相同，均为Si。

应当理解的是，本申请的上述具体实施方式仅仅用于示例性说明或解释本申请的原理，而不构成对本申请的限制。因此，在不偏离本申请的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。此外，本申请所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (16)

1.一种半导体结构制造方法，其特征在于，包括：

在基底上形成间隔排布的第一掩膜图案层；

在所述第一掩膜图案层之间沉积第一介质层；

刻蚀所述第一介质层形成第一沟槽，所述第一沟槽暴露所述基底以及所述第一掩膜图案层的部分侧壁；

沿所述第一沟槽刻蚀所述基底至第一深度，暴露出所述第一掩膜图案层下方的所述基底；

对所述第一掩膜图案层下方的所述基底进行刻蚀处理，以在所述基底中形成空隙。

2.根据权利要求1所述的半导体结构制造方法，其特征在于，刻蚀所述第一介质层形成第一沟槽包括：

在所述第一掩膜图案层表面沉积第二掩膜层；

图形化所述第二掩膜层，形成第二掩膜图案层，所述第二掩膜图案层暴露出所述第一掩模图案层上的目标区域；

沿所述第一掩膜图案层刻蚀所述第一介质层，形成暴露所述目标区域侧壁的初始第一沟槽；

刻蚀部分所述基底延伸所述初始第一沟槽，形成所述第一沟槽。

3.根据权利要求2所述的半导体结构制造方法，其特征在于，所述初始第一沟槽沿所述基底延伸至第二深度，所述第二深度与所述第一深度的比值范围为0.2-0.5。

4.根据权利要求2所述的半导体结构制造方法，其特征在于，所述目标区域定义位线接触形成的区域。

5.根据权利要求1所述的半导体结构制造方法，其特征在于，在沿所述第一沟槽刻蚀所述基底前，还包括：

对所述第一掩膜图案层、暴露的所述基底以及所述第一介质层进行氧化处理，在所述第一掩膜图案层表面形成第一氧化层，在所述基底表面形成第二氧化层，在所述第一介质层表面形成第三氧化层。

6.根据权利要求5所述的半导体结构制造方法，其特征在于，所述第一氧化层和所述第二氧化层的材质包括二氧化硅，所述第三氧化层的材质包括含氮硅氧化物。

7.根据权利要求5所述的半导体结构制造方法，其特征在于，形成所述空隙的步骤，包括：

以所述第一氧化层、所述第二氧化层和所述第三氧化层为刻蚀掩膜，在平行于所述衬底的方向上，以偏斜角度对所述第一掩膜层下方暴露的所述基底进行刻蚀，在所述第一掩膜层下方形成所述空隙。

8.根据权利要求1所述的半导体结构制造方法，其特征在于，形成所述空隙之后，还包括：

去除所述第一介质层；

以所述第一掩膜图案层为刻蚀掩膜，将所述基底刻蚀至所述第一深度；

去除所述第一掩膜图案层，形成有源区。

9.根据权利要求8所述的半导体结构制造方法，其特征在于，在形成所述有源区后，还包括：

在所述有源区之间填充隔离层。

10.根据权利要求9所述的半导体结构制造方法，其特征在于，所述隔离层部分形成在所述空隙中。

11.一种半导体结构，其特征在于，包括基底上形成彼此间隔的若干有源区；

所述有源区包括连接至位线的连接部，所述连接部与所述基底之间形成有隔离结构。

12.根据权利要求11所述的半导体结构，其特征在于，所述有源区包括第一支撑部和第二支撑部，所述连接部的两端分别通过所述第一支撑部和所述第二支撑部连接至所述基底，所述隔离结构形成在所述第一支撑部和所述第二支撑部之间。

13.根据权利要求12所述的半导体结构，其特征在于，所述隔离结构沿所述有源区的宽度方向贯穿所述有源区，所述隔离结构的高度为第一深度的70％～80％。

14.根据权利要求13所述的半导体结构，其特征在于，所述隔离结构中具有气隙。

15.根据权利要求12所述的半导体结构，其特征在于，所述第一支撑部和所述第二支撑部内形成有埋入式字线结构。

16.根据权利要求15所述的半导体结构，其特征在于，所述隔离结构的顶表面高于所述埋入式字线结构的顶表面。

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