CN108305876A - 半导体元件与其制作方法 - Google Patents

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詹书俨
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Abstract

本发明公开一种半导体元件及其制作方法，包括提供包括一导电类型的主动区以及隔离结构的基底，隔离结构围绕主动区；在基底上形成字符线沟槽，贯穿主动区；以及，在字符线沟槽两侧的主动区中分别形成两掺杂区，各掺杂区与字符线沟槽的底面位于同一水平面，且各掺杂区包括该导电类型的掺质或本征半导体掺质。

Description

半导体元件与其制作方法
技术领域
本发明涉及一种半导体元件与其制作方法，特别涉及一种减缓行锤击(rowhammer)效应的半导体元件和其制作方法。
背景技术
一般而言，随机动态存取存储器(dynamic random access memory，DRAM)的单元由一个晶体管以及一个电容所构成，并通过其中的电容来存储电荷，进而记录所欲数据。随着应用的增加，DRAM的尺寸需要不断微缩，以提升DRAM的积极度、加快元件的操作速度、提高DRAM的容量以及符合消费者对于小型化电子装置的需求。
随着存储器的尺寸越来越小，作为栅极的字符线密度越来越高，进而导致行锤击(row hammer)的问题。也就是说，由于硅基底与氧化层之间有缺陷，会捕捉电荷，因此在对存储器重复进行读写的动作时，这些电荷容易产生漏电流，并跨越相邻字符线，造成单元数据错误的问题。特别是邻近位于隔离结构中的字符线的主动区与隔离结构之间的缺陷因邻近存储节点使得电荷更容易累积，进而在进行重复读写的动作时跨越相邻字符线而流入位线，造成数据错误。
发明内容
本发明的目的之一在于提供一种半导体元件与其制作方法，以避免行锤击的问题发生，进而降低数据错误。
本发明的一实施例提出一种半导体元件，包括基底、两第一掺杂区、字符线结构以及两源极/漏极区。基底包括主动区、隔离结构以及字符线沟槽，其中隔离结构围绕主动区，字符线沟槽贯穿主动区，且主动区具有第一导电类型，与第二导电类型互补。第一掺杂区分别设置于字符线沟槽两侧的主动区中，其中各第一掺杂区与字符线沟槽的底面位于同一水平面，且各第一掺杂区包括第一导电类型的掺质或本征半导体掺质。字符线结构设置于字符线沟槽中。源极/漏极区分别设置于字符线沟槽两侧的第一掺杂区上的主动区中，其中源极/漏极区具有第二导电类型。
本发明的另一实施例提出一种半导体元件的制作方法。首先，提供基底，其中基底包括主动区以及隔离结构，隔离结构围绕主动区，且主动区具有第一导电类型。然后，在基底上形成字符线沟槽，贯穿主动区。接着，在字符线沟槽两侧的主动区中分别形成两第一掺杂区，其中各第一掺杂区与字符线沟槽的底面位于同一水平面，且各第一掺杂区包括第一导电类型的掺质或本征半导体掺质。
在本发明的半导体元件中，通过于各源极/漏极区下方的主动区中形成包括第一导电类型的掺质或本征半导体掺质的第一掺杂区可降低第二导电类型载流子通过第一掺杂区的能力，进而可减低局限在主动区与隔离结构之间缺陷中的第二导电类型载流子流入位线或其他存储节点，以避免行锤击效应发生。
附图说明
图1至图6为本发明第一实施例的制作半导体元件的方法示意图；
图7为本发明第二实施例的制作半导体元件的方法示意图。
主要元件符号说明
100、100’ 半导体元件 102 基底
104 隔离结构 106 第三掺杂区
108 保护层 110 第一掺杂区
112 第二掺杂区 AR 主动区
B1 第一底面 B2 第二底面
D1、D2 方向 SD 源极/漏极区
WLT 字符线沟槽 WLS 字符线结构
IN 绝缘层 WL 字符线
CL 盖层 Z 垂直投影方向
具体实施方式
请参考图1至图6，其为本发明第一实施例的制作半导体元件的方法示意图，其中图2为图1沿着剖线A-A’的剖视示意图，图4为图2沿着剖线B-B’的剖视示意图。首先，如图1所示，提供基底。在本实施例中，基底102可包括一个或多个主动区(active region)AR，彼此平行设置，且可分别为沿着方向D1延伸的条状结构。具体而言，半导体元件100可包括隔离结构104，设置于基底102中，环绕各主动区AR，以定义出主动区AR并电性绝缘各主动区AR。隔离结构104的上表面可与基底102的上表面位于同一平面。以形成n型金属氧化物半导体(NMOS)晶体管为例，主动区AR可具有第一导电类型，例如p型，且在形成隔离结构104之前或之后，主动区AR的掺杂浓度可调整为作为所欲形成晶体管的通道区的掺杂浓度。在本实施例中，在调整完主动区AR的掺杂浓度之后，各主动区AR可选择性形成有一第三掺杂区106于其顶部。第三掺杂区106具有第二导电类型，例如n型，但不限于此。在另一实施例中，若形成p型金属氧化物半导体(PMOS)晶体管，第一导电类型与第二导电类型也可分别为n型与p型。此外，基底可包含硅基底、含硅基底、三五族覆硅基底(例如GaN-on-silicon)、石墨烯覆硅基底(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。
然后，如图3与图4所示，在基底102上形成一个或多个字符线沟槽WLT，贯穿各主动区AR以及隔离结构104，使得各主动区AR中的第三掺杂区106可被字符线沟槽WLT分隔为两源极/漏极区SD。具体而言，可先于基底102与隔离结构104上形成覆盖保护层108，例如氧化硅，然后进行光刻制作工艺，形成光致抗蚀剂图案，以暴露出字符线沟槽WLT的位置，接着通过蚀刻制作工艺，蚀刻保护层108与基底102，以于基底102上形成多条彼此平行的字符线沟槽WLT，其中字符线沟槽WLT分别沿着方向D2延伸设置，且字符线沟槽WLT的深度小于隔离结构104的深度。各主动区AR可被两相邻的字符线沟槽WLT穿越，且第三掺杂区106的深度小于字符线沟槽WLT的深度，使得各主动区AR的第三掺杂区106可被字符线沟槽WLT分隔为三个具有第二导电类型的源极/漏极区SD。在本实施例中，隔离结构104可由氧化物所构成，因此由于蚀刻制作工艺对氧化物的蚀刻速率较硅快，因此位于隔离结构104中的字符线沟槽WLT可较位于主动区AR中的字符线沟槽WLT深，换句话说各字符线沟槽WLT可具有第一底面B1位于隔离结构104中以及第二底面B2位于主动区AR中。例如位于隔离结构104中的字符线沟槽WLT的第一底面B1与主动区AR的上表面的间距约为1800埃，而位于主动区AR中的字符线沟槽WLT的第二底面B2与主动区AR的上表面的间距约为1500埃，但本发明不以此为限。
接着，如图5所示，在各字符线沟槽WLT两侧的主动区AR中分别形成一第一掺杂区110，且第一掺杂区110可与第一底面B1位于同一水平面、与第二底面B2位于同一水平面或位于第一底面B1的水平面与第二底面B2的水平面之间，较佳可与第二底面B2位于同一水平面。文中“水平面”是被定义为平行于基底的主要表面，而不管其方向的平面。具体而言，以第一掺杂区110与第二底面B2位于同一水平面为例，进行具有一定布植能量的离子植入制作工艺，使掺质可穿越保护层108与部分主动区AR，以于与字符线沟槽WLT的第二底面B2位于同一水平面的主动区AR中植入掺质。例如于距离主动区AR上表面约1500埃的主动区AR中植入掺质。离子植入制作工艺的能量可例如为约550至600keV，且植入浓度可例如为约8E12cm-2。然后，进行退火制作工艺，以形成第一掺杂区110。第一掺杂区110位于与第二底面B2位于同一水平面的主动区AR中，因此各第一掺杂区110分别位于源极/漏极区SD下方。并且，由于退火制作工艺的时间短，例如约30秒，因此各第一掺杂区110不会扩散到与位于各第一掺杂区110上的源极/漏极区SD相接触，且各第一掺杂区110的形成不会大幅影响晶体管通道区的运作。退火制作工艺的温度可例如为约1050℃。
在本实施例中，掺质并非第二导电类型，使得各第一掺杂区110中与第一导电类型互补的第二导电类型的载流子浓度可小于主动区AR中的第二导电类型的载流子浓度，由此降低第二导电类型载流子通过第一掺杂区110的能力。举例而言，掺质可为第一导电类型，当第一导电类型为p型时，掺质可例如为硼、铝、镓或铟。当第一导电类型为n型时，掺质可例如为磷、砷或锑。由于各第一掺杂区110包括第一导电类型的掺质，因此各第一掺杂区110的掺杂浓度可大于主动区AR的掺杂浓度。在另一实施例中，各第一掺杂区110所包括的掺质也可为本征半导体掺质，例如碳、硅或锗。尽管通过本征半导体掺质所形成的第一掺杂区110的第一导电类型的掺杂浓度会小于主动区AR的第一导电类型的掺杂浓度，但也可降低第二导电类型载流子通过第一掺杂区110的能力。
在形成第一掺杂区110时，字符线沟槽WLT并未填入任何材料，因此在形成第一掺杂区110时，此离子布植制作工艺也会同时于各字符线沟槽WLT下的基底102中分别形成一第二掺杂区112，使得对应同一主动区AR的第一掺杂区110与第二掺杂区112于垂直投影方向Z上所形成的大小与主动区AR的大小相同，其中垂直投影方向Z定义为垂直如前定义的水平面。由于第一掺杂区110与第二掺杂区112由同一离子植入制作工艺与退火制作工艺形成，因此各第二掺杂区112与各第一掺杂区110包括相同的第一导电类型掺质，且第二掺杂区112与字符线沟槽WLT第二底面B2的间距可约略与第一掺杂区110与保护层108的上表面的间距相同。举例而言，隔离结构104的底面的水平面可介于第二掺杂区112与第一掺杂区110之间。在另一实施例中，各第二掺杂区112也可包括本征半导体掺质。
接下来，如图6所示，在各字符线沟槽WLT中分别形成一字符线结构WLS，以完成本实施例的半导体元件100。具体而言，各字符线结构WLS可包括一绝缘层IN、一字符线WL以及一盖层CL，绝缘层IN设置于字符线WL与基底102之间，用以作为栅极绝缘层，且盖层CL设置于字符线WL上，用以保护字符线WL。本领域技术人员应知形成字符线结构WLS之后还可于基底102上形成位线以及电容器等结构，以形成具有随机动态存取存储器的半导体元件100，因此在此不多赘述。
值得说明的是，在本实施例的半导体元件100中，通过于各源极/漏极区SD下方的主动区AR中形成包括非第二导电类型掺质的第一掺杂区100可使各第一掺杂区110中第二导电类型的载流子浓度小于主动区AR中第二导电类型的载流子浓度，由此可降低第二导电类型载流子通过第一掺杂区110的能力，进而可减低局限在主动区AR与隔离结构104之间缺陷中的第二导电类型载流子流入位线或其他存储节点，以减缓行锤击效应发生。
在另一实施例中，在形成字符线沟槽WLT之前，各主动区AR也可未形成有第三掺杂区，因此源极/漏极区SD在形成字符线结构WLS之前尚未形成，而是在形成字符线结构WLS之后，再通过另一离子植入制作工艺与退火制作工艺，在字符线沟槽WLT两侧的第一掺杂区110上的主动区AR中分别形成一源极/漏极区SD。
本发明的半导体元件与其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例，然为了简化说明并突显各实施例或变化型之间的差异，下文中使用相同标号标注相同元件，并不再对重复部分作赘述。
请参考图7，且一并参考图1至图4。图7为本发明第二实施例的制作半导体元件的方法示意图。本实施例的方法与第一实施例的差异在于第一掺杂区110是在形成字符线结构WLS之后才形成，因此本实施例的半导体元件100’并不具有第二掺杂区。具体而言，本实施例形成字符线沟槽WLT的步骤与其之前的步骤与第一实施例相同，如图1至图4所示，因此在此不多赘述。然后，如图7所示，在字符线沟槽WLT中形成字符线结构WLS。接着，进行离子植入制作工艺与退火制作工艺，以于与第一底面B1位于同一水平面、与第二底面B2位于同一水平面或第一底面B1的水平面与第二底面B2的水平面之间的主动区AR中形成第一掺杂区110，进而形成本实施例的半导体元件100’。由于所形成的字符线结构WLS中的盖层CL可由阻挡离子的材料所形成，例如氮化硅，因此基底102中并不会形成第二掺杂区，且盖层CL可有效避免形成第一掺杂区110的掺质影响字符线WL的电性。本实施例形成源极/漏极区SD的步骤也可适用第一实施例的方法通过字符线沟槽WLT将第三掺杂区106分隔而形成，或者也可于形成字符线结构WLS之后形成。当源极/漏极区SD形成于字符线结构WLS之后时，源极/漏极区SD可形成于第一掺杂区110之前或之后。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种半导体元件，包括：
基底，包括主动区、隔离结构以及字符线沟槽，其中该隔离结构围绕该主动区，该字符线沟槽贯穿该主动区，且该主动区具有第一导电类型，与第二导电类型互补；
两第一掺杂区，分别设置于该字符线沟槽两侧的该主动区中，其中各该第一掺杂区与该字符线沟槽的底面位于同一水平面，且各该第一掺杂区包括该第一导电类型的掺质或本征半导体掺质；
字符线结构，设置于该字符线沟槽中；以及
两源极/漏极区，分别设置于该字符线沟槽两侧的各该第一掺杂区上的该主动区中，其中该多个源极/漏极区具有该第二导电类型。
2.如权利要求1所述的半导体元件，其特征在于，还包括第二掺杂区，设置于该字符线沟槽下的该基底中，且该第二掺杂区包括该第一导电类型掺质或本征半导体掺质。
3.如权利要求2所述的半导体元件，其特征在于，该隔离结构的底面的水平面介于该第二掺杂区与各该第一掺杂区之间。
4.如权利要求2所述的半导体元件，其特征在于，该多个第一掺杂区与该第二掺杂区于一垂直投影方向上所形成的大小与该主动区的大小相同。
5.如权利要求1所述的半导体元件，其特征在于，各该第一掺杂区包括该第一导电类型掺质，且各该第一掺杂区的掺杂浓度大于该主动区的掺杂浓度。
6.如权利要求1所述的半导体元件，其特征在于，该字符线沟槽的深度小于该隔离结构的深度。
7.一种制作半导体元件的方法，包括：
提供一基底，其中该基底包括一主动区以及一隔离结构，该隔离结构围绕该主动区，且该主动区具有一第一导电类型；
在该基底上形成一字符线沟槽，贯穿该主动区；以及
在该字符线沟槽两侧的该主动区中分别形成一第一掺杂区，其中各该第一掺杂区与该字符线沟槽的底面位于同一水平面，且各该第一掺杂区包括该第一导电类型的掺质或本征半导体掺质。
8.如权利要求7所述的制作半导体元件的方法，其特征在于，还包括于形成该多个第一掺杂区之后，在该字符线沟槽中形成一字符线结构。
9.如权利要求7所述的制作半导体元件的方法，其特征在于，还包括于提供该基底与形成该多个第一掺杂区之间于该字符线沟槽中形成一字符线结构。
10.如权利要求7所述的制作半导体元件的方法，其特征在于，该第一导电类型掺质包括硼、铝、镓或铟。
11.如权利要求7所述的制作半导体元件的方法，其特征在于，本征半导体掺质包括碳、硅或锗。
12.如权利要求7所述的制作半导体元件的方法，其特征在于，形成该多个第一掺杂区还包括于该字符线沟槽下的该基底中形成一第二掺杂区，其中该第二掺杂区中该第二导电类型的载流子浓度小于该主动区中的该第二导电类型的载流子浓度。
13.如权利要求7所述的制作半导体元件的方法，其特征在于，还包括于形成该字符线沟槽之前，在该主动区中形成一第三掺杂区，且形成该字符线沟槽包括将该第三掺杂区分隔为两源极/漏极区，其中各该源极/漏极区具有该第二导电类型。
14.如权利要求7所述的制作半导体元件的方法，其特征在于，还包括：
在形成该字符线沟槽之后，在该字符线沟槽中形成一字符线结构；以及
在该字符线沟槽两侧的该多个第一掺杂区上的该主动区中分别形成一源极/漏极区，且各该源极/漏极区具有该第二导电类型。
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