JP7457127B2 - 半導体構造の製造方法及び半導体構造 - Google Patents

半導体構造の製造方法及び半導体構造 Download PDF

Info

Publication number
JP7457127B2
JP7457127B2 JP2022541010A JP2022541010A JP7457127B2 JP 7457127 B2 JP7457127 B2 JP 7457127B2 JP 2022541010 A JP2022541010 A JP 2022541010A JP 2022541010 A JP2022541010 A JP 2022541010A JP 7457127 B2 JP7457127 B2 JP 7457127B2
Authority
JP
Japan
Prior art keywords
layer
trench
semiconductor structure
mask layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022541010A
Other languages
English (en)
Other versions
JP2023522524A (ja
Inventor
ウェイチャオ チャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202110291828.7A external-priority patent/CN115116960A/zh
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Publication of JP2023522524A publication Critical patent/JP2023522524A/ja
Application granted granted Critical
Publication of JP7457127B2 publication Critical patent/JP7457127B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

本開示は、半導体技術の分野に関し、特に、半導体構造の製造方法及び半導体構造に関する。
従来のＤＲＡＭ半導体構造にはハードウェアバグが存在し、つまり、メモリ内の１行（ｒｏｗ）のデータを高頻度にアクセス又は攻撃すると、隣接行のデータにビット反転（ｂｉｔ ｆｌｉｐｐｉｎｇ)が発生してしまう。当該バグのため、メモリ領域全体のアクセス権限は高まる。ＤＲＡＭの製造精度が高くなるにつれて、部品が占める物理的スペースも小さくなる。１つのチップにおいて比較的大きなメモリ容量が集積された場合に、各メモリユニット間の電磁干渉が発生することは避けられない。
ＤＲＡＭ半導体構造について、ビット反転は、主に隣接する分離領域内に形成されるワードライン（隣接ワードライン、Ｐａｓｓｉｎｇ Ｗｏｒｄ Ｌｉｎｅ）が活性領域内に形成されるワードライン（アクティブワードライン、Ａｃｔｉｖｅ Ｗｏｒｄ ｌｉｎｅ）に与える影響によるものである一方、ＤＲＡＭが実際に動作する際に、実際に機能するのはアクティブワードラインであり、ビット反転による影響を減らすために、隣接ワードラインの幅を小さくすることにより２つのワードライン構造間の距離を大きくすることができる。しかしながら、従来の隣接ワードライン及びアクティブワードラインは同時に形成されるものであり、エッチングなどの従来の手段で大きな寸法差を生み出すことは困難である。
本開示の実施例の一態様では、半導体構造の製造方法を提供し、前記方法は、犠牲層を備えた活性領域と、第１のトレンチと前記第１のトレンチ内に形成された分離層とを含む分離領域と、を含む基板を提供するステップと、前記分離層の一部を除去して、第１の溝を形成するステップと、前記活性領域の上面をカバーして前記第１の溝を満たす第１のマスク層を形成するステップと、前記第１のマスク層を平坦化して、前記活性領域の上に位置する前記第１のマスク層の上面と前記分離領域の上に位置する前記第１のマスク層の上面とが同一平面上にあるようにするステップと、前記第１のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、前記分離領域内に位置する第２のトレンチと、前記活性領域内に位置する第３のトレンチと、を形成するステップであって、前記第３のトレンチの幅が前記第２のトレンチの幅よりも大きいステップと、前記第２のトレンチと前記第３のトレンチとにおいてワードライン構造を形成するステップと、を含む。
本開示の実施例の他の態様では、半導体構造を提供し、前記半導体構造は、基板、第２のトレンチ、第３のトレンチ及びワードライン構造を含み、前記基板は、活性領域と分離領域とを含み、前記分離領域は、第１のトレンチと前記第１のトレンチ内に形成された分離層とを含み、前記第２のトレンチは前記分離領域内に位置し、前記第３のトレンチは、前記活性領域内に位置し、前記第３のトレンチの幅は前記第２のトレンチの幅よりも大きく、前記ワードライン構造は、前記第２のトレンチと前記第３のトレンチとにおいて配置されている。
本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 図９に示すステップに係る半導体構造の部分拡大図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。
以下、例示的な実施例について図面を参照しながらより全面的に説明する。しかしながら、例示的な実施例は、多様な形式で実施可能であり、かつ本開示に説明する実施例に限定されると理解すべきではなく、むしろ、これらの実施例は、本開示がより全面かつ完全なものになる上、その構想が当業者に全面的に伝えられるように提供されている。図中の同一又は類似の構成には同一符号を付し、その詳細な説明は省略する。
図１～図９、及び図１１を参照すれば、本開示において提供される半導体構造の製造方法のいくつかのステップに係る半導体構造の概略図をそれぞれ例示的に示している。当該例示的な実施例では、本開示において提供される半導体構造の製造方法については、例えばＤＲＡＭに適用される半導体構造を例として説明する。当業者であれば、本開示の関連設計を他のタイプの半導体構造又は他の工程に適用するために、下記の具体的な実施例に対して行われる修正、追加、置換、削除又はその他の変更は、依然として本開示において提供される半導体構造の製造方法の原理の範囲内に含まれることを容易に理解できる。
図１～図１３に示すように、本実施例では、本開示において提供される半導体構造の製造方法は、
犠牲層１３０を備えた活性領域１０１と、第１のトレンチ１１１と第１のトレンチ１１１内に形成された分離層１２０とを含む分離領域１０２と、を含む基板１００を提供するステップと、
分離層１２０の一部を除去して、第１の溝２１０を形成するステップと、
活性領域１０１の上面をカバーして第１の溝２１０を満たす第１のマスク層３００を形成するステップと、
第１のマスク層３００を平坦化して、活性領域１０１の上に位置する第１のマスク層３００の上面と分離領域１０２の上に位置する第１のマスク層３００の上面が同一平面上にあるようにするステップと、
第１のマスク層３００の一部、分離層１２０の一部及び基板１００の一部を除去して、分離領域１０２内に位置する第２のトレンチ１１２と、活性領域１０１内に位置する第３のトレンチ１１３と、を形成するステップであって、第３のトレンチ１１３の幅が第２のトレンチ１１２よりも大きいステップと、
第２のトレンチ１１２と第３のトレンチ１１３とにおいてワードライン構造を形成するステップと、を含む。
本開示において、上記設計により、活性領域１０１のマスク厚さが分離領域１０２のマスク厚さよりも薄くようになり、この後の製造プロセスでは、分離領域１０２にて形成されるワードライントレンチの幅が活性領域１０１にて形成されるワードライントレンチの幅よりも小さくようになり、隣接ワードライン７０２の幅がアクティブワードライン７０１の幅よりも小さくようになり、さらに、隣接ワードライン７０２による影響及びビット反転不良を低減する効果は実現される。
図１に示すように、半導体構造の「基板１００を提供する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板１００（シリコン基板、Ｓｉ ｓｕｂｓｔｒａｔｅ）と分離層１２０とを含む。基板１００は、活性領域１０１と分離領域１０２とを含み、分離領域１０２は第１のトレンチ１１１と分離層１２０とを含み、分離層１２０は第１のトレンチ１１１に形成されており、活性領域１０１の上面には犠牲層１３０を備えている。これに基づき、第１のトレンチ１１１は犠牲層１３０の上面に開口され、且つ分離層１２０の上面と犠牲層１３０の上面は同一平面上にある。
選択的に、「基板１００を提供する」ステップについて、本実施例では、分離層１２０の材質はＳｉＯ２を含み得る。
選択的に、「基板１００を提供する」ステップについて、本実施例では、犠牲層１３０の材質はＳｉ３Ｎ４を含み得る。
図２に示すように、半導体構造の「第１の溝２１０を形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板１００と部分的に除去された分離層１２０とを含む。第１の溝２１０は分離層１２０の一部を除去して形成されたものであり、且つ犠牲層１３０は、分離層１２０の一部が除去されるとともに除去される。分離層１２０は部分的に除去された後、分離層１２０の上面が基板１００の上面よりも低くなるため、第１の溝２１０が形成される。つまり、第１の溝２１０の底壁は、部分的に除去された分離層１２０の上面によって定義されたものであり、且つ第１の溝２１０の側壁は、上記除去工程により露出された第１のトレンチ１１１の一部のトレンチ壁によって定義されたものである。
選択的に、図２に示すように、「第１の溝２１０を形成する」ステップについて、本実施例では、犠牲層１３０及び分離層１２０の一部はドライエッチング工程によって除去され得る。
選択的に、図２に示すように、「第１の溝２１０を形成する」ステップについて、本実施例では、第１の溝２１０の深さｈ１は、３ｎｍ～１０ｎｍ、例えば３ｎｍ、５ｎｍ、８ｎｍ、１０ｎｍなどにすることができる。他の実施例では、第１の溝２１０の深さｈ１は、３ｎｍ未満又は１０ｎｍ超え、例えば２.５ｎｍ、１１ｎｍなどにすることもでき、本実施例に限定されない。
図３に示すように、半導体構造の「第１のマスク層３００を形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０及び第１のマスク層３００を含む。第１のマスク層３００は活性領域１０１の上面をカバーしており、且つ第１のマスク層３００は第１の溝２１０を満たし、別言すれば、第１のマスク層３００は、分離層１２０の上面と第１のトレンチ１１１の露出したトレンチ壁の一部とを同時にカバーしている。
選択的に、図３に示すように、「第１のマスク層３００を形成する」ステップについて、本実施例では、第１のマスク層３００の材質はＳｉ３Ｎ４を含み得る。
選択的に、図３に示すように、「第１のマスク層３００を形成する」ステップについて、本実施例では、第１のマスク層３００は原子層堆積工程によって形成され得る。
選択的に、図３及び図４に示すように、「第１のマスク層３００を形成する」ステップについて、本実施例では、第１のマスク層３００は、平坦化される前の厚さが１５ｎｍ～３０ｎｍ、例えば１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍなどにすることができる。他の実施例では、第１のマスク層３００は、平坦化される前の厚さが１５ｎｍ未満又は３０ｎｍ超え、例えば１４ｎｍ、３５ｎｍなどにすることもでき、本実施例に限定されない。また、第１の溝２１０の深さｈ１が３ｎｍ～１０ｎｍで、且つ第１のマスク層３００の平坦化される前の厚さが１５ｎｍ～３０ｎｍであることを例として、第１のマスク層３００は平坦化された後、第１のマスク層３００のうち、活性領域１０１をカバーした部分の第２の層厚ｈ３が約５ｎｍ～２７ｎｍであり、第１のマスク層３００のうち、分離層１２０をカバーした部分の第１の層厚ｈ２が、第１のマスク層３００が平坦化される前の厚さ、すなわち１５ｎｍ～３０ｎｍのままである。
図４に示すように、半導体構造の「第１のマスク層３００を平坦化する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０及び上面が平坦化された第１のマスク層３００を含む。第１のマスク層３００の上面が平坦化された後、ほぼ平面と形成され、つまり、第１のマスク層３００のうち、活性領域１０１に対応する部分と分離領域１０２（第１のトレンチ１１１）に対応する部分の上面は、同一平面上にある。これに基づき、第１のマスク層３００のうち、分離領域１０２に対応する部分が第１のトレンチ１１１を満たすため、第１のマスク層３００の当該部分の第１の厚さｈ２は、活性領域１０１に対応する部分の第２の厚さｈ３よりも大きい。
選択的に、図４に示すように、「第１のマスク層３００を平坦化する」ステップについて、本実施例では、第１のマスク層３００の上面は、化学機械研磨工程（ＣＭＰ、Ｃｈｅｍｉｃａｌ－Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化され得る。
図５～図９に示すように、半導体構造の「第２のトレンチ１１２と第３のトレンチ１１３とを形成する」ときのいくつかのステップにおける構造概略図をそれぞれ示している。具体的に、「第２のトレンチ１１２と第３のトレンチ１１３とを形成する」ステップについて、具体的に、
第１のマスク層３００において第２のマスク層４００を形成し、第２のマスク層４００で第１のマスク層３００の表面をカバーするステップと、
第２のマスク層４００においてパターン付きのフォトレジスト層６００を形成するステップと、
フォトレジスト層６００をマスクとして、第１のマスク層３００の一部、分離層１２０の一部及び基板１００の一部をエッチングするステップと、を含む。
さらに、本実施例では、第２のマスク層４００においてパターン付きのフォトレジスト層６００を形成するステップは、
第２のマスク層においてフォトレジスト材料層を形成するステップと、
図６に示すように、露光現像技術を採用してフォトレジスト材料層６０１の一部を除去して、残りのフォトレジスト材料層６０１でフォトレジスト層６００を構成するステップと、を含む。
さらに、図５及び図６に示すように、本実施例では、第２のマスク層４００において第２のマスク層４００の上面をカバーする誘電体層５００を形成してもよい。これに基づき、「フォトレジスト材料層６０１を形成する」ステップについて、フォトレジスト材料層６０１は誘電体層５００の上面をカバーしている。他の実施例では、フォトレジスト材料層６０１は、他の工程や手段によって第２のマスク層４００に形成されてもよく、且つ第２のマスク層４００の上面を直接カバーし、又は、本実施例における誘電体層５００などの他の構造を介在させてもよい。
図５に示すように、半導体構造の「フォトレジスト材料層６０１を形成する」ステップにおける構造概略図を例示的に示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０、第１のマスク層３００、第２のマスク層４００、誘電体層５００及びフォトレジスト材料層６０１を含む。第２のマスク層４００は第１のマスク層３００の上面に形成されている。誘電体層５００は第２のマスク層４００の上面に形成されている。フォトレジスト材料層６０１は誘電体層５００の上面にコーティングされている。
図６に示すように、半導体構造の「フォトレジスト層６００を形成する」ステップにおける構造概略図を例示的に示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０、第１のマスク層３００、第２のマスク層４００、誘電体層５００及びパターン化されたフォトレジスト層６００を含む。第２のマスク層４００は第１のマスク層３００の上面に形成されている。誘電体層５００は第２のマスク層４００の上面に形成されている。フォトレジスト層６００は、誘電体層５００の上面にコーティングされており、露光工程において誘電体層５００が底層として使用され得る。パターン化されたフォトレジスト層６００は開口６１０を備えており、これらの開口６１０がこの後の製造プロセスで形成される第２のトレンチ１１２と第３のトレンチ１１３との位置（すなわちワードライン構造の位置）に１対１で対応し、且つこれらの開口６１０の幅がほぼ同じである。
選択的に、図５に示すように、「第２のマスク層４００を形成する」ステップについて、本実施例では、第２のマスク層４００の材質は炭素（Ｃ）を含み得る。
選択的に、図５に示すように、「第２のマスク層４００を形成する」ステップについて、本実施例では、第２のマスク層４００は化学蒸着工程によって形成され得る。
選択的に、図５に示すように、「第２のマスク層４００を形成する」ステップについて、本実施例では、第２のマスク層４００の厚さは１５０ｎｍ～２００ｎｍで、例えば１５０ｎｍ、１６０ｎｍ、１７５ｎｍ、２００ｎｍなどにすることができる。他の実施例では、第２のマスク層４００の厚さは１５０ｎｍ未満又は２００ｎｍ超え、例えば１４０ｎｍ、２１０ｎｍなどにすることもでき、本実施例に限定されない。
選択的に、図５に示すように、「誘電体層５００を形成する」ステップについて、本実施例では、誘電体層５００の材質はＳｉ又はＳｉ３Ｎ４又はＳｉＯＮを含み得る。
さらに、図７～図９に示すように、本実施例では、フォトレジスト層６００をマスクとして、第１のマスク層３００の一部、分離層１２０の一部及び基板１００の一部をエッチングするステップは、
フォトレジスト層６００をマスクとして、第２のマスク層４００の一部をエッチングし、第２のマスク層４００内に第４のトレンチ２２０を形成するステップと、
フォトレジスト層６００を除去するステップと、
第４のトレンチ２２０に沿って下向きに、第１のマスク層３００の一部、分離層１２０の一部及び基板１００の一部をエッチングするステップと、
第２のマスク層４００を除去するステップと、を含む。
図７に示すように、半導体構造の「第４のトレンチ２２０を形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０、第１のマスク層３００、部分的に除去された第２のマスク層４００及び部分的に除去された誘電体層５００を含む。パターン化されたフォトレジスト層６００をマスクとして使用し、フォトレジスト層６００の開口６１０のパターンを誘電体層５００と第２のマスク層４００の一部とに転写して、露光プロセス中にフォトレジスト層６００をすべて除去する。形成された第４のトレンチ２２０は、誘電体層５００の上面において開口されて、第２のマスク層４００まで延びる。
図８に示すように、半導体構造の「第３の溝２３０と第４の溝２４０とを形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、活性領域１０１、部分的に除去された基板１００、部分的に除去された分離層１２０、部分的に除去された第１のマスク層３００及び引き続き部分的に除去された第２のマスク層４００を含む。第４のトレンチ２２０の底部から第２のマスク層４００、第１のマスク層３００、活性領域１０１及び分離層１２０を引き続きエッチングして、ピッチダブリング工程により、当該エッチングプロセスでは、第１のマスク層３００において形成されたチャネルの断面は、上側幅が大きくて下側幅が小さい略台形となる。第１のマスク層３００のうち、分離層１２０をカバーした部分（すなわち、第１の溝２１０を満たす部分）の第１の厚さｈ２は、活性領域１０１をカバーした部分の第２の厚さｈ３よりも大きいため、上記断面が台形であるチャネルは、活性領域１０１の上面における開口幅が、分離層１２０の上面における開口幅よりも大きく、それによって、当該開口から引き続き下向きにエッチングして形成された、活性領域１０１に位置する第４の溝２４０の幅は、分離層１２０に位置する第３の溝２３０の幅よりも大きくなる。別言すれば、第３の溝２３０は、分離層１２０に位置する第４のトレンチ２２０の下に形成され、第４の溝２４０は、活性領域１０１に位置する第４のトレンチ２２０の下に形成される。
図９及び図１０に示すように、図９は、半導体構造の「第２のトレンチ１１２と第３のトレンチ１１３とを形成する」ステップにおける構造概略図を示しており、図１０は、図９に示す半導体構造の部分拡大図を例示的に示している。具体的に、当該ステップに係る半導体構造は、活性領域１０１、引き続き部分的に除去された基板１００、引き続き部分的に除去された分離層１２０及び部分的に除去された第１のマスク層３００を含む。第２のトレンチ１１２は、第３の溝２３０の底部から分離層１２０を引き続きエッチングすることにより形成され、第３のトレンチ１１３は、第４の溝２４０の底部から活性領域１０１を引き続きエッチングすることにより形成され、第２のマスク層４００は、上記エッチング中にすべて除去される。第４の溝２４０の幅が第３の溝２３０の幅より大きく、且つ第３のトレンチ１１３が第４の溝２４０の底部から引き続きエッチングすることにより形成され、第２のトレンチ１１２が第３の溝２３０の底部から引き続きエッチングすることによる形成されるため、図１０に示すように、第３のトレンチ１１３の第１の幅ｄ１は、第２のトレンチ１１２の第２の幅ｄ２よりも大きい。
選択的に、図１０に示すように、「第２のトレンチ１１２と第３のトレンチ１１３とを形成する」ステップについて、本実施例では、第３のトレンチ１１３の第１の幅ｄ１と第２のトレンチ１１２の第２の幅ｄ２との差の値は１ｎｍ～５ｎｍ、例えば１ｎｍ、２ｎｍ、３.５ｎｍ、５ｎｍなどにすることができる。他の実施例では、第３のトレンチ１１３の第１の幅ｄ１と第２のトレンチ１１２の第２の幅ｄ２との差の値は、５ｎｍ超えで、例えば５.５ｎｍなどにすることもでき、本実施例に限定されない。
選択的に、図１０に示すように、「第２のトレンチ１１２と第３のトレンチ１１３とを形成する」ステップについて、本実施例では、第２のトレンチ１１２の深さは１８０ｎｍ～２００ｎｍ、例えば１８０ｎｍ、１９０ｎｍ、１９５ｎｍ、２００ｎｍなどにすることができる。他の実施例では、第２のトレンチ１１２の深さは、１８０ｎｍ未満又は２００ｎｍ超え、例えば１７５ｎｍ、２０５ｎｍなどにすることもでき、本実施例に限定されない。
選択的に、図１０に示すように、「第２のトレンチ１１２と第３のトレンチ１１３とを形成する」ステップについて、本実施例では、第３のトレンチ１１３の深さは１５０ｎｍ～１７０ｎｍ、例えば１５０ｎｍ、１５５ｎｍ、１６０ｎｍ、１７０ｎｍなどにすることができる。他の実施例では、第３のトレンチ１１３の深さは１５０ｎｍ未満又は１７０ｎｍ超え、例えば１４５ｎｍ、１７５ｎｍなどにすることができ、本実施例に限定されない。
選択的に、本実施例では、第２のトレンチ１１２及び第３のトレンチ１１３にてワードライン構造を形成するステップは、
図１１に示すように、第１のマスク層３００の上面、第２のトレンチ１１２及び第３のトレンチ１１３の底部及び側壁をカバーする金属バリア材料層７２１を形成するステップと、
図１２に示すように、金属バリア材料層の表面をカバーして、かつ第２のトレンチ１１２と第３のトレンチ１１３とを満たす導電性材料層７１１を形成するステップと、
図１３に示すように、金属バリア材料層７２１の一部と導電性材料層７１１の一部とを除去して、残りの金属バリア材料層７２１をバリア層７２０とし、残りの導電性材料層７１１を導電層７１０として、バリア層７２０と導電層７１０とでワードライン構造を形成するステップと、を含み、
バリア層７２０の上面及び導電層７１０の上面は、活性領域１０１の上面よりも低い。
さらに、「ワードライン構造を形成する」ステップについて、本実施例では、バリア層７２０の上面は導電層７１０の上面よりも低いため、ゲート誘起ドレインリーク電流（ｇａｔｅ－ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ、ＧＩＤＬ）を減らすことができる。
さらに、「ワードライン構造を形成する」ステップについて、本実施例では、第２のトレンチ１１２及び第３のトレンチ１１３にてワードライン構造を形成するステップの後、当該ステップは、
ワードライン構造の表面をカバーして、かつ第２のトレンチ１１２と第３のトレンチ１１３とを満たす保護層８００を形成するステップを含む。
図１１に示すように、半導体構造の「金属バリア材料層７２１を形成する」ステップにおける構造概略図を示しており、具体的に、図１０に示すような半導体構造の部分拡大図を示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０、第１のマスク層３００及び金属バリア材料層７２１を含む。金属バリア材料層７２１は、第１のマスク層３００の上面、第２のトレンチ１１２及び第３のトレンチ１１３の底部及び側壁をカバーする。
図１２に示すように、半導体構造の「導電性材料層７１１を形成する」ステップにおける構造概略図を示しており、具体的に、図１０に示すような半導体構造の部分拡大図を示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０、第１のマスク層３００、金属バリア材料層７２１及び導電性材料層７１１を含む。導電性材料層７１１は、金属バリア材料層の表面をカバーして、且つ第２のトレンチ１１２と第３のトレンチ１１３とを満たしている。
図１３に示すように、半導体構造の「ワードライン構造を形成する」ステップにおける構造概略図を示しており、具体的に、図１０に示すような半導体構造の部分拡大図を示している。具体的に、当該ステップに係る半導体構造は、基板１００、分離層１２０、第１のマスク層３００及びワードライン構造を含む。ワードライン構造は、第２のトレンチ１１２と第３のトレンチ１１３とにそれぞれ形成されており、第３のトレンチ１１３の第１の幅ｄ１は第２のトレンチ１１２の第２の幅ｄ２よりも大きいため、第３のトレンチ１１３に形成されたワードライン構造（すなわち、アクティブワードライン７０１）の幅は、第２のトレンチ１１２に形成されたワードライン構造（すなわち、隣接ワードライン７０２）の幅よりも大きい。また、ワードライン構造は、導電層７１０と、導電層７１０とトレンチのトレンチ壁との間に形成されたバリア層７２０と、を含む。
以上により、本開示において提供される半導体構造の製造方法は、基板においてマスクをカバーして、活性領域のマスク厚さを分離領域のマスク厚さよりも薄くすることにより、この後の製造プロセスでは、分離領域に形成されたワードライントレンチの幅は、活性領域に形成されたワードライントレンチの幅よりも小さくなり、隣接ワードラインの幅はアクティブワードラインの幅よりも小さくなり、さらに、隣接ワードラインによる影響及びビット反転不良を低減する効果は実現される。
なお、本開示において提供される半導体構造の製造方法及び当該方法を用いて作られた半導体構造の効果を確認するために、出願人は実験論証を行い、その結果、第１の溝の深さが５ｎｍである場合、第２のトレンチと第３のトレンチとの間には幅０.５５ｎｍの違いがあることが判明され、さらに、大量の実験を積み重ねった結果、第１の溝の深さとトレンチ幅の違いとの間の線形関係は概ね、０.１ｎｍ幅の差/１ｎｍ深さであることがわかった。出願人は、実際の生産中に、第１の溝の深さを約８ｎｍ～１０ｎｍにする場合、約１ｎｍのトレンチ幅の違いが生じた。
以下、本開示において提供される半導体構造の製造方法の一例示的な実施例に関する上記の詳細な説明に基づき、図１３を参照しながら、本開示において提供される半導体構造の一例示的な実施例について説明する。
図１３に示すように、本実施例では、本開示において提供される半導体構造は、活性領域１０１と、第１のトレンチ１１１と第１のトレンチ１１１に形成された分離層１２０とを含む分離領域１０２と、を含む基板１００を含み、分離層１２０の上面には、第２のトレンチ１１２が配置されており、活性領域１０１の上面には、第３のトレンチ１１３が配置されており、第３のトレンチ１１３の幅は第２のトレンチ１１２の幅よりも大きく、第３のトレンチ１１３と第２のトレンチ１１２とには、それぞれワードライン構造が配置されている。
選択的に、図１４に示すように、本実施例では、半導体構造は、さらに、ワードライン構造の表面をカバーして、かつ第２のトレンチ１１２と第３のトレンチ１１３とを満たす保護層８００を含む。
選択的に、図１３に示すように、本実施例では、ワードライン構造は、第２のトレンチ１１２と第３のトレンチ１１３とに配置された導電層７１０と、導電層７１０とトレンチのトレンチ壁との間に配置されたバリア層７２０と、を含み、バリア層７２０の上面及び導電層７１０の上面は、活性領域１０１の上面よりも低い。
さらに、ワードライン構造には導電層７１０が含まれる設計に基づき、本実施例では、導電層７１０の材質は、Ｗ（タングステン金属）を含み得る。
さらに、ワードライン構造にはバリア層７２０が含まれる設計に基づき、本実施例ではバリア層７２０の材質はＴｉＮを含み得る。
選択的に、図１３に示すように、本実施例では、分離層１２０の材質はＳｉＯ２を含み得る。
選択的に、図１３に示すように、本実施例では、第１のマスク層３００の材質はＳｉ３Ｎ４を含み得る。
選択的に、図１３に示すように、本実施例では、第１のマスク層３００のうち、分離層１２０をカバーする部分の第１の層厚ｈ２は１５ｎｍ～３０ｎｍ、例えば１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍなどにすることができる。他の実施例では、第１のマスク層３００のうち、分離層１２０をカバーする部分の第１の層厚ｈ２は、１５ｎｍ未満又は３０ｎｍ超え、例えば１４ｎｍ、３５ｎｍなどにすることもでき、本実施例に限定されない。また、第１の溝２１０の深さｈ１が３ｎｍ～１０ｎｍで、且つ第１のマスク層３００のうち、分離層１２０をカバーする部分の第１の層厚ｈ２が１５ｎｍ～３０ｎｍである場合を例として、第１のマスク層３００のうち、活性領域１０１をカバーする部分の第２の層厚ｈ３は概ね５ｎｍ～２７ｎｍである。
選択的に、図１３に示すように、本実施例では、第３のトレンチ１１３の第１の幅ｄ１と第２のトレンチ１１２の第２の幅ｄ２との差の値は１ｎｍ～５ｎｍ、例えば１ｎｍ、２ｎｍ、３.５ｎｍ、５ｎｍなどにすることができる。他の実施例では、第３のトレンチ１１３の第１の幅ｄ１と第２のトレンチ１１２の第２の幅ｄ２との差の値は５ｎｍ超え、例えば５.５ｎｍなどにすることもでき、本実施例に限定されない。
選択的に、図１３に示すように、本実施例では、第２のトレンチ１１２の深さは１８０ｎｍ～２００ｎｍ、例えば１８０ｎｍ、１９０ｎｍ、１９５ｎｍ、２００ｎｍなどにすることができる。他の実施例では、第２のトレンチ１１２の深さは１８０ｎｍ未満又は２００ｎｍ超え、例えば１７５ｎｍ、２０５ｎｍなどにすることもでき、本実施例に限定されない。
選択的に、図１３に示すように、本実施例では、第３のトレンチ１１３の深さは１５０ｎｍ～１７０ｎｍ、例えば１５０ｎｍ、１５５ｎｍ、１６０ｎｍ、１７０ｎｍなどにすることができる。他の実施例では、第３のトレンチ１１３の深さは１５０ｎｍ未満又は１７０ｎｍ超え、例えば１４５ｎｍ、１７５ｎｍなどにすることもでき、本実施例に限定されない。
以上により、本開示において提供される半導体構造の分離領域に形成されたワードライントレンチの幅は、活性領域に形成されたワードライントレンチの幅よりも小さいため、隣接ワードラインの幅はアクティブワードラインの幅よりも小さくなり、それによって、隣接ワードラインによる影響及びビット反転不良を低減する効果は実現される。
本開示は、いくつかの典型的な実施例を参照して説明されてきたが、使用される用語は、説明及び例示するためのものであり、限定するためのものではないことを理解すべきである。本開示は、開示の精神又は本質から逸脱することなく、様々な形態で具体化することができるため、上記実施例は、前述の詳細のいずれかに限定されるものではなく、特許請求の範囲によって限定される精神及び範囲内で広く解釈されるべきであることを理解すべきであり、したがって、特許請求の範囲又はそれらの等価物の範囲内にあるすべての変更及び修正は、いずれも特許請求の範囲によってカバーされるべきである。
本願は２０２１年０３月１８日に中国特許局に提出した、出願番号が２０２１１０２９１８２８．７で、発明の名称が「半導体構造の製造方法及び半導体構造」という中国特許出願の優先権を主張し、その全ての内容は援用によって本願に組み合わせられる。

Claims (16)

  1. 半導体構造の製造方法であって、
    犠牲層を備えた活性領域と、第１のトレンチと前記第１のトレンチ内に形成された分離層とを含む分離領域と、を含む基板を提供するステップと、
    前記分離層の一部を除去して、第１の溝を形成するステップと、
    前記活性領域の上面をカバーして前記第１の溝を満たす第１のマスク層を形成するステップと、
    前記第１のマスク層を平坦化して、前記活性領域の上に位置する前記第１のマスク層の上面と前記分離領域の上に位置する前記第１のマスク層の上面とが同一平面上にあるようにするステップと、
    前記第１のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、前記分離領域内に位置する第２のトレンチと、前記活性領域内に位置する第３のトレンチと、を形成するステップであって、前記第３のトレンチの幅が前記第２のトレンチの幅よりも大きいステップと、
    前記第２のトレンチと前記第３のトレンチとにおいてワードライン構造を形成するステップと、を含み、
    前記第１のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、第２のトレンチと第３のトレンチとを形成するステップは、
    前記第１のマスク層において前記第１のマスク層の表面をカバーする第２のマスク層を形成するステップと、
    前記第２のマスク層においてパターン付きのフォトレジスト層を形成するステップと、
    前記フォトレジスト層をマスクとして、前記第１のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップと、を含み、
    前記フォトレジスト層をマスクとして、前記第１のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップは、
    前記フォトレジスト層をマスクとして、前記第２のマスク層の一部をエッチングすることにより、前記第２のマスク層内に第４のトレンチを形成するステップと、
    前記フォトレジスト層を除去するステップと、
    前記第４のトレンチに沿って下向きに、前記第１のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップと、
    前記第２のマスク層を除去するステップと、を含む半導体構造の製造方法。
  2. 前記第２のトレンチの深さは１８０ｎｍ～２００ｎｍである請求項１に記載の半導体構造の製造方法。
  3. 前記第３のトレンチの深さは１５０ｎｍ～１７０ｎｍである請求項１に記載の半導体構造の製造方法。
  4. 前記第３のトレンチの幅と前記第２のトレンチの幅との差の値は１ｎｍ～５ｎｍである請求項１に記載の半導体構造の製造方法。
  5. 前記第１の溝を形成するステップは、
    エッチング工程を用いて前記犠牲層と前記分離層の一部とを除去して、前記分離層の上面を前記活性領域の上面よりも低くするステップを含む請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  6. 前記第１のマスク層の材質はＳｉ３Ｎ４を含む請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  7. 前記第１のマスク層の厚さは１５ｎｍ～３０ｎｍである請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  8. 前記第１のマスク層は原子層堆積工程によって形成される請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  9. 前記第１のマスク層を平坦化するステップは、
    化学機械研磨工程を採用して前記第１のマスク層を平坦化するステップを含む請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  10. 前記第２のマスク層においてパターン付きのフォトレジスト層を形成するステップは、
    前記第２のマスク層においてフォトレジスト材料層を形成するステップと、
    露光現像技術を採用して前記フォトレジスト材料層の一部を除去して、残りの前記フォトレジスト材料層で前記フォトレジスト層を形成するステップと、を含む請求項１に記載の半導体構造の製造方法。
  11. 前記第２のトレンチと前記第３のトレンチとにおいてワードライン構造を形成するステップは、
    前記第１のマスク層の上面、前記第２のトレンチ及び前記第３のトレンチの底部及び側壁をカバーする金属バリア材料層を形成するステップと、
    前記金属バリア材料層の表面をカバーして、前記第２のトレンチと前記第３のトレンチとを満たす導電性材料層を形成するステップと、
    前記金属バリア材料層の一部と前記導電性材料層の一部を除去して、残りの前記金属バリア材料層をバリア層として、残りの前記導電性材料層を導電層として、前記バリア層と前記導電層とで前記ワードライン構造を形成するステップと、を含み、
    前記バリア層の上面及び前記導電層の上面は、前記活性領域の上面よりも低い請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  12. 前記バリア層の上面は前記導電層の上面よりも低い請求項１１に記載の半導体構造の製造方法。
  13. 前記第２のトレンチと前記第３のトレンチとにおいてワードライン構造を形成するステップの後、前記方法は、さらに、
    前記ワードライン構造の表面をカバーして、前記第２のトレンチと前記第３のトレンチとを満たす保護層を形成するステップを含む請求項１～４のいずれか１項に記載の半導体構造の製造方法。
  14. 半導体構造であって、
    活性領域と、第１のトレンチと前記第１のトレンチ内に形成された分離層とを含む分離領域と、を含む基板であって、前記分離層の上面は全体的に前記活性領域における基板の上面よりも低い基板と、
    前記分離領域の第１のトレンチにおける分離層内に位置する第２のトレンチと、前記活性領域における基板内に位置する、幅が前記第２のトレンチの幅より大きい第３のトレンチと、
    前記第２のトレンチと前記第３のトレンチとにおいて配置されているワードライン構造と、を含み、
    前記ワードライン構造はバリア層と導電層とを含み、前記バリア層は前記導電層と対応するトレンチのトレンチ壁との間に形成されており、前記バリア層の上面は前記導電層の上面よりも低い半導体構造。
  15. 前記バリア層の上面及び前記導電層の上面は前記活性領域の上面よりも低い請求項１４に記載の半導体構造。
  16. 前記半導体構造は、さらに、
    前記ワードライン構造の表面をカバーして、前記第２のトレンチと前記第３のトレンチとを満たす保護層を含む請求項１５に記載の半導体構造。
JP2022541010A 2021-03-18 2021-08-10 半導体構造の製造方法及び半導体構造 Active JP7457127B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202110291828.7 2021-03-18
CN202110291828.7A CN115116960A (zh) 2021-03-18 2021-03-18 半导体结构的制作方法及半导体结构
PCT/CN2021/111829 WO2022193535A1 (zh) 2021-03-18 2021-08-10 半导体结构的制作方法及半导体结构

Publications (2)

Publication Number Publication Date
JP2023522524A JP2023522524A (ja) 2023-05-31
JP7457127B2 true JP7457127B2 (ja) 2024-03-27

Family

ID=83284220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022541010A Active JP7457127B2 (ja) 2021-03-18 2021-08-10 半導体構造の製造方法及び半導体構造

Country Status (4)

Country Link
US (1) US20220302253A1 (ja)
EP (1) EP4086960A4 (ja)
JP (1) JP7457127B2 (ja)
KR (1) KR20220131227A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230253210A1 (en) * 2022-02-09 2023-08-10 Nanya Technology Corporation Semiconductor device with protection layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134395A (ja) 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
CN108305876A (zh) 2017-01-11 2018-07-20 联华电子股份有限公司 半导体元件与其制作方法
CN110534480A (zh) 2018-05-25 2019-12-03 长鑫存储技术有限公司 半导体储存器结构及其字线制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10312469A1 (de) * 2003-03-20 2004-10-07 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur
KR20090044855A (ko) * 2007-11-01 2009-05-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
TW200924109A (en) * 2007-11-21 2009-06-01 Promos Technologies Inc Method for forming shallow trench isolation structure and method for preparing recessed gate structure using the same
KR101061321B1 (ko) * 2009-03-02 2011-08-31 주식회사 하이닉스반도체 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법
KR101060611B1 (ko) * 2009-07-03 2011-08-31 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101150552B1 (ko) * 2009-12-04 2012-06-01 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR101979901B1 (ko) * 2012-12-05 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
KR20150044616A (ko) * 2013-10-17 2015-04-27 삼성전자주식회사 반도체 소자의 제조 방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US20180130702A1 (en) * 2016-11-08 2018-05-10 Globalfoundries Inc. Encapsulation of cobalt metallization
KR102358460B1 (ko) * 2017-08-10 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102342551B1 (ko) * 2017-09-25 2021-12-23 삼성전자주식회사 아이솔레이션 영역을 포함하는 반도체 소자
KR20200061871A (ko) * 2018-11-26 2020-06-03 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11264391B1 (en) * 2020-10-15 2022-03-01 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134395A (ja) 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
CN108305876A (zh) 2017-01-11 2018-07-20 联华电子股份有限公司 半导体元件与其制作方法
CN110534480A (zh) 2018-05-25 2019-12-03 长鑫存储技术有限公司 半导体储存器结构及其字线制造方法

Also Published As

Publication number Publication date
US20220302253A1 (en) 2022-09-22
EP4086960A4 (en) 2023-08-30
KR20220131227A (ko) 2022-09-27
EP4086960A1 (en) 2022-11-09
JP2023522524A (ja) 2023-05-31

Similar Documents

Publication Publication Date Title
TWI477999B (zh) 使用間隔物圖案技術以製造半導體裝置之方法
KR101132803B1 (ko) 미세 패턴 형성 방법
KR101150586B1 (ko) 반도체 소자의 형성 방법
US20110165756A1 (en) Method for manufacturing semiconductor device
CN108231770B (zh) 形成图案的方法
JP2016033968A (ja) 半導体装置の製造方法
US8143163B2 (en) Method for forming pattern of semiconductor device
JP7457127B2 (ja) 半導体構造の製造方法及び半導体構造
US8053370B2 (en) Semiconductor device and fabrications thereof
US7560370B2 (en) Method for manufacturing semiconductor device
WO2022193535A1 (zh) 半导体结构的制作方法及半导体结构
KR20080074529A (ko) 반도체 소자의 콘택 형성 방법
US20230402372A1 (en) Method for forming semiconductor structure and semiconductor structure
US10707092B1 (en) Manufacturing method for semiconductor pattern
US20230253255A1 (en) Manufacturing method for semiconductor structure and semiconductor structure
TWI809529B (zh) 減少主動區域消蝕的淺溝渠隔離結構形成方法以及其半導體結構
WO2022057385A1 (zh) 半导体结构及其制作方法
WO2022148004A1 (zh) 位线接触结构的形成方法及半导体结构
KR100791012B1 (ko) 반도체 소자의 콘택 형성 방법
US6080666A (en) Method for increasing landing pad area
KR0176151B1 (ko) 반도체 장치의 소자 분리 방법
CN114005737A (zh) 一种半导体结构及半导体结构制作方法
KR20220128416A (ko) 반도체 구조물 및 이의 제조방법
TWI553782B (zh) 埋入式字元線及其隔離結構的製造方法
CN116685142A (zh) 半导体元件的制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240314

R150 Certificate of patent or registration of utility model

Ref document number: 7457127

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150