JP7457127B2 - 半導体構造の製造方法及び半導体構造 - Google Patents

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Description

本開示は、半導体技術の分野に関し、特に、半導体構造の製造方法及び半導体構造に関する。
従来のDRAM半導体構造にはハードウェアバグが存在し、つまり、メモリ内の1行(row)のデータを高頻度にアクセス又は攻撃すると、隣接行のデータにビット反転(bit flipping)が発生してしまう。当該バグのため、メモリ領域全体のアクセス権限は高まる。DRAMの製造精度が高くなるにつれて、部品が占める物理的スペースも小さくなる。1つのチップにおいて比較的大きなメモリ容量が集積された場合に、各メモリユニット間の電磁干渉が発生することは避けられない。
DRAM半導体構造について、ビット反転は、主に隣接する分離領域内に形成されるワードライン(隣接ワードライン、Passing Word Line)が活性領域内に形成されるワードライン(アクティブワードライン、Active Word line)に与える影響によるものである一方、DRAMが実際に動作する際に、実際に機能するのはアクティブワードラインであり、ビット反転による影響を減らすために、隣接ワードラインの幅を小さくすることにより2つのワードライン構造間の距離を大きくすることができる。しかしながら、従来の隣接ワードライン及びアクティブワードラインは同時に形成されるものであり、エッチングなどの従来の手段で大きな寸法差を生み出すことは困難である。
本開示の実施例の一態様では、半導体構造の製造方法を提供し、前記方法は、犠牲層を備えた活性領域と、第1のトレンチと前記第1のトレンチ内に形成された分離層とを含む分離領域と、を含む基板を提供するステップと、前記分離層の一部を除去して、第1の溝を形成するステップと、前記活性領域の上面をカバーして前記第1の溝を満たす第1のマスク層を形成するステップと、前記第1のマスク層を平坦化して、前記活性領域の上に位置する前記第1のマスク層の上面と前記分離領域の上に位置する前記第1のマスク層の上面とが同一平面上にあるようにするステップと、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、前記分離領域内に位置する第2のトレンチと、前記活性領域内に位置する第3のトレンチと、を形成するステップであって、前記第3のトレンチの幅が前記第2のトレンチの幅よりも大きいステップと、前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップと、を含む。
本開示の実施例の他の態様では、半導体構造を提供し、前記半導体構造は、基板、第2のトレンチ、第3のトレンチ及びワードライン構造を含み、前記基板は、活性領域と分離領域とを含み、前記分離領域は、第1のトレンチと前記第1のトレンチ内に形成された分離層とを含み、前記第2のトレンチは前記分離領域内に位置し、前記第3のトレンチは、前記活性領域内に位置し、前記第3のトレンチの幅は前記第2のトレンチの幅よりも大きく、前記ワードライン構造は、前記第2のトレンチと前記第3のトレンチとにおいて配置されている。
本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 本開示により提供される製造方法のいくつかのステップに係る半導体構造の概略図である。 図9に示すステップに係る半導体構造の部分拡大図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。 本開示により提供される製造方法の他のステップに係る半導体構造の概略図である。
以下、例示的な実施例について図面を参照しながらより全面的に説明する。しかしながら、例示的な実施例は、多様な形式で実施可能であり、かつ本開示に説明する実施例に限定されると理解すべきではなく、むしろ、これらの実施例は、本開示がより全面かつ完全なものになる上、その構想が当業者に全面的に伝えられるように提供されている。図中の同一又は類似の構成には同一符号を付し、その詳細な説明は省略する。
図1~図9、及び図11を参照すれば、本開示において提供される半導体構造の製造方法のいくつかのステップに係る半導体構造の概略図をそれぞれ例示的に示している。当該例示的な実施例では、本開示において提供される半導体構造の製造方法については、例えばDRAMに適用される半導体構造を例として説明する。当業者であれば、本開示の関連設計を他のタイプの半導体構造又は他の工程に適用するために、下記の具体的な実施例に対して行われる修正、追加、置換、削除又はその他の変更は、依然として本開示において提供される半導体構造の製造方法の原理の範囲内に含まれることを容易に理解できる。
図1~図13に示すように、本実施例では、本開示において提供される半導体構造の製造方法は、
犠牲層130を備えた活性領域101と、第1のトレンチ111と第1のトレンチ111内に形成された分離層120とを含む分離領域102と、を含む基板100を提供するステップと、
分離層120の一部を除去して、第1の溝210を形成するステップと、
活性領域101の上面をカバーして第1の溝210を満たす第1のマスク層300を形成するステップと、
第1のマスク層300を平坦化して、活性領域101の上に位置する第1のマスク層300の上面と分離領域102の上に位置する第1のマスク層300の上面が同一平面上にあるようにするステップと、
第1のマスク層300の一部、分離層120の一部及び基板100の一部を除去して、分離領域102内に位置する第2のトレンチ112と、活性領域101内に位置する第3のトレンチ113と、を形成するステップであって、第3のトレンチ113の幅が第2のトレンチ112よりも大きいステップと、
第2のトレンチ112と第3のトレンチ113とにおいてワードライン構造を形成するステップと、を含む。
本開示において、上記設計により、活性領域101のマスク厚さが分離領域102のマスク厚さよりも薄くようになり、この後の製造プロセスでは、分離領域102にて形成されるワードライントレンチの幅が活性領域101にて形成されるワードライントレンチの幅よりも小さくようになり、隣接ワードライン702の幅がアクティブワードライン701の幅よりも小さくようになり、さらに、隣接ワードライン702による影響及びビット反転不良を低減する効果は実現される。
図1に示すように、半導体構造の「基板100を提供する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板100(シリコン基板、Si substrate)と分離層120とを含む。基板100は、活性領域101と分離領域102とを含み、分離領域102は第1のトレンチ111と分離層120とを含み、分離層120は第1のトレンチ111に形成されており、活性領域101の上面には犠牲層130を備えている。これに基づき、第1のトレンチ111は犠牲層130の上面に開口され、且つ分離層120の上面と犠牲層130の上面は同一平面上にある。
選択的に、「基板100を提供する」ステップについて、本実施例では、分離層120の材質はSiOを含み得る。
選択的に、「基板100を提供する」ステップについて、本実施例では、犠牲層130の材質はSiを含み得る。
図2に示すように、半導体構造の「第1の溝210を形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板100と部分的に除去された分離層120とを含む。第1の溝210は分離層120の一部を除去して形成されたものであり、且つ犠牲層130は、分離層120の一部が除去されるとともに除去される。分離層120は部分的に除去された後、分離層120の上面が基板100の上面よりも低くなるため、第1の溝210が形成される。つまり、第1の溝210の底壁は、部分的に除去された分離層120の上面によって定義されたものであり、且つ第1の溝210の側壁は、上記除去工程により露出された第1のトレンチ111の一部のトレンチ壁によって定義されたものである。
選択的に、図2に示すように、「第1の溝210を形成する」ステップについて、本実施例では、犠牲層130及び分離層120の一部はドライエッチング工程によって除去され得る。
選択的に、図2に示すように、「第1の溝210を形成する」ステップについて、本実施例では、第1の溝210の深さh1は、3nm~10nm、例えば3nm、5nm、8nm、10nmなどにすることができる。他の実施例では、第1の溝210の深さh1は、3nm未満又は10nm超え、例えば2.5nm、11nmなどにすることもでき、本実施例に限定されない。
図3に示すように、半導体構造の「第1のマスク層300を形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120及び第1のマスク層300を含む。第1のマスク層300は活性領域101の上面をカバーしており、且つ第1のマスク層300は第1の溝210を満たし、別言すれば、第1のマスク層300は、分離層120の上面と第1のトレンチ111の露出したトレンチ壁の一部とを同時にカバーしている。
選択的に、図3に示すように、「第1のマスク層300を形成する」ステップについて、本実施例では、第1のマスク層300の材質はSiを含み得る。
選択的に、図3に示すように、「第1のマスク層300を形成する」ステップについて、本実施例では、第1のマスク層300は原子層堆積工程によって形成され得る。
選択的に、図3及び図4に示すように、「第1のマスク層300を形成する」ステップについて、本実施例では、第1のマスク層300は、平坦化される前の厚さが15nm~30nm、例えば15nm、20nm、25nm、30nmなどにすることができる。他の実施例では、第1のマスク層300は、平坦化される前の厚さが15nm未満又は30nm超え、例えば14nm、35nmなどにすることもでき、本実施例に限定されない。また、第1の溝210の深さh1が3nm~10nmで、且つ第1のマスク層300の平坦化される前の厚さが15nm~30nmであることを例として、第1のマスク層300は平坦化された後、第1のマスク層300のうち、活性領域101をカバーした部分の第2の層厚h3が約5nm~27nmであり、第1のマスク層300のうち、分離層120をカバーした部分の第1の層厚h2が、第1のマスク層300が平坦化される前の厚さ、すなわち15nm~30nmのままである。
図4に示すように、半導体構造の「第1のマスク層300を平坦化する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120及び上面が平坦化された第1のマスク層300を含む。第1のマスク層300の上面が平坦化された後、ほぼ平面と形成され、つまり、第1のマスク層300のうち、活性領域101に対応する部分と分離領域102(第1のトレンチ111)に対応する部分の上面は、同一平面上にある。これに基づき、第1のマスク層300のうち、分離領域102に対応する部分が第1のトレンチ111を満たすため、第1のマスク層300の当該部分の第1の厚さh2は、活性領域101に対応する部分の第2の厚さh3よりも大きい。
選択的に、図4に示すように、「第1のマスク層300を平坦化する」ステップについて、本実施例では、第1のマスク層300の上面は、化学機械研磨工程(CMP、Chemical-Mechanical Polishing)によって平坦化され得る。
図5~図9に示すように、半導体構造の「第2のトレンチ112と第3のトレンチ113とを形成する」ときのいくつかのステップにおける構造概略図をそれぞれ示している。具体的に、「第2のトレンチ112と第3のトレンチ113とを形成する」ステップについて、具体的に、
第1のマスク層300において第2のマスク層400を形成し、第2のマスク層400で第1のマスク層300の表面をカバーするステップと、
第2のマスク層400においてパターン付きのフォトレジスト層600を形成するステップと、
フォトレジスト層600をマスクとして、第1のマスク層300の一部、分離層120の一部及び基板100の一部をエッチングするステップと、を含む。
さらに、本実施例では、第2のマスク層400においてパターン付きのフォトレジスト層600を形成するステップは、
第2のマスク層においてフォトレジスト材料層を形成するステップと、
図6に示すように、露光現像技術を採用してフォトレジスト材料層601の一部を除去して、残りのフォトレジスト材料層601でフォトレジスト層600を構成するステップと、を含む。
さらに、図5及び図6に示すように、本実施例では、第2のマスク層400において第2のマスク層400の上面をカバーする誘電体層500を形成してもよい。これに基づき、「フォトレジスト材料層601を形成する」ステップについて、フォトレジスト材料層601は誘電体層500の上面をカバーしている。他の実施例では、フォトレジスト材料層601は、他の工程や手段によって第2のマスク層400に形成されてもよく、且つ第2のマスク層400の上面を直接カバーし、又は、本実施例における誘電体層500などの他の構造を介在させてもよい。
図5に示すように、半導体構造の「フォトレジスト材料層601を形成する」ステップにおける構造概略図を例示的に示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120、第1のマスク層300、第2のマスク層400、誘電体層500及びフォトレジスト材料層601を含む。第2のマスク層400は第1のマスク層300の上面に形成されている。誘電体層500は第2のマスク層400の上面に形成されている。フォトレジスト材料層601は誘電体層500の上面にコーティングされている。
図6に示すように、半導体構造の「フォトレジスト層600を形成する」ステップにおける構造概略図を例示的に示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120、第1のマスク層300、第2のマスク層400、誘電体層500及びパターン化されたフォトレジスト層600を含む。第2のマスク層400は第1のマスク層300の上面に形成されている。誘電体層500は第2のマスク層400の上面に形成されている。フォトレジスト層600は、誘電体層500の上面にコーティングされており、露光工程において誘電体層500が底層として使用され得る。パターン化されたフォトレジスト層600は開口610を備えており、これらの開口610がこの後の製造プロセスで形成される第2のトレンチ112と第3のトレンチ113との位置(すなわちワードライン構造の位置)に1対1で対応し、且つこれらの開口610の幅がほぼ同じである。
選択的に、図5に示すように、「第2のマスク層400を形成する」ステップについて、本実施例では、第2のマスク層400の材質は炭素(C)を含み得る。
選択的に、図5に示すように、「第2のマスク層400を形成する」ステップについて、本実施例では、第2のマスク層400は化学蒸着工程によって形成され得る。
選択的に、図5に示すように、「第2のマスク層400を形成する」ステップについて、本実施例では、第2のマスク層400の厚さは150nm~200nmで、例えば150nm、160nm、175nm、200nmなどにすることができる。他の実施例では、第2のマスク層400の厚さは150nm未満又は200nm超え、例えば140nm、210nmなどにすることもでき、本実施例に限定されない。
選択的に、図5に示すように、「誘電体層500を形成する」ステップについて、本実施例では、誘電体層500の材質はSi又はSi又はSiONを含み得る。
さらに、図7~図9に示すように、本実施例では、フォトレジスト層600をマスクとして、第1のマスク層300の一部、分離層120の一部及び基板100の一部をエッチングするステップは、
フォトレジスト層600をマスクとして、第2のマスク層400の一部をエッチングし、第2のマスク層400内に第4のトレンチ220を形成するステップと、
フォトレジスト層600を除去するステップと、
第4のトレンチ220に沿って下向きに、第1のマスク層300の一部、分離層120の一部及び基板100の一部をエッチングするステップと、
第2のマスク層400を除去するステップと、を含む。
図7に示すように、半導体構造の「第4のトレンチ220を形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120、第1のマスク層300、部分的に除去された第2のマスク層400及び部分的に除去された誘電体層500を含む。パターン化されたフォトレジスト層600をマスクとして使用し、フォトレジスト層600の開口610のパターンを誘電体層500と第2のマスク層400の一部とに転写して、露光プロセス中にフォトレジスト層600をすべて除去する。形成された第4のトレンチ220は、誘電体層500の上面において開口されて、第2のマスク層400まで延びる。
図8に示すように、半導体構造の「第3の溝230と第4の溝240とを形成する」ステップにおける構造概略図を示している。具体的に、当該ステップに係る半導体構造は、活性領域101、部分的に除去された基板100、部分的に除去された分離層120、部分的に除去された第1のマスク層300及び引き続き部分的に除去された第2のマスク層400を含む。第4のトレンチ220の底部から第2のマスク層400、第1のマスク層300、活性領域101及び分離層120を引き続きエッチングして、ピッチダブリング工程により、当該エッチングプロセスでは、第1のマスク層300において形成されたチャネルの断面は、上側幅が大きくて下側幅が小さい略台形となる。第1のマスク層300のうち、分離層120をカバーした部分(すなわち、第1の溝210を満たす部分)の第1の厚さh2は、活性領域101をカバーした部分の第2の厚さh3よりも大きいため、上記断面が台形であるチャネルは、活性領域101の上面における開口幅が、分離層120の上面における開口幅よりも大きく、それによって、当該開口から引き続き下向きにエッチングして形成された、活性領域101に位置する第4の溝240の幅は、分離層120に位置する第3の溝230の幅よりも大きくなる。別言すれば、第3の溝230は、分離層120に位置する第4のトレンチ220の下に形成され、第4の溝240は、活性領域101に位置する第4のトレンチ220の下に形成される。
図9及び図10に示すように、図9は、半導体構造の「第2のトレンチ112と第3のトレンチ113とを形成する」ステップにおける構造概略図を示しており、図10は、図9に示す半導体構造の部分拡大図を例示的に示している。具体的に、当該ステップに係る半導体構造は、活性領域101、引き続き部分的に除去された基板100、引き続き部分的に除去された分離層120及び部分的に除去された第1のマスク層300を含む。第2のトレンチ112は、第3の溝230の底部から分離層120を引き続きエッチングすることにより形成され、第3のトレンチ113は、第4の溝240の底部から活性領域101を引き続きエッチングすることにより形成され、第2のマスク層400は、上記エッチング中にすべて除去される。第4の溝240の幅が第3の溝230の幅より大きく、且つ第3のトレンチ113が第4の溝240の底部から引き続きエッチングすることにより形成され、第2のトレンチ112が第3の溝230の底部から引き続きエッチングすることによる形成されるため、図10に示すように、第3のトレンチ113の第1の幅d1は、第2のトレンチ112の第2の幅d2よりも大きい。
選択的に、図10に示すように、「第2のトレンチ112と第3のトレンチ113とを形成する」ステップについて、本実施例では、第3のトレンチ113の第1の幅d1と第2のトレンチ112の第2の幅d2との差の値は1nm~5nm、例えば1nm、2nm、3.5nm、5nmなどにすることができる。他の実施例では、第3のトレンチ113の第1の幅d1と第2のトレンチ112の第2の幅d2との差の値は、5nm超えで、例えば5.5nmなどにすることもでき、本実施例に限定されない。
選択的に、図10に示すように、「第2のトレンチ112と第3のトレンチ113とを形成する」ステップについて、本実施例では、第2のトレンチ112の深さは180nm~200nm、例えば180nm、190nm、195nm、200nmなどにすることができる。他の実施例では、第2のトレンチ112の深さは、180nm未満又は200nm超え、例えば175nm、205nmなどにすることもでき、本実施例に限定されない。
選択的に、図10に示すように、「第2のトレンチ112と第3のトレンチ113とを形成する」ステップについて、本実施例では、第3のトレンチ113の深さは150nm~170nm、例えば150nm、155nm、160nm、170nmなどにすることができる。他の実施例では、第3のトレンチ113の深さは150nm未満又は170nm超え、例えば145nm、175nmなどにすることができ、本実施例に限定されない。
選択的に、本実施例では、第2のトレンチ112及び第3のトレンチ113にてワードライン構造を形成するステップは、
図11に示すように、第1のマスク層300の上面、第2のトレンチ112及び第3のトレンチ113の底部及び側壁をカバーする金属バリア材料層721を形成するステップと、
図12に示すように、金属バリア材料層の表面をカバーして、かつ第2のトレンチ112と第3のトレンチ113とを満たす導電性材料層711を形成するステップと、
図13に示すように、金属バリア材料層721の一部と導電性材料層711の一部とを除去して、残りの金属バリア材料層721をバリア層720とし、残りの導電性材料層711を導電層710として、バリア層720と導電層710とでワードライン構造を形成するステップと、を含み、
バリア層720の上面及び導電層710の上面は、活性領域101の上面よりも低い。
さらに、「ワードライン構造を形成する」ステップについて、本実施例では、バリア層720の上面は導電層710の上面よりも低いため、ゲート誘起ドレインリーク電流(gate-induced drain leakage、GIDL)を減らすことができる。
さらに、「ワードライン構造を形成する」ステップについて、本実施例では、第2のトレンチ112及び第3のトレンチ113にてワードライン構造を形成するステップの後、当該ステップは、
ワードライン構造の表面をカバーして、かつ第2のトレンチ112と第3のトレンチ113とを満たす保護層800を形成するステップを含む。
図11に示すように、半導体構造の「金属バリア材料層721を形成する」ステップにおける構造概略図を示しており、具体的に、図10に示すような半導体構造の部分拡大図を示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120、第1のマスク層300及び金属バリア材料層721を含む。金属バリア材料層721は、第1のマスク層300の上面、第2のトレンチ112及び第3のトレンチ113の底部及び側壁をカバーする。
図12に示すように、半導体構造の「導電性材料層711を形成する」ステップにおける構造概略図を示しており、具体的に、図10に示すような半導体構造の部分拡大図を示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120、第1のマスク層300、金属バリア材料層721及び導電性材料層711を含む。導電性材料層711は、金属バリア材料層の表面をカバーして、且つ第2のトレンチ112と第3のトレンチ113とを満たしている。
図13に示すように、半導体構造の「ワードライン構造を形成する」ステップにおける構造概略図を示しており、具体的に、図10に示すような半導体構造の部分拡大図を示している。具体的に、当該ステップに係る半導体構造は、基板100、分離層120、第1のマスク層300及びワードライン構造を含む。ワードライン構造は、第2のトレンチ112と第3のトレンチ113とにそれぞれ形成されており、第3のトレンチ113の第1の幅d1は第2のトレンチ112の第2の幅d2よりも大きいため、第3のトレンチ113に形成されたワードライン構造(すなわち、アクティブワードライン701)の幅は、第2のトレンチ112に形成されたワードライン構造(すなわち、隣接ワードライン702)の幅よりも大きい。また、ワードライン構造は、導電層710と、導電層710とトレンチのトレンチ壁との間に形成されたバリア層720と、を含む。
以上により、本開示において提供される半導体構造の製造方法は、基板においてマスクをカバーして、活性領域のマスク厚さを分離領域のマスク厚さよりも薄くすることにより、この後の製造プロセスでは、分離領域に形成されたワードライントレンチの幅は、活性領域に形成されたワードライントレンチの幅よりも小さくなり、隣接ワードラインの幅はアクティブワードラインの幅よりも小さくなり、さらに、隣接ワードラインによる影響及びビット反転不良を低減する効果は実現される。
なお、本開示において提供される半導体構造の製造方法及び当該方法を用いて作られた半導体構造の効果を確認するために、出願人は実験論証を行い、その結果、第1の溝の深さが5nmである場合、第2のトレンチと第3のトレンチとの間には幅0.55nmの違いがあることが判明され、さらに、大量の実験を積み重ねった結果、第1の溝の深さとトレンチ幅の違いとの間の線形関係は概ね、0.1nm幅の差/1nm深さであることがわかった。出願人は、実際の生産中に、第1の溝の深さを約8nm~10nmにする場合、約1nmのトレンチ幅の違いが生じた。
以下、本開示において提供される半導体構造の製造方法の一例示的な実施例に関する上記の詳細な説明に基づき、図13を参照しながら、本開示において提供される半導体構造の一例示的な実施例について説明する。
図13に示すように、本実施例では、本開示において提供される半導体構造は、活性領域101と、第1のトレンチ111と第1のトレンチ111に形成された分離層120とを含む分離領域102と、を含む基板100を含み、分離層120の上面には、第2のトレンチ112が配置されており、活性領域101の上面には、第3のトレンチ113が配置されており、第3のトレンチ113の幅は第2のトレンチ112の幅よりも大きく、第3のトレンチ113と第2のトレンチ112とには、それぞれワードライン構造が配置されている。
選択的に、図14に示すように、本実施例では、半導体構造は、さらに、ワードライン構造の表面をカバーして、かつ第2のトレンチ112と第3のトレンチ113とを満たす保護層800を含む。
選択的に、図13に示すように、本実施例では、ワードライン構造は、第2のトレンチ112と第3のトレンチ113とに配置された導電層710と、導電層710とトレンチのトレンチ壁との間に配置されたバリア層720と、を含み、バリア層720の上面及び導電層710の上面は、活性領域101の上面よりも低い。
さらに、ワードライン構造には導電層710が含まれる設計に基づき、本実施例では、導電層710の材質は、W(タングステン金属)を含み得る。
さらに、ワードライン構造にはバリア層720が含まれる設計に基づき、本実施例ではバリア層720の材質はTiNを含み得る。
選択的に、図13に示すように、本実施例では、分離層120の材質はSiOを含み得る。
選択的に、図13に示すように、本実施例では、第1のマスク層300の材質はSiを含み得る。
選択的に、図13に示すように、本実施例では、第1のマスク層300のうち、分離層120をカバーする部分の第1の層厚h2は15nm~30nm、例えば15nm、20nm、25nm、30nmなどにすることができる。他の実施例では、第1のマスク層300のうち、分離層120をカバーする部分の第1の層厚h2は、15nm未満又は30nm超え、例えば14nm、35nmなどにすることもでき、本実施例に限定されない。また、第1の溝210の深さh1が3nm~10nmで、且つ第1のマスク層300のうち、分離層120をカバーする部分の第1の層厚h2が15nm~30nmである場合を例として、第1のマスク層300のうち、活性領域101をカバーする部分の第2の層厚h3は概ね5nm~27nmである。
選択的に、図13に示すように、本実施例では、第3のトレンチ113の第1の幅d1と第2のトレンチ112の第2の幅d2との差の値は1nm~5nm、例えば1nm、2nm、3.5nm、5nmなどにすることができる。他の実施例では、第3のトレンチ113の第1の幅d1と第2のトレンチ112の第2の幅d2との差の値は5nm超え、例えば5.5nmなどにすることもでき、本実施例に限定されない。
選択的に、図13に示すように、本実施例では、第2のトレンチ112の深さは180nm~200nm、例えば180nm、190nm、195nm、200nmなどにすることができる。他の実施例では、第2のトレンチ112の深さは180nm未満又は200nm超え、例えば175nm、205nmなどにすることもでき、本実施例に限定されない。
選択的に、図13に示すように、本実施例では、第3のトレンチ113の深さは150nm~170nm、例えば150nm、155nm、160nm、170nmなどにすることができる。他の実施例では、第3のトレンチ113の深さは150nm未満又は170nm超え、例えば145nm、175nmなどにすることもでき、本実施例に限定されない。
以上により、本開示において提供される半導体構造の分離領域に形成されたワードライントレンチの幅は、活性領域に形成されたワードライントレンチの幅よりも小さいため、隣接ワードラインの幅はアクティブワードラインの幅よりも小さくなり、それによって、隣接ワードラインによる影響及びビット反転不良を低減する効果は実現される。
本開示は、いくつかの典型的な実施例を参照して説明されてきたが、使用される用語は、説明及び例示するためのものであり、限定するためのものではないことを理解すべきである。本開示は、開示の精神又は本質から逸脱することなく、様々な形態で具体化することができるため、上記実施例は、前述の詳細のいずれかに限定されるものではなく、特許請求の範囲によって限定される精神及び範囲内で広く解釈されるべきであることを理解すべきであり、したがって、特許請求の範囲又はそれらの等価物の範囲内にあるすべての変更及び修正は、いずれも特許請求の範囲によってカバーされるべきである。
本願は2021年03月18日に中国特許局に提出した、出願番号が202110291828.7で、発明の名称が「半導体構造の製造方法及び半導体構造」という中国特許出願の優先権を主張し、その全ての内容は援用によって本願に組み合わせられる。

Claims (16)

  1. 半導体構造の製造方法であって、
    犠牲層を備えた活性領域と、第1のトレンチと前記第1のトレンチ内に形成された分離層とを含む分離領域と、を含む基板を提供するステップと、
    前記分離層の一部を除去して、第1の溝を形成するステップと、
    前記活性領域の上面をカバーして前記第1の溝を満たす第1のマスク層を形成するステップと、
    前記第1のマスク層を平坦化して、前記活性領域の上に位置する前記第1のマスク層の上面と前記分離領域の上に位置する前記第1のマスク層の上面とが同一平面上にあるようにするステップと、
    前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、前記分離領域内に位置する第2のトレンチと、前記活性領域内に位置する第3のトレンチと、を形成するステップであって、前記第3のトレンチの幅が前記第2のトレンチの幅よりも大きいステップと、
    前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップと、を含み、
    前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、第2のトレンチと第3のトレンチとを形成するステップは、
    前記第1のマスク層において前記第1のマスク層の表面をカバーする第2のマスク層を形成するステップと、
    前記第2のマスク層においてパターン付きのフォトレジスト層を形成するステップと、
    前記フォトレジスト層をマスクとして、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップと、を含み、
    前記フォトレジスト層をマスクとして、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップは、
    前記フォトレジスト層をマスクとして、前記第2のマスク層の一部をエッチングすることにより、前記第2のマスク層内に第4のトレンチを形成するステップと、
    前記フォトレジスト層を除去するステップと、
    前記第4のトレンチに沿って下向きに、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップと、
    前記第2のマスク層を除去するステップと、を含む半導体構造の製造方法。
  2. 前記第2のトレンチの深さは180nm~200nmである請求項1に記載の半導体構造の製造方法。
  3. 前記第3のトレンチの深さは150nm~170nmである請求項1に記載の半導体構造の製造方法。
  4. 前記第3のトレンチの幅と前記第2のトレンチの幅との差の値は1nm~5nmである請求項1に記載の半導体構造の製造方法。
  5. 前記第1の溝を形成するステップは、
    エッチング工程を用いて前記犠牲層と前記分離層の一部とを除去して、前記分離層の上面を前記活性領域の上面よりも低くするステップを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  6. 前記第1のマスク層の材質はSiを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  7. 前記第1のマスク層の厚さは15nm~30nmである請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  8. 前記第1のマスク層は原子層堆積工程によって形成される請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  9. 前記第1のマスク層を平坦化するステップは、
    化学機械研磨工程を採用して前記第1のマスク層を平坦化するステップを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  10. 前記第2のマスク層においてパターン付きのフォトレジスト層を形成するステップは、
    前記第2のマスク層においてフォトレジスト材料層を形成するステップと、
    露光現像技術を採用して前記フォトレジスト材料層の一部を除去して、残りの前記フォトレジスト材料層で前記フォトレジスト層を形成するステップと、を含む請求項に記載の半導体構造の製造方法。
  11. 前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップは、
    前記第1のマスク層の上面、前記第2のトレンチ及び前記第3のトレンチの底部及び側壁をカバーする金属バリア材料層を形成するステップと、
    前記金属バリア材料層の表面をカバーして、前記第2のトレンチと前記第3のトレンチとを満たす導電性材料層を形成するステップと、
    前記金属バリア材料層の一部と前記導電性材料層の一部を除去して、残りの前記金属バリア材料層をバリア層として、残りの前記導電性材料層を導電層として、前記バリア層と前記導電層とで前記ワードライン構造を形成するステップと、を含み、
    前記バリア層の上面及び前記導電層の上面は、前記活性領域の上面よりも低い請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  12. 前記バリア層の上面は前記導電層の上面よりも低い請求項11に記載の半導体構造の製造方法。
  13. 前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップの後、前記方法は、さらに、
    前記ワードライン構造の表面をカバーして、前記第2のトレンチと前記第3のトレンチとを満たす保護層を形成するステップを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。
  14. 半導体構造であって、
    活性領域と、第1のトレンチと前記第1のトレンチ内に形成された分離層とを含む分離領域と、を含む基板であって、前記分離層の上面は全体的に前記活性領域における基板の上面よりも低い基板と、
    前記分離領域の第1のトレンチにおける分離層内に位置する第2のトレンチと、前記活性領域における基板内に位置する、幅が前記第2のトレンチの幅より大きい第3のトレンチと、
    前記第2のトレンチと前記第3のトレンチとにおいて配置されているワードライン構造と、を含み、
    前記ワードライン構造はバリア層と導電層とを含み、前記バリア層は前記導電層と対応するトレンチのトレンチ壁との間に形成されており、前記バリア層の上面は前記導電層の上面よりも低い半導体構造。
  15. 記バリア層の上面及び前記導電層の上面は前記活性領域の上面よりも低い請求項14に記載の半導体構造。
  16. 前記半導体構造は、さらに、
    前記ワードライン構造の表面をカバーして、前記第2のトレンチと前記第3のトレンチとを満たす保護層を含む請求項15に記載の半導体構造。
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