JP7457127B2 - 半導体構造の製造方法及び半導体構造 - Google Patents
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Description
犠牲層130を備えた活性領域101と、第1のトレンチ111と第1のトレンチ111内に形成された分離層120とを含む分離領域102と、を含む基板100を提供するステップと、
分離層120の一部を除去して、第1の溝210を形成するステップと、
活性領域101の上面をカバーして第1の溝210を満たす第1のマスク層300を形成するステップと、
第1のマスク層300を平坦化して、活性領域101の上に位置する第1のマスク層300の上面と分離領域102の上に位置する第1のマスク層300の上面が同一平面上にあるようにするステップと、
第1のマスク層300の一部、分離層120の一部及び基板100の一部を除去して、分離領域102内に位置する第2のトレンチ112と、活性領域101内に位置する第3のトレンチ113と、を形成するステップであって、第3のトレンチ113の幅が第2のトレンチ112よりも大きいステップと、
第2のトレンチ112と第3のトレンチ113とにおいてワードライン構造を形成するステップと、を含む。
第1のマスク層300において第2のマスク層400を形成し、第2のマスク層400で第1のマスク層300の表面をカバーするステップと、
第2のマスク層400においてパターン付きのフォトレジスト層600を形成するステップと、
フォトレジスト層600をマスクとして、第1のマスク層300の一部、分離層120の一部及び基板100の一部をエッチングするステップと、を含む。
第2のマスク層においてフォトレジスト材料層を形成するステップと、
図6に示すように、露光現像技術を採用してフォトレジスト材料層601の一部を除去して、残りのフォトレジスト材料層601でフォトレジスト層600を構成するステップと、を含む。
フォトレジスト層600をマスクとして、第2のマスク層400の一部をエッチングし、第2のマスク層400内に第4のトレンチ220を形成するステップと、
フォトレジスト層600を除去するステップと、
第4のトレンチ220に沿って下向きに、第1のマスク層300の一部、分離層120の一部及び基板100の一部をエッチングするステップと、
第2のマスク層400を除去するステップと、を含む。
図11に示すように、第1のマスク層300の上面、第2のトレンチ112及び第3のトレンチ113の底部及び側壁をカバーする金属バリア材料層721を形成するステップと、
図12に示すように、金属バリア材料層の表面をカバーして、かつ第2のトレンチ112と第3のトレンチ113とを満たす導電性材料層711を形成するステップと、
図13に示すように、金属バリア材料層721の一部と導電性材料層711の一部とを除去して、残りの金属バリア材料層721をバリア層720とし、残りの導電性材料層711を導電層710として、バリア層720と導電層710とでワードライン構造を形成するステップと、を含み、
バリア層720の上面及び導電層710の上面は、活性領域101の上面よりも低い。
ワードライン構造の表面をカバーして、かつ第2のトレンチ112と第3のトレンチ113とを満たす保護層800を形成するステップを含む。
Claims (16)
- 半導体構造の製造方法であって、
犠牲層を備えた活性領域と、第1のトレンチと前記第1のトレンチ内に形成された分離層とを含む分離領域と、を含む基板を提供するステップと、
前記分離層の一部を除去して、第1の溝を形成するステップと、
前記活性領域の上面をカバーして前記第1の溝を満たす第1のマスク層を形成するステップと、
前記第1のマスク層を平坦化して、前記活性領域の上に位置する前記第1のマスク層の上面と前記分離領域の上に位置する前記第1のマスク層の上面とが同一平面上にあるようにするステップと、
前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、前記分離領域内に位置する第2のトレンチと、前記活性領域内に位置する第3のトレンチと、を形成するステップであって、前記第3のトレンチの幅が前記第2のトレンチの幅よりも大きいステップと、
前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップと、を含み、
前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部を除去して、第2のトレンチと第3のトレンチとを形成するステップは、
前記第1のマスク層において前記第1のマスク層の表面をカバーする第2のマスク層を形成するステップと、
前記第2のマスク層においてパターン付きのフォトレジスト層を形成するステップと、
前記フォトレジスト層をマスクとして、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップと、を含み、
前記フォトレジスト層をマスクとして、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップは、
前記フォトレジスト層をマスクとして、前記第2のマスク層の一部をエッチングすることにより、前記第2のマスク層内に第4のトレンチを形成するステップと、
前記フォトレジスト層を除去するステップと、
前記第4のトレンチに沿って下向きに、前記第1のマスク層の一部、前記分離層の一部及び前記基板の一部をエッチングするステップと、
前記第2のマスク層を除去するステップと、を含む半導体構造の製造方法。 - 前記第2のトレンチの深さは180nm~200nmである請求項1に記載の半導体構造の製造方法。
- 前記第3のトレンチの深さは150nm~170nmである請求項1に記載の半導体構造の製造方法。
- 前記第3のトレンチの幅と前記第2のトレンチの幅との差の値は1nm~5nmである請求項1に記載の半導体構造の製造方法。
- 前記第1の溝を形成するステップは、
エッチング工程を用いて前記犠牲層と前記分離層の一部とを除去して、前記分離層の上面を前記活性領域の上面よりも低くするステップを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。 - 前記第1のマスク層の材質はSi3N4を含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。
- 前記第1のマスク層の厚さは15nm~30nmである請求項1~4のいずれか1項に記載の半導体構造の製造方法。
- 前記第1のマスク層は原子層堆積工程によって形成される請求項1~4のいずれか1項に記載の半導体構造の製造方法。
- 前記第1のマスク層を平坦化するステップは、
化学機械研磨工程を採用して前記第1のマスク層を平坦化するステップを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。 - 前記第2のマスク層においてパターン付きのフォトレジスト層を形成するステップは、
前記第2のマスク層においてフォトレジスト材料層を形成するステップと、
露光現像技術を採用して前記フォトレジスト材料層の一部を除去して、残りの前記フォトレジスト材料層で前記フォトレジスト層を形成するステップと、を含む請求項1に記載の半導体構造の製造方法。 - 前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップは、
前記第1のマスク層の上面、前記第2のトレンチ及び前記第3のトレンチの底部及び側壁をカバーする金属バリア材料層を形成するステップと、
前記金属バリア材料層の表面をカバーして、前記第2のトレンチと前記第3のトレンチとを満たす導電性材料層を形成するステップと、
前記金属バリア材料層の一部と前記導電性材料層の一部を除去して、残りの前記金属バリア材料層をバリア層として、残りの前記導電性材料層を導電層として、前記バリア層と前記導電層とで前記ワードライン構造を形成するステップと、を含み、
前記バリア層の上面及び前記導電層の上面は、前記活性領域の上面よりも低い請求項1~4のいずれか1項に記載の半導体構造の製造方法。 - 前記バリア層の上面は前記導電層の上面よりも低い請求項11に記載の半導体構造の製造方法。
- 前記第2のトレンチと前記第3のトレンチとにおいてワードライン構造を形成するステップの後、前記方法は、さらに、
前記ワードライン構造の表面をカバーして、前記第2のトレンチと前記第3のトレンチとを満たす保護層を形成するステップを含む請求項1~4のいずれか1項に記載の半導体構造の製造方法。 - 半導体構造であって、
活性領域と、第1のトレンチと前記第1のトレンチ内に形成された分離層とを含む分離領域と、を含む基板であって、前記分離層の上面は全体的に前記活性領域における基板の上面よりも低い基板と、
前記分離領域の第1のトレンチにおける分離層内に位置する第2のトレンチと、前記活性領域における基板内に位置する、幅が前記第2のトレンチの幅より大きい第3のトレンチと、
前記第2のトレンチと前記第3のトレンチとにおいて配置されているワードライン構造と、を含み、
前記ワードライン構造はバリア層と導電層とを含み、前記バリア層は前記導電層と対応するトレンチのトレンチ壁との間に形成されており、前記バリア層の上面は前記導電層の上面よりも低い半導体構造。 - 前記バリア層の上面及び前記導電層の上面は前記活性領域の上面よりも低い請求項14に記載の半導体構造。
- 前記半導体構造は、さらに、
前記ワードライン構造の表面をカバーして、前記第2のトレンチと前記第3のトレンチとを満たす保護層を含む請求項15に記載の半導体構造。
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