CN116685142A - 半导体元件的制造方法 - Google Patents
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Abstract
一种半导体元件的制造方法包含：形成硬遮罩层于半导体结构上，其中硬遮罩层具有第一镂空部以及第二镂空部；形成光阻层于硬遮罩层上方并填充第一镂空部以及第二镂空部；在光阻层远离半导体结构的一侧形成第一凹陷以及第二凹陷，其中第一凹陷与第二凹陷具有不同深度；以及利用具有第一凹陷以及第二凹陷的光阻层与硬遮罩层的第一镂空部以及第二镂空部于半导体结构的第一区域以及第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至导体层。借由执行本发明的半导体元件的制造方法，不但可以制造出具有质量更好的接触窗的半导体元件，相较于背景技术更加省时，从而增进半导体元件的生产效率。
Description
技术领域
本发明有关于一种半导体元件的制造方法。
背景技术
在DRAM电容器的结构上方通常包含数个沟槽，这些沟槽用于在后续工艺填充有导电材料而成为接触连通柱，因此这些沟槽又被称为接触窗。由于DRAM电容器的结构包含阵列区域以及周边区域，且位在DRAM电容器的结构的顶端的导体层分别在阵列区域以及周边区域中的所在高度不同，使得这些接触窗的深度必须随着具有不同所在高度的导体层而具有不同的深度。这样的结构又称为多阶层接触窗(multi-level contact window)半导体结构。
然而，在现行的多阶层接触窗工艺中，经过单一蚀刻沟槽的步骤后，容易造成要求的深度较浅的沟槽蚀刻过深而去除了导体层的一部分，并在要求的深度较深的沟槽蚀刻过浅而没有抵达导体层并且消耗过多的导电层。这样的蚀刻工艺导致DRAM电容器的性能表现无法令人满意。虽然可以针对具有不同要求的深度的接触窗分开蚀刻，举例来说，可以先蚀刻要求的深度较深的沟槽，调整相关参数后再蚀刻要求的深度较浅的沟槽。但分开蚀刻的制造步骤又会造成工艺的时间拉长，而影响半导体元件的生产效率。
因此，如何提出一种半导体元件的制造方法，尤其是一种适用于多阶层接触窗的半导体元件的制造方法，是目前业界亟欲投入研发资源解决的问题之一。
发明内容
有鉴于此，本发明的一目的在于提出一种可有解决上述问题的半导体元件的制造方法。
为了达到上述目的，依据本发明的一实施方式，一种半导体元件的制造方法包含：形成硬遮罩层于半导体结构上，其中硬遮罩层具有第一镂空部以及第二镂空部，半导体结构包含介电质层、导体层以及堆叠结构依序堆叠，半导体结构具有第一区域以及第二区域分别位于第一镂空部以及第二镂空部下方，且导体层在第一区域中的部位与在第二区域中的部位相对于硬遮罩层的距离相异；形成光阻层于硬遮罩层上方并填充第一镂空部以及第二镂空部；在光阻层远离半导体结构的一侧形成第一凹陷以及第二凹陷，其中第一凹陷与第二凹陷具有不同深度；以及利用具有第一凹陷以及第二凹陷的光阻层与硬遮罩层的第一镂空部以及第二镂空部于第一区域以及第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至导体层。
于本发明的一或多个实施方式中，形成硬遮罩层于半导体结构上的步骤使硬遮罩层形成于介电质层上。
于本发明的一或多个实施方式中，在形成硬遮罩层于半导体结构上的步骤中，导体层在第一区域中的部位相对于硬遮罩层的距离大于导体层在第二区域中的部位相对于硬遮罩层的距离。
于本发明的一或多个实施方式中，形成光阻层于硬遮罩层上方并填充第一镂空部以及第二镂空部的步骤利用涂布工艺。
于本发明的一或多个实施方式中，在光阻层远离半导体结构的该侧形成第一凹陷以及第二凹陷的步骤完全去除于第一镂空部中的光阻层。
于本发明的一或多个实施方式中，在光阻层远离半导体结构的该侧形成第一凹陷以及第二凹陷的步骤利用曝光工艺以及显影工艺。
于本发明的一或多个实施方式中，利用具有第一凹陷以及第二凹陷的光阻层与硬遮罩层的第一镂空部以及第二镂空部于第一区域以及第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至导体层的步骤使得第一凹陷具有第一深度且第二凹陷具有第二深度，第一沟槽具有第三深度且第二沟槽具有第四深度。
于本发明的一或多个实施方式中，第一深度大于第二深度，第三深度大于第四深度，使得在利用具有第一凹陷以及第二凹陷的光阻层与硬遮罩层的第一镂空部以及第二镂空部于第一区域以及第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至导体层的步骤中，第一沟槽以及第二沟槽大体上同时暴露出导体层。
于本发明的一或多个实施方式中，利用具有第一凹陷以及第二凹陷的光阻层与硬遮罩层的第一镂空部以及第二镂空部于第一区域以及第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至导体层的步骤使得导体层暴露。
于本发明的一或多个实施方式中，利用具有第一凹陷以及第二凹陷的光阻层与硬遮罩层的第一镂空部以及第二镂空部于第一区域以及第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至导体层的步骤利用蚀刻工艺。
综上所述，于本发明的半导体元件的制造方法中，由于对光阻层在第一区域、第二区域以及第三区域上方的部位以不同剂量来曝光与显影，使得光阻层分别在第一区域、第二区域以及第三区域上方可以具有不同深度的第一凹陷、第二凹陷以及第三凹陷。除此之外，于本发明的半导体元件的制造方法中，由于分别在位于半导体结构的上方的硬遮罩层形成具有不同深度的第一凹陷、第二凹陷以及第三凹陷的光阻层，使得在后续执行蚀刻工艺时可以在半导体结构的第一区域、第二区域以及第三区域中同时蚀刻出具有不同深度的第一沟槽、第二沟槽以及第三沟槽，并使第一沟槽、第二沟槽以及第三沟槽形成为同时抵达导体层。借由执行本发明的半导体元件的制造方法，不但可以制造出具有质量更好的接触窗的半导体元件，相较于背景技术更加省时，从而增进半导体元件的生产效率。
以上所述仅用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本发明的具体细节将在下文的实施方式及相关图式中详细介绍。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1为绘示根据本发明的一实施方式的半导体元件的制造方法的流程图。
图2为绘示根据本发明的一实施方式的半导体元件的制造方法的制造阶段的示意图。
图3为绘示根据本发明的一实施方式的半导体元件的制造方法的制造阶段的示意图。
图4为绘示根据本发明的一实施方式的半导体元件的制造方法的制造阶段的示意图。
图5为绘示根据本发明的一实施方式的半导体元件的制造方法的制造阶段的示意图。
图6为绘示根据本发明的一实施方式的半导体元件的制造方法的制造阶段的示意图。
具体实施方式
以下将以图式揭露本发明的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，于本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些现有惯用的结构与元件在图式中将以简单示意的方式绘示。在所有图式中相同的标号将用于表示相同或相似的元件。
空间相对的词汇(例如，“低于”、“下方”、“之下”、“上方”、“之上”等相关词汇)于此用以简单描述如图所示的元件或特征与另一元件或特征的关系。在使用或操作时，除了图中所绘示的转向之外，这些空间相对的词汇涵盖装置的不同转向。再者，这些装置可旋转(旋转90度或其他角度)，且在此使用的空间相对的描述语可作对应的解读。另外，术语“由…制成”可以表示“包含”或“由…组成”。
请参考图1，其为根据本发明的一实施方式绘示的半导体元件的制造方法M的流程图。如图1所示，半导体元件的制造方法M包含步骤S10、步骤S12、步骤S14以及步骤S16。本文在详细叙述图1的步骤S10、步骤S12、步骤S14以及步骤S16时请同时参考图2至图6。
在详细叙述半导体元件的制造方法M之前，请先参考图2。图2提供了一种半导体结构100。半导体结构100包含堆叠结构110、设置于堆叠结构110上方的导体层120A、导体层120B以及导体层120C以及设置于导体层120A、导体层120B以及导体层120C上方的介电质层130A、介电质层130B以及介电质层130C。更详细的说，半导体结构100包含第一区域A1、第二区域A2以及第三区域A3。在第一区域A1中，介电质层130A位于导体层120A上方。在第二区域A2中，导体层120B位于堆叠结构110上方，且介电质层130B位于导体层120B上方。在第三区域A3中，导体层120C位于堆叠结构110上方，且介电质层130C位于导体层120C上方。在本实施方式中，介电质层130A、介电质层130B以及介电质层130C的顶部共平面。
需要说明的是，在本实施方式中，在第一区域A1中的导体层120A的下方包含堆叠结构110。但为了简单说明的原因，故在图2至图6中绘示的第一区域A1中皆省略了堆叠结构110。另外，在本实施方式中，导体层120A、导体层120B以及导体层120C分别为一个导体层在第一区域A1、第二区域A2以及第三区域A3中的部位，故导体层120A、导体层120B以及导体层120C实际上属于同一个导体层。另外，在本实施方式中，介电质层130A、介电质层130B以及介电质层130C分别为一个介电质层在第一区域A1、第二区域A2以及第三区域A3中的部位，故介电质层130A、介电质层130B以及介电质层130C实际上属于同一个介电质层。
在本实施方式中，如图2所示，堆叠结构110在第一区域A1、第二区域A2以及第三区域A3中分别具有不同的高度，使得导体层120A、导体层120B以及导体层120C在第一区域A1、第二区域A2以及第三区域A3中不在同一水平面上。
在一些实施方式中，堆叠结构110可以是例如用于形成动态随机存取存储器(DRAM)的半导体结构，但本发明不以此为限。在一些实施方式中，堆叠结构110可以是任何包含有一或多个导电材料、一或多个介电材料或其组合的半导体堆叠结构。
在一些实施方式中，导体层120A、导体层120B以及导体层120C的材料可以是钨、多晶硅(poly-silicon)或其他任何合适的材料。本发明不意欲针对导体层120A、导体层120B以及导体层120C的材料进行限制。
在一些实施方式中，导体层120A、导体层120B以及导体层120C可以借由任何合适的方法形成，例如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)、PVD(物理气相沉积)、ALD(原子层沉积)、PEALD(等离子体增强原子层沉积)、ECP(电化学电镀)、化学电镀等。本发明不意欲限制形成导体层120A、导体层120B以及导体层120C的方法。
在一些实施方式中，介电质层130A、介电质层130B以及介电质层130C的材料可以是氧化物、低k材料或其他任何合适的材料。本发明不意欲针对介电质层130A、介电质层130B以及介电质层130C的材料进行限制。
在一些实施方式中，介电质层130A、介电质层130B以及介电质层130C可以借由任何合适的方法形成，例如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)、PVD(物理气相沉积)、ALD(原子层沉积)、PEALD(等离子体增强原子层沉积)、ECP(电化学电镀)、化学电镀等。本发明不意欲限制形成介电质层130A、介电质层130B以及介电质层130C的方法。
在一些实施方式中，使介电质层130A、介电质层130B以及介电质层130C的顶部共平面可以借由例如化学机械平坦化(CMP)的方法形成。或者，在一些实施方式中，使介电质层130A、介电质层130B以及介电质层130C的顶部共平面可以使用蚀刻或任何合适的方法来形成。本发明不意欲限制使介电质层130A、介电质层130B以及介电质层130C的顶部共平面的方法。
以下详细叙述步骤S10、步骤S12、步骤S14以及步骤S16的操作。
首先，执行步骤S10：形成硬遮罩层HM于半导体结构100上。
请参考图3，硬遮罩层HM形成于位在半导体结构100的第一区域A1、第二区域A2以及第三区域A3上方。更具体地说，硬遮罩层HM位于介电质层130A、介电质层130B以及介电质层130C上。如图3所示，硬遮罩层HM具有镂空部O1、镂空部O2以及镂空部O3。镂空部O1、镂空部O2以及镂空部O3分别位于第一区域A1、第二区域A2以及第三区域A3上方且分别对应导体层120A、导体层120B以及导体层120C。换言之，本发明的硬遮罩层HM经图案化的硬遮罩层HM。
在一些实施方式中，硬遮罩层HM可以是例如多晶硅、硅氮化物(SixNy)、硅氧化物(SixOy)或氮化硅(TiN)的材料。本发明不意欲针对硬遮罩层HM的材料进行限制。
在一些实施方式中，硬遮罩层HM可以借由任何合适的方法形成，例如CVD(化学气相沉积)、PECVD(等离子体增强化学气相沉积)、PVD(物理气相沉积)、ALD(原子层沉积)、PEALD(等离子体增强原子层沉积)、ECP(电化学电镀)、化学电镀等。本发明不意欲针对形成硬遮罩层HM的方法进行限制。
在一些实施方式中，如图3所示，镂空部O1、镂空部O2以及镂空部O3分别位于导体层120A、导体层120B以及导体层120C正上方。
在一些实施方式中，镂空部O1、镂空部O2以及镂空部O3可以借由例如光刻(lithography)或其他可能的蚀刻方法来形成。本发明不意欲针对图案化硬遮罩层HM的方法进行限制。
在一些实施方式中，镂空部O1、镂空部O2以及镂空部O3具有相同的临界尺寸(CD，critical dimension)。此处的临界尺寸可以简单理解为镂空部O1、镂空部O2以及镂空部O3的宽度。
在一些实施方式中，如图3所示，镂空部O1、镂空部O2以及镂空部O3的数量各为一，此仅是为了简单说明。实际上，镂空部O1、镂空部O2以及镂空部O3的数量可以为复数个。因此，本发明不意欲针对镂空部O1、镂空部O2以及镂空部O3的数量进行限制。
接着，执行步骤S12：形成光阻层PR于硬遮罩层HM上方并填充镂空部O1、镂空部O2以及镂空部O3。
请参考图4，光阻层PR形成于硬遮罩层HM上，并横跨半导体结构100的第一区域A1、第二区域A2以及第三区域A3。在一些实施方式中，光阻层PR完全覆盖硬遮罩层HM。在一些实施方式中，光阻层PR覆盖硬遮罩层HM使得光阻层PR完全填充硬遮罩层HM的镂空部O1、镂空部O2以及镂空部O3。
在一些实施方式中，如图4所示，光阻层PR在第一区域A1、第二区域A2以及第三区域A3上方具有相同厚度。具体来说，光阻层PR远离硬遮罩层HM的一侧为平整的。但本发明不意欲针对光阻层PR在第一区域A1、第二区域A2以及第三区域A3上方的厚度进行限制。
在一些实施方式中，光阻层PR利用涂布工艺形成于硬遮罩层HM上并填充镂空部O1、镂空部O2以及镂空部O3，但本发明不以此为限。在一些实施方式中，光阻层PR可以利用其他合适的方法形成于硬遮罩层HM上并填充镂空部O1、镂空部O2以及镂空部O3。
接着，执行步骤S14：在光阻层PR远离半导体结构100的一侧形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。
请参考图5，光阻层PR在第一区域A1、第二区域A2以及第三区域A3上方的部位被去除。更详细的说，如图5所示，光阻层PR的部位被去除以分别在第一区域A1、第二区域A2以及第三区域A3上方形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。第一凹陷R1具有第一深度da，第二凹陷R2具有第二深度db，第三凹陷R3具有第三深度dc。
在一些实施方式中，光阻层PR利用曝光工艺以及显影工艺在远离半导体结构100的一侧被去除。更详细地说，光阻层PR利用曝光工艺以及显影工艺在第一区域A1、第二区域A2以及第三区域A3上方形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。举例来说，可以分别对光阻层PR位于第一区域A1、第二区域A2以及第三区域A3上方的部位以不同剂量曝光，其中在光阻层PR位于第一区域A1上方的部位所使用的剂量大于在光阻层PR位于第二区域A2上方的部位所使用的剂量，且在光阻层PR位于第二区域A2上方的部位所使用的剂量大于在光阻层PR位于第三区域A3上方的部位所使用的剂量。
接着，举例来说，再分别对光阻层PR位于第一区域A1、第二区域A2以及第三区域A3上方的部位显影，以在光阻层PR上分别形成第一凹陷R1、第二凹陷R2以及第三凹陷R3。
以上仅为简单说明而举例，本发明不意欲针对在光阻层PR远离半导体结构100的一侧形成第一凹陷R1、第二凹陷R2以及第三凹陷R3的方法进行限制。
在一些实施方式中，第一深度da大于第二深度db，且第二深度db大于第三深度dc。
在一些实施方式中，如图5所示，光阻层PR在第一区域A1上方形成第一凹陷R1，使得镂空部O1中的光阻层PR被完全去除。但本发明不意欲对此进行限制。
在一些实施方式中，如图5所示，光阻层PR在第二区域A2上方形成第二凹陷R2，使得镂空部O2中部分填充光阻层PR。但本发明不意欲对此进行限制。
在一些实施方式中，如图5所示，光阻层PR在第三区域A3上方形成第三凹陷R3，使得镂空部O3中仍完全填充光阻层PR。但本发明不意欲对此进行限制。
接着，执行步骤S16：利用具有第一凹陷R1、第二凹陷R2以及第三凹陷R3的光阻层PR与硬遮罩层HM的镂空部O1、镂空部O2以及镂空部O3于第一区域A1、第二区域A2以及第三区域A3中分别形成具有不同深度的第一沟槽T1、第二沟槽T2以及第三沟槽T3延伸至导体层120A、导体层120B以及导体层120C。
请参考图6，半导体结构100中具有第一沟槽T1、第二沟槽T2以及第三沟槽T3。如图6所示，半导体结构100的第一沟槽T1、第二沟槽T2以及第三沟槽T3穿过介电质层130A、介电质层130B以及介电质层130C而分别连通至导体层120A、导体层120B以及导体层120C。
在步骤S16中，如图6所示，利用具有第一凹陷R1、第二凹陷R2以及第三凹陷R3的光阻层PR，使得镂空部O1、镂空部O2以及镂空部O3中的光阻层PR被完全去除。接着，再利用镂空部O1、镂空部O2以及镂空部O3分别形成第一沟槽T1、第二沟槽T2以及第三沟槽T3于介电质层130A、介电质层130B以及介电质层130C。除此之外，如图6所示，执行步骤S16使得第一沟槽T1、第二沟槽T2以及第三沟槽T3分别具有第四深度dd、第五深度de以及第六深度df。第四深度dd、第五深度de以及第六深度df即第一沟槽T1、第二沟槽T2以及第三沟槽T3分别在介电质层130A、介电质层130B以及介电质层130C中的深度。在本实施方式中，第四深度dd、第五深度de以及第六深度df的定义为分别自介电质层130A、介电质层130B以及介电质层130C的顶面至导体层120A、导体层120B以及导体层120C的顶面的距离。
在本实施方式中，可以借由蚀刻工艺利用具有第一凹陷R1、第二凹陷R2以及第三凹陷R3的光阻层PR与硬遮罩层HM的镂空部O1、镂空部O2以及镂空部O3于第一区域A1、第二区域A2以及第三区域A3中分别形成第一沟槽T1、第二沟槽T2以及第三沟槽T3。
在一些实施方式中，如图6所示，上述蚀刻工艺同时完全去除镂空部O1、镂空部O2以及镂空部O3中的光阻层PR，并同时去除硬遮罩层HM的顶面上的部分光阻层PR。
在一些实施方式中，如图6所示，上述蚀刻工艺同时通过经图案化的硬遮罩层HM对介电质层130A、介电质层130B以及介电质层130C蚀刻，以同时形成第一沟槽T1、第二沟槽T2以及第三沟槽T3。更详细地说，借由上述蚀刻工艺形成的第一沟槽T1、第二沟槽T2以及第三沟槽T3同时抵达导体层120A、导体层120B以及导体层120C并同时暴露导体层120A、导体层120B以及导体层120C。需要特别说明的是，蚀刻以同时暴露导体层120A、导体层120B以及导体层120C使得导体层120A、导体层120B以及导体层120C在步骤S16中并没有其任何一部位被去除而保持完好。
在本实施方式中，第一沟槽T1、第二沟槽T2以及第三沟槽T3可以借由非等向性蚀刻(例如：干蚀刻)或其他蚀刻方法来形成，但本发明不以此为限。在一些实施方式中，第一沟槽T1、第二沟槽T2以及第三沟槽T3可以借由等向性蚀刻(例如：湿蚀刻)或其他蚀刻方法来形成。本发明不意欲针对第一沟槽T1、第二沟槽T2以及第三沟槽T3的形成方法进行限制。
在一些实施方式中，步骤S16可以借由先执行化学机械平坦化工艺，再执行蚀刻工艺以形成第一沟槽T1、第二沟槽T2以及第三沟槽T3。举例来说，首先可以利用化学机械平坦化工艺同时去除硬遮罩层HM的顶面上分别位于第一区域A1、第二区域A2以及第三区域A3上方的光阻层PR。再利用蚀刻工艺使得镂空部O1、镂空部O2以及镂空部O3中的光阻层PR被完全去除。接着，再继续利用蚀刻工艺，通过镂空部O1、镂空部O2以及镂空部O3同时分别形成第一沟槽T1、第二沟槽T2以及第三沟槽T3于介电质层130A、介电质层130B以及介电质层130C延伸至导体层120A、导体层120B以及导体层120C。
需要说明的是，以上仅为举例，本发明不意欲针对执行步骤S16的方法或工艺的次数与顺序进行限制。
借由执行以上步骤S10、步骤S12、步骤S14以及步骤S16，制造者即可通过半导体元件的制造方法M来制造出本发明的具有不同深度的第一沟槽T1、第二沟槽T2以及第三沟槽T3的半导体结构100的半导体元件。
由以上对于本发明的具体实施方式的详述，可以明显地看出，于本发明的半导体元件的制造方法中，由于对光阻层在第一区域、第二区域以及第三区域上方的部位以不同剂量来曝光与显影，使得光阻层分别在第一区域、第二区域以及第三区域上方可以具有不同深度的第一凹陷、第二凹陷以及第三凹陷。除此之外，于本发明的半导体元件的制造方法中，由于分别在位于半导体结构的上方的硬遮罩层形成具有不同深度的第一凹陷、第二凹陷以及第三凹陷的光阻层，使得在后续执行蚀刻工艺时可以在半导体结构的第一区域、第二区域以及第三区域中同时蚀刻出具有不同深度的第一沟槽、第二沟槽以及第三沟槽，并使第一沟槽、第二沟槽以及第三沟槽形成为同时抵达导体层。借由执行本发明的半导体元件的制造方法，不但可以制造出具有质量更好的接触窗的半导体元件，相较于背景技术更加省时，从而增进半导体元件的生产效率。
上述内容概述若干实施方式的特征，使得本领域技术人员可更好地理解本案的态样。本领域技术人员应了解，在不脱离本案的精神和范围的情况下，可轻易使用上述内容作为设计或修改为其他变化的基础，以便实施本文所介绍的实施方式的相同目的及/或实现相同优势。上述内容应当被理解为本发明的举例，其保护范围应以申请专利范围为准。
【符号说明】
100:半导体结构
110:堆叠结构
120A,120B,120C:导体层
130A,130B,130C:介电质层
A1:第一区域
A2:第二区域
A3:第三区域
da:第一深度
db:第二深度
dc:第三深度
dd:第四深度
de:第五深度
df:第六深度
HM:硬遮罩层
M:方法
O1,O2,O3:镂空部
P:研磨部件
PR:光阻层
R1:第一凹陷
R2:第二凹陷
R3:第三凹陷
S10,S12,S14,S16:步骤
T1:第一沟槽
T2:第二沟槽
T3:第三沟槽。
Claims (10)
1.一种半导体元件的制造方法，其特征在于，包含：
形成硬遮罩层于半导体结构上，其中该硬遮罩层具有第一镂空部以及第二镂空部，该半导体结构包含介电质层、导体层以及堆叠结构依序堆叠，该半导体结构具有第一区域以及第二区域分别位于该第一镂空部以及该第二镂空部下方，且该导体层在该第一区域中的部位与在该第二区域中的部位相对于该硬遮罩层的距离相异；
形成光阻层于该硬遮罩层上方并填充该第一镂空部以及该第二镂空部；
在该光阻层远离该半导体结构的一侧形成第一凹陷以及第二凹陷，其中该第一凹陷与该第二凹陷具有不同深度；以及
利用具有该第一凹陷以及该第二凹陷的该光阻层与该硬遮罩层的该第一镂空部以及该第二镂空部于该第一区域以及该第二区域分别形成具有不同深度的第一沟槽以及第二沟槽延伸至该导体层。
2.根据权利要求1所述的方法，其中该形成该硬遮罩层于该半导体结构上的步骤使该硬遮罩层形成于该介电质层上。
3.根据权利要求1所述的方法，其中在该形成该硬遮罩层于该半导体结构上的步骤中，该导体层在该第一区域中的部位相对于该硬遮罩层的距离大于该导体层在该第二区域中的部位相对于该硬遮罩层的距离。
4.根据权利要求1所述的方法，其中该形成该光阻层于该硬遮罩层上方并填充该第一镂空部以及该第二镂空部的步骤利用涂布工艺。
5.根据权利要求1所述的方法，其中该在该光阻层远离该半导体结构的该侧形成该第一凹陷以及该第二凹陷的步骤完全去除于该第一镂空部中的该光阻层。
6.根据权利要求1所述的方法，其中该在该光阻层远离该半导体结构的该侧形成该第一凹陷以及该第二凹陷的步骤利用曝光工艺以及显影工艺。
7.根据权利要求1所述的方法，其中该利用具有该第一凹陷以及该第二凹陷的该光阻层与该硬遮罩层的该第一镂空部以及该第二镂空部于该第一区域以及该第二区域分别形成具有不同深度的该第一沟槽以及该第二沟槽延伸至该导体层的步骤使得该第一凹陷具有第一深度且该第二凹陷具有第二深度，该第一沟槽具有第三深度且该第二沟槽具有第四深度。
8.根据权利要求7所述的方法，其中该第一深度大于该第二深度，该第三深度大于该第四深度，使得在该利用具有该第一凹陷以及该第二凹陷的该光阻层与该硬遮罩层的该第一镂空部以及该第二镂空部于该第一区域以及该第二区域分别形成具有不同深度的该第一沟槽以及该第二沟槽延伸至该导体层的步骤中，该第一沟槽以及该第二沟槽大体上同时暴露出该导体层。
9.根据权利要求1所述的方法，其中该利用具有该第一凹陷以及该第二凹陷的该光阻层与该硬遮罩层的该第一镂空部以及该第二镂空部于该第一区域以及该第二区域分别形成具有不同深度的该第一沟槽以及该第二沟槽延伸至该导体层的步骤使得该导体层暴露。
10.根据权利要求1所述的方法，其中该利用具有该第一凹陷以及该第二凹陷的该光阻层与该硬遮罩层的该第一镂空部以及该第二镂空部于该第一区域以及该第二区域分别形成具有不同深度的该第一沟槽以及该第二沟槽延伸至该导体层的步骤利用蚀刻工艺。
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