TWI771167B - 半導體元件的製造方法 - Google Patents

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一種半導體元件的製造方法包含：形成半導體層堆疊於基板上，其中半導體層堆疊包含第一氮化物層以及位於基板與第一氮化物層之間之氧化物層；薄化半導體層堆疊，使得第一氮化物層在半導體層堆疊之第一區域以及第二區域中分別具有第一厚度以及小於第一厚度之第二厚度；形成數個溝槽於第一區域，且溝槽穿過半導體層堆疊；形成導電層於溝槽之內壁上以及半導體層堆疊的頂面；形成具有穿越部之第二氮化物層於第一區域之導電層上；以及蝕刻第一區域以及第二區域以暴露氧化物層。

Description

半導體元件的製造方法
本揭露係有關於一種半導體元件的製造方法。
DRAM電容器的結構中包含陣列區域以及周邊區域。陣列區域包含位於半導體層堆疊中的數個溝槽以及設置於該數個溝槽上的圖案化硬遮罩。在對陣列區域以及周邊區域蝕刻的製程中，硬遮罩下方的部分以及周邊區域的部分會因此開放，使得一氧化物層暴露。
然而，在現行DRAM電容器的製程中，經過蝕刻的步驟後，會因為消耗過多的導電層而使電容減損，進而導致DRAM電容器的性能表現無法令人滿意。
因此，如何提出一種半導體元件的製造方法，尤其是一種DRAM的電容器之製造方法，是目前業界亟欲投入研發資源解決的問題之一。
有鑑於此，本揭露之一目的在於提出一種可有解決上述問題之半導體元件的製造方法。
為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製造方法包含：形成半導體層堆疊於基板上，其中半導體層堆疊包含第一氮化物層以及位於基板與第一氮化物層之間之氧化物層；薄化半導體層堆疊，使得第一氮化物層在半導體層堆疊之第一區域以及第二區域中分別具有第一厚度以及小於第一厚度之第二厚度；形成數個溝槽於第一區域，且溝槽穿過半導體層堆疊；形成導電層於溝槽之內壁上以及半導體層堆疊的頂面；形成具有穿越部之第二氮化物層於第一區域之導電層上；以及蝕刻第一區域以及第二區域以暴露氧化物層。
於本揭露的一或多個實施方式中，半導體元件的製造方法進一步包含：在形成半導體層堆疊於基板上的步驟之前，形成數個金屬層於基板上，其中金屬層彼此分離。
於本揭露的一或多個實施方式中，形成溝槽於第一區域的步驟係使得溝槽分別連通至金屬層。
於本揭露的一或多個實施方式中，形成導電層於溝槽之內壁上以及半導體層堆疊的頂面的步驟係使得導電層接觸金屬層。
於本揭露的一或多個實施方式中，形成半導體層堆疊於基板上的步驟包含交替地形成數個該氧化物層以及數個第一氮化物層於基板上。
依據本揭露之一實施方式，薄化半導體層堆疊的步驟包含：形成光阻層於半導體層堆疊之第一區域上；以及執行光刻製程以去除光阻層以及第一氮化物層位於第二區域中之部分。
於本揭露的一或多個實施方式中，薄化半導體層堆疊的步驟係執行於形成導電層於溝槽之內壁上以及半導體層堆疊的頂面的步驟之前。
於本揭露的一或多個實施方式中，形成導電層於溝槽之內壁上以及半導體層堆疊的頂面的步驟係利用毯覆式沉積製程。
於本揭露的一或多個實施方式中，蝕刻該第一區域以及該第二區域的步驟包含：去除導電層位於穿越部正下方之部分以及位於第二區域之部分；去除第一氮化物層位於穿越部正下方之部分以及位於第二區域之部分；以及去除氧化物層位於第二區域之部分。
於本揭露的一或多個實施方式中，蝕刻第一區域以及第二區域的步驟係使得氧化物層位於穿越部正下方之部分的厚度小於氧化物層位於第二區域之厚度。
綜上所述，於本揭露的半導體元件的製造方法中，由於薄化半導體層堆疊的步驟係執行於蝕刻第一區域以及第二區域的步驟之前，使得半導體元件的氧化物層在經過蝕刻第一區域以及第二區域的步驟後，其位於穿越部正下方之部分的厚度小於氧化物層位於第二區域之厚度。於本揭露的半導體元件的製造方法中，由於氧化物層位於穿越部正下方之部分的厚度小於氧化物層位於第二區域之厚度，代表達到了在蝕刻第一區域以及第二區域的步驟中減緩了導電層位於穿越部正下方之部分的消耗的目的。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。
空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。另外，術語「由…製成」可以表示「包含」或「由…組成」。
請參考第1圖，其為根據本揭露之一實施方式繪示之半導體元件的製造方法100的流程圖。如第1圖所示，半導體元件的製造方法100包含步驟S101、步驟S102、步驟S103、步驟S104、步驟S105以及步驟S106。本文在詳細敘述第1圖的步驟S101至步驟S106時請同時參考第2圖至第7圖。
以下詳細敘述步驟S101、步驟S102、步驟S103、步驟S104、步驟S105以及步驟S106的操作。
首先，執行步驟S101：形成半導體層堆疊220於基板210上。
請參考第2圖。如第2圖所示，半導體元件200具有第一區域A1以及第二區域A2。具體來說，第一區域A1涵蓋的範圍為第2圖至第7圖中的半導體元件200的左半邊區域，第二區域A2涵蓋的範圍則為第2圖至第7圖中的半導體元件200的右半邊區域。
如第2圖所示，半導體元件200包含基板210以及設置於基板210上的半導體層堆疊220。基板210包含數個導電材料212以及數個金屬層214，且該些導電材料212以及該些金屬層214位於第一區域A1而不位於第二區域A2。每一金屬層214對應地設置於每一導電材料212上，且每一金屬層214之間彼此分離，每一導電材料212之間亦彼此分離。半導體層堆疊220包含數個第一氮化物層222以及數個氧化物層224。
在一些實施方式中，如第2圖所示，形成半導體層堆疊220於基板210上包含交替地形成該些氧化物層224以及該些第一氮化物層222於該基板210上。
在一些實施方式中，數個第一氮化物層222中之最底層與金屬層214相連。
在一些實施方式中，如第2圖所示，金屬層214設置於基板210中，且位於基板210之頂部。
在一些實施方式中，如第2圖所示，金屬層214設置於導電材料212的正上方，但本揭露不以此為限。在一些實施方式中，金屬層214可以相對於導電材料212錯位地形成於其上。
在一些實施方式中，基板210可以是以例如SiO2的材料形成之氧化物層，但本揭露不以此為限。在一些實施方式中，基板210可以是由任何能作為介電層的材料(例如，低介電常數材料(low-k material))所製成之氧化物層。
在一些實施方式中，導電材料212可以是例如多晶矽(polysilicon)的導電材料，但本揭露不以此為限。在一些實施方式中，導電材料212也可以是由例如鎢的金屬材料所製成。或者，在一些實施方式中，導電材料212可以是由任何能導電的導電材料所製成。
在一些實施方式中，金屬層214可以是由例如鎢的金屬材料所製成，但本揭露不以此為限。在一些實施方式中，金屬層214可以是由任何能導電的導電材料所製成。或者，在一些實施方式中，金屬層214可以是由任何能作為使導電物質著陸於其上的著陸墊(landing pad)之導電材料所製成。
在一些實施方式中，第一氮化物層222可以是由例如SixNy的材料所製成，但本揭露不以此為限。在一些實施方式中，第一氮化物層222可以是由任何能作為介電層的含氮材料所製成。
在一些實施方式中，氧化物層224可以是由例如SiO2的材料所製成，但本揭露不以此為限。在一些實施 方式中，氧化物層224可以是由任何能作為介電層的含氧材料所製成。
在一些實施方式中，基板210、導電材料212、金屬層214、第一氮化物層222以及氧化物層224可以藉由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他可能的製程來形成。本揭露不意欲針對基板210、導電材料212、金屬層214、第一氮化物層222以及氧化物層224的形成方法進行限制。
在一些實施方式中，如第2圖所示，第一氮化物層222的數量為三層且氧化物層224的數量為兩層，但本揭露不意欲針對第一氮化物層222以及氧化物層224的數量進行限制。
接著，執行步驟S102：薄化半導體層堆疊220。
具體來說，薄化半導體層堆疊220的步驟還包含：形成光阻層230於半導體層堆疊220之第一區域A1上；以及執行光刻製程(lithography)以去除光阻層230以及第一氮化物層222位於第二區域A2中之部分。
請參考第3圖。如第3圖所示，光阻層230設置於半導體層堆疊220上。更詳細地說，光阻層230設置於半導體層堆疊220之第一氮化物層222的最頂層上，且光阻層230位於第一區域A1而不位於第二區域A2。
請參考第4圖。如第4圖所示，藉由光刻製程，光阻層230以及第一氮化物層222位於第二區域A2中之部分同時被去除。
在一些實施方式中，如第4圖所示，薄化半導體層堆疊220係使得第一氮化物層222的最頂層在半導體層堆疊220之第一區域A1以及第二區域A2中分別具有第一厚度TN1以及小於第一厚度TN1之第二厚度TN2。換言之，第一氮化物層222的最頂層形成為類似階梯的外形。因此，第一氮化物層222的最頂層(即，半導體層堆疊220的最頂部)相應地具有階梯狀的頂面220a。
接著，執行步驟S103：形成溝槽T於第一區域A1，且溝槽T穿過半導體層堆疊220。
請參考第5圖。如第5圖所示，溝槽T穿過半導體層堆疊220的第一氮化物層222以及氧化物層224而分別連通至金屬層214。
在步驟S103中，如第5圖所示，係藉由對半導體層堆疊220蝕刻，利用硬遮罩(未繪示)分別形成數個溝槽T於半導體層堆疊220，且使得溝槽T具有內壁Ta，內壁Ta連接半導體層堆疊220的頂面220a。
在一些實施方式中，溝槽T可以藉由例如乾蝕刻、濕蝕刻或其他蝕刻方法來形成。本揭露不意欲針對溝槽T的形成方法進行限制。
在一些實施方式中，如第5圖所示，溝槽T的寬度可以隨著在半導體層堆疊220中的高度往下而遞減，但本揭露不以此為限。在一些實施方式中，溝槽T在半導體層堆疊220中的寬度可以隨著所在不同高度而保持相同。換言之，本揭露不意欲針對溝槽T的形狀進行限制。
接著，執行步驟S104：形成導電層240於溝槽T之內壁Ta上以及半導體層堆疊220的頂面220a。
請繼續參考第5圖。具體來說，步驟S104實質上係利用毯覆式沉積製程(blanket deposition process)來沉積導電層240於半導體層堆疊220上，致使導電層240共形地形成於半導體層堆疊220的頂面220a與溝槽T之內壁Ta。
在一些實施方式中，形成導電層240於溝槽T之內壁Ta上係使導電層240可以著陸於金屬層214上，從而使得導電層240接觸金屬層214。
在一些實施方式中，導電層240可以藉由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他可能的製程來形成。本揭露不意欲針對導電層240的形成方法進行限制。
接著，執行步驟S105：形成具有穿越部252之第二氮化物層250於第一區域A1之導電層240上。
請參考第6圖。如第6圖所示，第二氮化物層250設置於半導體層堆疊220上。更詳細地說，第二氮化物層250設置於半導體層堆疊220之第一氮化物層222的最頂層上，且第二氮化物層250具有穿越部252換言之，本揭露的第二氮化物層250係圖案化第二氮化物層250。
在一些實施方式中，第二氮化物層250被用作一種硬遮罩(hardmask)，以在後續的蝕刻製程中僅蝕刻穿越部252下方的區域。
在步驟S105中，形成第二氮化物層250於半導體層堆疊220上的步驟還包含：沉積第二氮化物層250於半導體層堆疊220之第一氮化物層222的最頂層上，以及形成穿越部252，以將第二氮化物層250圖案化。
在一些實施方式中，第二氮化物層250可以藉由例如化學氣相沉積(CVD)或其他可能的製程來形成。本揭露不意欲針對第二氮化物層250的形成方法進行限制。
在一些實施方式中，穿越部252可以藉由例如光刻製程或其他可能的蝕刻方法來形成。本揭露不意欲針對圖案化第二氮化物層250的方法進行限制。
在一些實施方式中，第二氮化物層250可以是例如矽氮化物(SixNy)的材料。在一些實施方式中，第二氮化物層250的材料可以是例如矽氮化物(SixNy)和矽氧化物(SixOy)的混合物。在一些實施方式中，第二氮化物層250的材料可以是例如氮化鈦(TiN)的材料。本揭露不意欲針對第二氮化物層250的材料以及材料的混合比例進行限制。
接著，執行步驟S106：蝕刻第一區域A1以及第二區域A2以暴露氧化物層224。
具體來說，蝕刻第一區域A1以及第二區域A2以暴露氧化物層224的步驟還包含：去除導電層240位於穿越部252正下方之部分以及位於第二區域A2之部分；去除第一氮化物層222位於穿越部252正下方之部分以及位於第二區域A2之部分；以及去除氧化物層224位於第二區域A2之部分。
請參考第7圖。如第7圖所示，藉由蝕刻製程，可以同時去除導電層240位於穿越部252正下方之部分以及位於第二區域A2之部分、第一氮化物層222位於穿越部252正下方之部分與位於第二區域A2之部分以及氧化物層224位於第二區域A2之部分。換言之，上述步驟S106所包含的三個步驟係由單一蝕刻步驟完成。
在一些實施方式中，蝕刻第一區域A1以及第二區域A2的步驟係使得至少位於穿越部252正下方的氧化物層224以及位於第二區域A2的氧化物層224暴露。
在一些實施方式中，如第7圖所示，蝕刻第一區域A1以及第二區域A2的步驟係使得氧化物層224位於穿越部252正下方之部分的厚度TO1大於氧化物層224位於第二區域A2之厚度TO2。換句話說，在蝕刻穿越部252正下方的部分時，係以相對較慢的蝕刻速率(即，蝕刻深度下降較慢)去除導電層240位於穿越部252正下方之部分以及第一氮化物層222位於穿越部252正下方之部分，而導致厚度TO1實質上大於厚度TO2。
藉由執行以上步驟S101、步驟S102、步驟S103、步驟S104、步驟S105以及步驟S106，製造者即可透過半導體元件的製造方法100來製造出本揭露的半導體元件200。
除此之外，製造者可以透過半導體元件的製造方法100製造出具有較佳穩定性以及較少的電容損失的半導體元件200，使得半導體元件200的性能表現令人滿意。
由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，於本揭露的半導體元件的製造方法中，由於薄化半導體層堆疊的步驟係執行於蝕刻第一區域以及第二區域的步驟之前，使得半導體元件的氧化物層在經過蝕刻第一區域以及第二區域的步驟後，其位於穿越部正下方之部分的厚度大於氧化物層位於第二區域之厚度。於本揭露的半導體元件的製造方法中，由於氧化物層位於穿越部正下方之部分的厚度大於氧化物層位於第二區域之厚度，這代表達到了在蝕刻第一區域以及第二區域的步驟中減緩了導電層位於穿越部正下方之部分的消耗的目的。
上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。
100:半導體元件的製造方法
200:半導體元件
210:基板 212:導電材料 214:金屬層 220:半導體層堆疊 220a:頂面 222:第一氮化物層 224:氧化物層 230:光阻層 240:導電層 250:第二氮化物層 252:穿越部 A1:第一區域 A2:第二區域 S101,S102,S103,S104,S105,S106:步驟 T:溝槽 Ta:內壁 TN1:第一厚度 TN2:第二厚度 TO1,TO2:厚度
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為繪示根據本揭露之一實施方式之半導體元件的製造方法的流程圖。 第2圖為繪示半導體元件的製造方法的一製造階段的示意圖。 第3圖為繪示半導體元件的製造方法的一製造階段的示意圖。 第4圖為繪示半導體元件的製造方法的一製造階段的示意圖。 第5圖為繪示半導體元件的製造方法的一製造階段的示意圖。 第6圖為繪示半導體元件的製造方法的一製造階段的示意圖。 第7圖為繪示半導體元件的製造方法的一製造階段的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體元件的製造方法
S101,S102,S103,S104,S105,S106:步驟

Claims (10)

  1. 一種半導體元件的製造方法，包含： 形成一半導體層堆疊於一基板上，其中該半導體層堆疊包含一第一氮化物層以及位於該基板與該第一氮化物層之間之一氧化物層； 薄化該半導體層堆疊，使得該第一氮化物層在該半導體層堆疊之一第一區域以及一第二區域中分別具有一第一厚度以及小於該第一厚度之一第二厚度； 形成複數個溝槽於該第一區域，且該些溝槽穿過該半導體層堆疊； 形成一導電層於該些溝槽之內壁上以及該半導體層堆疊的一頂面； 形成具有一穿越部之一第二氮化物層於該第一區域之該導電層上；以及 蝕刻該第一區域以及該第二區域以暴露該氧化物層。
  2. 如請求項1所述之方法，進一步包含： 在該形成該半導體層堆疊於該基板上的步驟之前，形成複數個金屬層於該基板上，其中該些金屬層彼此分離。
  3. 如請求項2所述之方法，其中該形成該些溝槽於該第一區域的步驟係使得該些溝槽分別連通至該些金屬層。
  4. 如請求項3所述之方法，其中該形成該導電層於該些溝槽之內壁上以及該半導體層堆疊的該頂面的步驟係使得該導電層接觸該些金屬層。
  5. 如請求項1所述之方法，其中該形成該半導體層堆疊於該基板上的步驟包含交替地形成複數個該氧化物層以及複數個該第一氮化物層於該基板上。
  6. 如請求項1所述之方法，其中該薄化該半導體層堆疊的步驟包含： 形成一光阻層於該半導體層堆疊之該第一區域上；以及 執行一光刻製程以去除該光阻層以及該第一氮化物層位於該第二區域中之一部分。
  7. 如請求項6所述之方法，其中該薄化該半導體層堆疊的步驟係執行於該形成該導電層於該些溝槽之內壁上以及該半導體層堆疊的該頂面的步驟之前。
  8. 如請求項1所述之方法，其中該形成該導電層於該些溝槽之內壁上以及該半導體層堆疊的該頂面的步驟係利用一毯覆式沉積製程。
  9. 如請求項1所述之方法，其中該蝕刻該第一區域以及該第二區域的步驟包含： 去除該導電層位於該穿越部正下方之一部分以及位於該第二區域之一部分； 去除該第一氮化物層位於該穿越部正下方之一部分以及位於該第二區域之一部分；以及 去除該氧化物層位於該第二區域之一部分。
  10. 如請求項9所述之方法，其中該蝕刻該第一區域以及該第二區域的步驟係使得該氧化物層位於該穿越部正下方之一部分的厚度大於該氧化物層位於該第二區域之厚度。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201635388A (zh) * 2014-12-22 2016-10-01 英特爾股份有限公司 具有氣隙集成電容效益之通孔自我調整和短路改善
US10811543B2 (en) * 2018-12-26 2020-10-20 Texas Instruments Incorporated Semiconductor device with deep trench isolation and trench capacitor
US20210090943A1 (en) * 2016-03-25 2021-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of Forming Trenches with Different Depths

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201635388A (zh) * 2014-12-22 2016-10-01 英特爾股份有限公司 具有氣隙集成電容效益之通孔自我調整和短路改善
US20210090943A1 (en) * 2016-03-25 2021-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of Forming Trenches with Different Depths
US10811543B2 (en) * 2018-12-26 2020-10-20 Texas Instruments Incorporated Semiconductor device with deep trench isolation and trench capacitor

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