CN111180386B - 一种半导体器件中孔结构及其形成方法 - Google Patents
一种半导体器件中孔结构及其形成方法 Download PDFInfo
- Publication number
- CN111180386B CN111180386B CN202010011624.9A CN202010011624A CN111180386B CN 111180386 B CN111180386 B CN 111180386B CN 202010011624 A CN202010011624 A CN 202010011624A CN 111180386 B CN111180386 B CN 111180386B
- Authority
- CN
- China
- Prior art keywords
- opening
- groove
- hard mask
- mask layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 56
- 238000009966 trimming Methods 0.000 claims abstract description 26
- 239000011148 porous material Substances 0.000 claims abstract description 16
- 230000015654 memory Effects 0.000 claims description 14
- 239000007789 gas Substances 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000000758 substrate Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请实施例公开了一种半导体器件中孔结构及其形成方法，所述方法包括：在介电层上形成硬掩膜层，所述硬掩膜层上具有第一开口；基于所述第一开口，对所述介电层进行第一预设深度的蚀刻，形成第一凹槽；修整硬掩膜层，将第一开口增宽为第二开口；基于所述第二开口，对所述介电层进行第二预设深度的蚀刻，形成第二凹槽；其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。
Description
技术领域
本申请涉及半导体制造领域，特别涉及一种半导体器件中孔结构及其形成方法。
背景技术
3D NAND存储器是目前半导体存储器领域的热门器件，其采用了垂直堆叠多层存储单元的器件结构，在实现极高数据存储密度的同时，降低了存储单元的单位成本。由于需要在工艺过程中进行多层堆叠，这其中就涉及了各个层级之间的互连工艺，不同层级之间的互连通常通过连接孔连接。然而在不同的工艺阶段，对连接孔的需求不同。例如，位于阵列层的连接孔C1CH，C1CH顶部连接阵列第一金属层上的V0通孔，底部连接晶圆上的沟道孔(channel hole，CH)，为了保证CH套刻对准(Overlay，OVL)时有足够的工艺窗口，要求C1CH底部尺寸要足够小；为了保证V0通孔有足够的工艺窗口，则要求C1CH顶部尺寸足够大。C1CH需要同时满足上述要求，则C1CH必须为顶大底小的连接孔，然而针对这种顶大底小的连接孔，需要在蚀刻时加很多蚀刻气体，使连接孔的形状变得倾斜，以获得顶大底小的孔，但过多的蚀刻气体，往往使得连接孔出现欠蚀刻(under etch)的现象。
发明内容
本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件中孔结构及其形成方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件中孔结构的形成方法，所述方法包括：
在介电层上形成硬掩膜层，所述硬掩膜层上具有第一开口；
基于所述第一开口，对所述介电层进行第一预设深度的蚀刻，形成第一凹槽；
修整硬掩膜层，将第一开口增宽为第二开口；
基于所述第二开口，对所述介电层进行第二预设深度的蚀刻，形成第二凹槽；
其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。
在一种可选的实施方式中，所述修整硬掩膜层，将第一开口增宽为第二开口，包括：
提供包括氧气和氮气的修整气体；
通过所述修整气体对硬掩膜层进行修整，将第一开口增宽为第二开口。
在一种可选的实施方式中，所述第一凹槽的深宽比范围为10:1至25:1。
在一种可选的实施方式中，所述第一开口和所述第二开口的直径比例范围为1:2至1:5。
在一种可选的实施方式中，所述半导体器件包括三维存储器；所述孔结构位于所述三维存储器的沟道通孔上，所述第一凹槽暴露所述沟道通孔。
在一种可选的实施方式中，所述第一凹槽的直径小于所述沟道通孔的孔径。
第二方面，本申请实施例提供一种半导体器件中孔结构，包括：
顶部开口，所述顶部开口具有第一直径；
底部开口，所述底部开口具有第二直径，所述第二直径小于所述第一直径；
侧壁，所述侧壁从所述顶部开口延伸至所述底部开口，并具有沿所述孔结构径向向内的方向弯折的台阶部。
在一种可选的实施方式中，所述孔结构采用掩膜修整工艺，通过两步蚀刻得到；其中，
所述掩膜修整工艺包括对在蚀刻步骤中所使用的硬掩膜层进行修整，将所述硬掩膜层从具有第一开口增宽为具有第二开口；所述第一开口具有所述第二直径，所述第二开口具有所述第一直径；
所述两步蚀刻包括：使用具有第一开口的硬掩膜层进行蚀刻，形成第一预设深度的第一凹槽；使用具有第二开口的硬掩膜层进行蚀刻，形成第二预设深度的第二凹槽；所述第一预设深度等于所述孔结构的深度，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。
在一种可选的实施方式中，所述孔结构的深度和所述第二直径的比例范围为10:1至25:1。
在一种可选的实施方式中，所述第二直径和所述第一直径的比例范围为1:2至1:5。
在一种可选的实施方式中，所述半导体器件包括三维存储器；所述孔结构位于所述三维存储器的沟道通孔上，所述底部开口暴露所述沟道通孔。
在一种可选的实施方式中，所述第二直径小于所述沟道通孔的孔径。
本申请实施例所提供的一种半导体器件中孔结构及其形成方法，所述方法包括：在介电层上形成硬掩膜层，所述硬掩膜层上具有第一开口；基于所述第一开口，对所述介电层进行第一预设深度的蚀刻，形成第一凹槽；修整硬掩膜层，将第一开口增宽为第二开口；基于所述第二开口，对所述介电层进行第二预设深度的蚀刻，形成第二凹槽；其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。本申请实施例在不增加光罩的前提下，采用掩膜修整工艺，通过两步蚀刻来形成顶大底小的孔结构，从而在不增加工艺成本的前提下，通过简单的蚀刻工艺来形成不规则形(顶大底小)的孔结构。
附图说明
图1为本申请实施例提供的一种半导体器件中孔结构的形成方法的实现流程示意图；
图2a-2e为本申请一具体示例提供的半导体器件中孔结构的形成方法中的结构示意图；
图3为本申请实施例提供的一种半导体器件中孔结构。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
本申请实施例提供一种半导体器件中孔结构的形成方法，图1为本申请实施例提供的一种半导体器件中孔结构的形成方法的实现流程示意图，该方法主要包括以下步骤：
步骤101、在介电层上形成硬掩膜层，所述硬掩膜层上具有第一开口。
在本申请一具体实施例中，在步骤101之前，所述方法还可以包括：提供一衬底；在所述衬底上形成叠层结构；刻蚀所述叠层结构，形成沟道通孔，所述沟道通孔贯穿所述叠层结构以暴露所述衬底；在所述沟道通孔内形成沟道结构；在所述叠层结构以及所述沟道结构上形成所述介电层，所述介电层覆盖整个结构表面(覆盖所述叠层结构以及所述沟道结构的顶部)。需要说明的是，所述衬底，优选地为硅衬底；叠层结构，具体为：多层交错堆叠的氧化物层和氮化物层，氮化物层形成于相邻的氧化物层之间。优选地，氮化物层为氮化硅，氧化物层为氧化硅；所述介电层可以采用化学气相沉积(Chemical Vapor Deposition，CVD)形成于所述叠层结构和所述沟道通孔(以下步骤中提及的“沟道通孔”具体指内部已形成有沟道结构的沟道通孔)之上，所述介电层可以为氧化物层，例如二氧化硅层。
在本申请实施例中，在介电层上形成硬掩膜层(Hard Mark，HM)，并在硬掩膜层上形成光阻层(Photo Resist，PR)；通过光罩对光阻层进行曝光处理，对经曝光处理后的光阻层进行显影，以将未被光照的光阻层去除，使得光阻层在硬掩膜层的上表面呈现图案化，从而形成第一图案，所述第一图案上具有光刻开口；以光阻层为掩膜，蚀刻硬掩膜层，在硬掩膜层上形成与第一图案上的光刻开口对应的第一开口，并去除光阻层，从而在所述硬掩膜层上形成第一开口。其中，所述硬掩膜层可以为传统的硅基硬掩膜材料，如SiN、富氮化硅(SiliconRich Nitride)、SiO2、TEOS或SiON等。
步骤102、基于所述第一开口，对所述介电层进行第一预设深度的蚀刻，形成第一凹槽。
在本申请实施例中，以含有第一开口的硬掩膜层为掩膜对所述介电层进行第一预设深度的蚀刻，形成第一凹槽。在实际应用时，对所述介电层进行蚀刻，可以采用任意一种蚀刻工艺进行，例如，干法蚀刻、湿法蚀刻等蚀刻工艺。其中，所述第一凹槽的蚀刻深度和第一开口的直径的比例(即第一凹槽的深宽比)为10:1至25:1。
在本申请实施例中，在对所述介电层进行蚀刻时，可以从所述介电层的上表面开始蚀刻，直至所述沟道通孔的上表面露出为止，从而形成所述第一凹槽。需要说明的是，在所述硬掩膜层上形成第一开口时，所述第一开口位于与所述沟道通孔对应的位置上，即所述第一开口的中心线与所述沟道通孔的中心线重合，以使形成的第一凹槽可以暴露所述沟道通孔。
步骤103、修整硬掩膜层，将第一开口增宽为第二开口。
在本申请实施例中，提供包括氧气和氮气的修整气体，通过所述修整气体对硬掩膜层进行修整，将第一开口增宽为第二开口，并显露出部分的第一凹槽上缘的转角部位。需要说明的是，还可以通过如湿法蚀刻等方式修整硬掩膜层，将第一开口增宽为第二开口。如此，可以在不增加光罩的前提下，对硬掩膜层进行修整，获得具有第二开口的硬掩膜层，从而减少了工艺成本。
步骤104、基于所述第二开口，对所述介电层进行第二预设深度的蚀刻，形成第二凹槽；其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。
在本申请实施例中，以含有第二开口的硬掩膜层为掩膜对所述介电层进行第二预设深度的蚀刻，形成第二凹槽。其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构；所述孔结构位于所述沟道通孔上，所述第一凹槽暴露所述沟道通孔。在实际应用时，所述第一凹槽和所述第二凹槽可以为圆形凹槽，并且所述第一凹槽的中心线与所述第二凹槽的中心线重合。需要说明的是，在进行蚀刻时，蚀刻的速率是相对稳定的，因此可以通过控制蚀刻时间的方式来控制蚀刻的深度。例如，根据蚀刻速率和预设蚀刻深度估算蚀刻时间，从而在进行蚀刻时，控制蚀刻装置在蚀刻到该时间时停止蚀刻，从而达到预设蚀刻深度的蚀刻。所述第二凹槽的蚀刻深度和第二开口的直径的比例(即第二凹槽的深宽比)为1:4至5:1。
在本申请实施例中，所述第一开口和所述第二开口的直径比例为1:2至1:5。也就是说，所述第一凹槽和第二凹槽的直径的比例为1:2至1:5。例如，第一凹槽的直径为30nm，第二凹槽的直径为120nm。
在本申请实施例中，形成所述孔结构后，去掉所述硬掩膜层，以暴露出所述介电层的表面，在所述第一凹槽和所述第二凹槽内沉积金属材料，以填满所述孔结构；利用研磨工艺去除掉预设厚度的介电层和金属材料，以获得平坦的结构表面，如此，就形成了顶大底小的孔结构。其中，所述预设厚度小于所述第二预设深度。所述金属材料可以为金属钨或金属铜。
需要说明的是，在形成所述顶大底小的孔结构后，还需在所述孔结构上形成连接金属层的V0通孔，也就是说，所述孔结构的顶部必须足够大以保证V0通孔有足够的工艺窗口。在实际应用时，所述孔结构的顶部的直径可能需要达到120nm，以保证V0通孔有足够的工艺窗口，而所述孔结构的底部的直径可能只需要达到30nm即可。
以下结合图2a-2e对本申请实施例提供一种半导体器件中孔结构的形成方法进行详细阐述。如图2a所示，所述半导体器件包括一衬底210，在所述衬底上形成叠层结构220；刻蚀所述叠层结构，以在所述叠层结构220上形成沟道通孔221，所述沟道通孔221贯穿所述叠层结构220以暴露所述衬底210；在所述沟道通孔221内形成沟道结构；在所述叠层结构220以及所述沟道结构上形成介电层230，所述介电层230覆盖所述沟道结构。在介电层230上形成硬掩膜层240，所述硬掩膜层240上具有第一开口241，所述第一开口241暴露出所述介电层230的表面。需要说明的是，图2a中示意出了两个并列设置的第一开口，但在实际应用中，可以根据不同的需求而设置第一开口的个数及第一开口之间的相对位置，本申请不对第一开口的个数及第一开口之间的相对位置进行限制。
在介电层230上形成硬掩膜层240，并在所述硬掩膜层240上形成所述第一开口241的具体工艺过程可以为：在介电层230上形成硬掩膜层，并在硬掩膜层240上形成光阻层，对所述光阻层进行图案化处理至呈现硬掩膜层240的上表面，并形成第一图案，所述第一图案上具有光刻开口，以光阻层为掩膜，蚀刻硬掩膜层240形成与第一图案上的光刻开口对应的第一开口241，并去除光阻层，从而在所述硬掩膜层240上形成第一开口241。
如图2b所示，以含有第一开口241的硬掩膜层240为掩膜对所述介电层230进行第一预设深度的蚀刻，形成第一凹槽251。其中，所述第一凹槽251的蚀刻深度和第一开口241的直径的比例(即第一凹槽251的深宽比)为10:1至25:1。需要说明的是，在对所述介电层230进行蚀刻时，可以从所述介电层230的上表面开始蚀刻，直至所述沟道通孔221的上表面露出为止，从而形成所述第一凹槽251。还需要说明的是，在所述硬掩膜层240上形成第一开口241时，所述第一开口241位于与所述沟道通孔221对应的位置上，即所述第一开口241的中心线与所述沟道通孔221的中心线重合，以使形成的第一凹槽251可以暴露所述沟道通孔221。
如图2c所示，对硬掩膜层240进行修整，将第一开口241增宽为第二开口242。通过包括氧气和氮气的修整气体对硬掩膜层240进行修整，将第一开口241增宽为第二开口242，并显露出部分的第一凹槽251上缘的转角部位。需要说明的是，还可以通过如湿法蚀刻等方式修整硬掩膜层240，将第一开口241增宽为第二开口242。如此，可以在不增加光罩的前提下，对硬掩膜层进行修整，获得具有第二开口的硬掩膜层，从而减少了工艺成本。
如图2d所示，以含有第二开口242的硬掩膜层240为掩膜对所述介电层230进行第二预设深度的蚀刻，形成第二凹槽252。其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽252与所述第一凹槽251共同构成所述孔结构250；所述孔结构250位于所述沟道通孔221上，所述第一凹槽251暴露所述沟道通孔221。在实际应用时，所述第一凹槽251和所述第二凹槽252可以为圆形凹槽，并且所述第一凹槽251的中心线与所述第二凹槽252的中心线重合。在本申请实施例中，所述第一开口241和所述第二开口242的直径比例为1:2至1:5。也就是说，所述第一凹槽251和第二凹槽252的直径的比例为1:2至1:5。
如图2e所示，形成所述孔结构250后，去掉所述硬掩膜层240，以暴露出所述介电层230的表面，在所述第一凹槽251和所述第二凹槽252内沉积金属材料，以填满所述孔结构250；利用研磨工艺去除掉预设厚度的介电层230和金属材料，以获得平坦的结构表面，如此，就形成了顶大底小的孔结构250。其中，所述预设厚度小于所述第二预设深度，从而保证在研磨工艺后，仍然存在第二凹槽252。在本申请实施例中，所述金属材料可以为金属钨或金属铜。
本申请实施例所提供的一种半导体器件中孔结构及其形成方法，所述方法包括：在介电层上形成硬掩膜层，所述硬掩膜层上具有第一开口；基于所述第一开口，对所述介电层进行第一预设深度的蚀刻，形成第一凹槽；修整硬掩膜层，将第一开口增宽为第二开口；基于所述第二开口，对所述介电层进行第二预设深度的蚀刻，形成第二凹槽；其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。本申请实施例在不增加光罩的前提下，采用掩膜修整工艺，通过两步蚀刻来形成顶大底小的孔结构，从而在不增加工艺成本的前提下，通过简单的蚀刻工艺来形成不规则形(顶大底小)的孔结构。
本申请实施例中还提供一种采用上述实施例中任意一项所述方法制备得到的半导体器件中孔结构。图3示出了制备得到的半导体器件中孔结构；如图所示，所述半导体器件中孔结构300包括：顶部开口310，所述顶部开口310具有第一直径a；
底部开口320，所述底部开口320具有第二直径b，所述第二直径b小于所述第一直径a；
侧壁330，所述侧壁330从所述顶部开口310延伸至所述底部开口320，并具有沿所述孔结构300径向向内的方向弯折的台阶部。
在本申请实施例中，所述孔结构300采用掩膜修整工艺，通过两步蚀刻得到；其中，
所述掩膜修整工艺包括对在蚀刻步骤中所使用的硬掩膜层进行修整，将所述硬掩膜层从具有第一开口增宽为具有第二开口；所述第一开口具有所述第二直径b，所述第二开口具有所述第一直径a；
所述两步蚀刻包括：使用具有第一开口的硬掩膜层进行蚀刻，形成第一预设深度的第一凹槽；使用具有第二开口的硬掩膜层进行蚀刻，形成第二预设深度的第二凹槽；所述第一预设深度等于所述孔结构的深度，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。
在本申请实施例中，所述孔结构300的深度h和所述第二直径b的比例范围为10:1至25:1。
在本申请实施例中，所述孔结构300的第二凹槽的深度和所述第一直径a的比例范围为1:4至5:1。
在本申请实施例中，所述第二直径b和所述第一直径a的比例范围为1:2至1:5。
在本申请实施例中，所述半导体器件包括三维存储器；所述孔结构位于所述三维存储器的沟道通孔上，所述底部开口暴露所述沟道通孔。
在本申请实施例中，所述第二直径小于所述沟道通孔的孔径。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (12)
1.一种半导体器件中孔结构的形成方法，其特征在于，所述方法包括：
在介电层上形成硬掩膜层，所述硬掩膜层上具有第一开口；
基于所述第一开口，对所述介电层进行第一预设深度的蚀刻，形成第一凹槽；
修整硬掩膜层，将第一开口增宽为第二开口；
基于所述第二开口，对所述介电层进行第二预设深度的蚀刻，形成第二凹槽；
其中，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构；
所述半导体器件包括三维存储器；所述孔结构位于所述三维存储器的沟道通孔上。
2.根据权利要求1所述的方法，其特征在于，所述修整硬掩膜层，将第一开口增宽为第二开口，包括：
提供包括氧气和氮气的修整气体；
通过所述修整气体对硬掩膜层进行修整，将第一开口增宽为第二开口。
3.根据权利要求1至2任一项所述的方法，其特征在于，
所述第一凹槽的深宽比范围为10:1至25:1。
4.根据权利要求1至2任一项所述的方法，其特征在于，
所述第一开口和所述第二开口的直径比例范围为1:2至1:5。
5.根据权利要求1所述的方法，其特征在于，所述第一凹槽暴露所述沟道通孔。
6.根据权利要求5所述的方法，其特征在于，所述第一凹槽的直径小于所述沟道通孔的孔径。
7.一种半导体器件中孔结构，其特征在于，包括：
顶部开口，所述顶部开口具有第一直径；
底部开口，所述底部开口具有第二直径，所述第二直径小于所述第一直径；
侧壁，所述侧壁从所述顶部开口延伸至所述底部开口，并具有沿所述孔结构径向向内的方向弯折的台阶部；
所述半导体器件包括三维存储器；所述孔结构位于所述三维存储器的沟道通孔上。
8.根据权利要求7所述的孔结构，其特征在于，
所述孔结构采用掩膜修整工艺，通过两步蚀刻得到；其中，所述掩膜修整工艺包括对在蚀刻步骤中所使用的硬掩膜层进行修整，将所述硬掩膜层从具有第一开口增宽为具有第二开口；所述第一开口具有所述第二直径，所述第二开口具有所述第一直径；
所述两步蚀刻包括：使用具有第一开口的硬掩膜层进行蚀刻，形成第一预设深度的第一凹槽；使用具有第二开口的硬掩膜层进行蚀刻，形成第二预设深度的第二凹槽；所述第一预设深度等于所述孔结构的深度，所述第二预设深度小于所述第一预设深度；所述第二凹槽与所述第一凹槽共同构成所述孔结构。
9.根据权利要求7至8任一项所述的孔结构，其特征在于，
所述孔结构的深度和所述第二直径的比例范围为10:1至25:1。
10.根据权利要求7至8任一项所述的孔结构，其特征在于，
所述第二直径和所述第一直径的比例范围为1:2至1:5。
11.根据权利要求7所述的孔结构，其特征在于，
所述底部开口暴露所述沟道通孔。
12.根据权利要求11所述的孔结构，其特征在于，
所述第二直径小于所述沟道通孔的孔径。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010011624.9A CN111180386B (zh) | 2020-01-06 | 2020-01-06 | 一种半导体器件中孔结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010011624.9A CN111180386B (zh) | 2020-01-06 | 2020-01-06 | 一种半导体器件中孔结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111180386A CN111180386A (zh) | 2020-05-19 |
| CN111180386B true CN111180386B (zh) | 2022-11-04 |
Family
ID=70654462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010011624.9A Active CN111180386B (zh) | 2020-01-06 | 2020-01-06 | 一种半导体器件中孔结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111180386B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1728358A (zh) * | 2004-07-29 | 2006-02-01 | 三星电子株式会社 | 双金属镶嵌互连的制造方法 |
| CN104347345A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 电容结构的形成方法 |
| CN109727908A (zh) * | 2018-11-26 | 2019-05-07 | 长江存储科技有限责任公司 | 3d nand存储器件中导电插塞的形成方法及3d nand存储器件 |
| CN109950199A (zh) * | 2019-02-19 | 2019-06-28 | 长江存储科技有限责任公司 | 一种半导体器件的形成方法和半导体器件 |
-
2020
- 2020-01-06 CN CN202010011624.9A patent/CN111180386B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1728358A (zh) * | 2004-07-29 | 2006-02-01 | 三星电子株式会社 | 双金属镶嵌互连的制造方法 |
| CN104347345A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 电容结构的形成方法 |
| CN109727908A (zh) * | 2018-11-26 | 2019-05-07 | 长江存储科技有限责任公司 | 3d nand存储器件中导电插塞的形成方法及3d nand存储器件 |
| CN109950199A (zh) * | 2019-02-19 | 2019-06-28 | 长江存储科技有限责任公司 | 一种半导体器件的形成方法和半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111180386A (zh) | 2020-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11348788B2 (en) | Methods for device fabrication using pitch reduction | |
| JP4945740B2 (ja) | フォトリソグラフィー構造よりも狭いピッチを有するパターン | |
| KR100874196B1 (ko) | 마스크 물질 변환 | |
| JP5545524B2 (ja) | 効率的なピッチマルチプリケーションプロセス | |
| US8530352B2 (en) | Methods of patterning a material | |
| CN111180386B (zh) | 一种半导体器件中孔结构及其形成方法 | |
| US7534711B2 (en) | System and method for direct etching | |
| US20210193512A1 (en) | Semiconductor Fabrication Method for Producing Nano-Scaled Electrically Conductive Lines | |
| CN111354630A (zh) | 半导体结构及其制造方法 | |
| CN118098936A (zh) | 半导体结构的制作方法、掩膜结构及半导体结构 | |
| KR100923763B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR101094914B1 (ko) | 다층 배선 구조의 반도체 장치 및 그 제조 방법 | |
| CN115084139A (zh) | 半导体结构及其制作方法 | |
| KR20080030309A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20040005227A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20030042535A (ko) | 반도체소자의 제조 방법 | |
| KR20100071561A (ko) | 반도체 장치의 콘택홀 제조 방법 | |
| KR20050002096A (ko) | 반도체 소자의 콘택홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |