KR101094914B1 - 다층 배선 구조의 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

개시되는 다층 배선 구조의 반도체 장치는 적어도 하나의 반도체 소자가 형성된 제 1 레이어, 반도체 소자의 적어도 하나의 접합 영역과 전기적으로 접속되는 제 1 금속배선이 형성된 제 2 레이어 및 제 2 레이어의 상부층에 제 1 금속배선과 절연되도록 형성되며, 제 1 금속배선이 접속되지 않은 적어도 하나의 접합 영역과 전기적으로 접속되는 제 2 금속배선이 형성된 제 3 레이어를 포함한다.
배선, 마이크로 트렌치

Description

다층 배선 구조의 반도체 장치 및 그 제조 방법{Semiconductor Apparatus with Multiple Layer Wiring Structure and Fabrication Method Thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 다층 배선 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 점차 집적도가 증가하고 있으며, 이에 따라 축소율(shrinkage) 또한 비약적으로 발전하게 되었다. 따라서, 한정된 면적 내에 보다 많은 패턴을 구현하여야 하는 어려움이 있다. 특히, 주변 영역의 경우 하부 레이어에 형성된 소자로 전원을 공급하기 위한 금속 배선을 콘택 플러그를 통해 연결하는데, 요구되는 집적도 및 축소율을 만족시키기 위해 금속 배선의 면적 또한 감소시킬 수 밖에 없다.
전원 공급을 위한 금속배선은 충분한 양의 전류를 흘려 보낼 수 있어야 하며, 이를 위해서는 어느 정도 이상의 면적이 확보되어야 한다. 그런데, 현재의 반도체 장치는 직전 하부 레이어에 형성된 소자로 전원을 공급하기 위한 모든 금속 배선이 동일한 레이어에 형성된다. 따라서, 금속 배선을 충분한 면적을 갖도록 형성하기 어렵고, 충분한 면적을 갖도록 할 경우 인접 금속 배선 간의 간섭 문제로부 터 자유로울 수 없다.
더욱이, 현재의 배선 구조는 인접하는 레이어 간을 연결하도록 되어 있다. 그러므로, 인접하지 않는 레이어의 소자와 접속되도록 배선을 형성하기 위해서는 배선층과 인접하도록 추가의 레이어를 형성하여야 한다. 따라서, 동일한 구조의 레이어를 반복 적층함에 따른 공정 과정의 비효율성은 물론, 제조 비용이 낭비되는 문제가 있다.
도 1은 일반적인 반도체 소자의 배선 구조를 설명하기 위한 도면이다.
메모리 셀 등과 같은 반도체 소자가 형성된 반도체 기판(101) 상에 반도체 소자의 접합 영역과 연결되도록 복수의 다양한 플러그들(105, 107)이 형성된다. 아울러, 플러그(105, 107)과 접촉되도록 금속 배선(109)이 형성된다. 미설명 부호 103은 층간 절연막을 나타낸다.
도 1에서 알 수 있는 바와 같이, 반도체 기판(101)에 형성된 소자는 플러그(105, 107)를 통해 금속 배선(109)과 전기적으로 접속되어 금속 배선(109)으로부터 전원을 공급받는다. 이때, 반도체 기판(101)을 제 1 레이어라 하면, 제 1 레이어에 형성된 소자로 전원을 공급하는 금속 배선(109)은 모두 동일한 제 2 레이어에 형성된다. 따라서, 금속 배선(109) 간의 간격이 조밀하여 상호 전기적 간섭을 유발할 수 있다.
아울러, 제 1 레이어에 형성된 소자를 제 2 레이어가 아닌 다른 레이어에서 사용하고자 할 경우 별도의 콘택을 형성할 수 없어, 해당 소자를 별도의 레이어에 추가로 형성하여야 한다. 이에 따라, 동일한 레이어를 추가로 형성하여야 하는 번 거로움 및 자원 낭비, 반도체 장치의 높이가 증가하는 등의 단점이 있다.
본 발명은 상술한 단점을 해결하기 위하여 안출된 것으로, 한정된 영역 내에서 금속배선의 면적을 확보할 수 있는 다층 배선 구조의 반도체 장치 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 동일한 레이어를 반복 적층하지 않고도 인접하지 않는 레이어를 통해 배선할 수 있는 다층 배선 구조의 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 다층 배선 구조의 반도체 장치는 적어도 하나의 반도체 소자가 형성된 제 1 레이어; 상기 반도체 소자의 적어도 하나의 접합 영역과 전기적으로 접속되는 제 1 금속배선이 형성된 제 2 레이어; 및 상기 제 2 레이어의 상부층에 상기 제 1 금속배선과 절연되도록 형성되며, 상기 제 1 금속배선이 접속되지 않은 상기 적어도 하나의 접합 영역과 전기적으로 접속되는 제 2 금속배선이 형성된 제 3 레이어;를 포함한다.
한편, 본 발명의 일 실시예에 의한 다층 배선 구조의 반도체 장치 제조 방법은 적어도 하나의 반도체 소자에 구비된 접합 영역과 접속되는 복수의 플러그를 형성하는 단계; 하나 또는 인접하는 복수의 플러그 상에 제 1 금속배선을 형성하는 단계; 상기 제 1 금속배선을 포함하는 전체 구조 상에 다층 절연막 및 희생 마스크를 형성하는 단계; 상기 희생 마스크 상에 반사 방지막 패턴을 형성하고, 상기 희 생 마스크에 마이크로 트렌치를 유발시켜 상기 희생 마스크를 지정된 높이로 식각하여, 상기 다층 절연막의 지정된 영역이 노출되도록 하는 단계; 노출된 다층 절연막에 마이크로 트렌치를 유발시켜 상기 다층 절연막을 식각하여, 상기 제 1 금속배선이 형성되지 않은 적어도 하나의 플러그를 노출시키는 단계; 및 상기 노출된 플러그 상에 제 2 금속배선을 형성하는 단계;를 포함한다.
본 발명에 의하면, 한정된 영역 내에서 보다 넓은 면적을 갖는 금속 배선을 형성할 수 있다. 더욱이, 이러한 금속 배선이 수직 계열화되어 있기 때문에 인접 금속 배선과 전기적 간섭을 일으키지 않게 되어 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
한편, 하나의 레이어에 형성된 반도체 소자를 인접하지 않는 레이어에서 배선할 수 있다. 따라서, 불필요한 레이어 적층을 방지할 수 있어 공정 과정을 간단화함은 물론 제조 단가를 감소시킬 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 의한 다층 배선 구조의 반도체 장치를 설명하기 위한 도면이다.
도시한 것과 같이, 본 발명의 일 실시예에 의한 반도체 장치는 적어도 하나의 반도체 소자가 형성된 제 1 레이어로서의 반도체 기판(201), 반도체 소자의 각 접합 영역과 접속되도록 형성되는 복수의 플러그(205, 207), 하나 또는 인접하는 적어도 두 개의 플러그 상에 형성되는 제 2 레이어로서의 제 1 금속배선(209), 제 2 레이어의 상부층에 형성되며 제 1 금속배선(209)이 형성되지 않은 하나 또는 인접하는 적어도 두 개의 플러그 상에 형성되는 제 3 레이어로서의 제 2 금속배선(223)을 포함한다.
도 2에서, 미설명 부호 203은 층간 절연막이며 211, 213 및 215는 절연막을 나타낸다.
도 2에 도시한 다층 배선 구조의 반도체 장치는 도 1과 비교할 때, 단일 층에 형성되던 금속배선을 2중으로 적층하였다는 점에서 차이가 있다. 이에 따라 금속 배선의 면적을 충분히 확보할 수 있어, 반도체 소자로 충분한 양의 전류를 공급할 수 있다.
또한, 반도체 기판(201)에 형성된 반도체 소자를 이와 인접한 제 2 레이어가 아닌 제 3 레이어에서 사용하고자 하는 경우에도, 제 2 금속배선(223)에 의해 반도체 소자와 전기적으로 접속시킬 수 있다. 따라서 반도체 기판(201)에 이미 형성된 반도체 소자를 별도의 레이어에 중복 적층하지 않고도 반도체 소자를 원하는 용도로 사용할 수 있다.
이러한 다층 배선 구조의 반도체 장치는 다양한 방법으로 형성할 수 있다. 금속 배선을 형성하는 대표적인 방법으로 콘택 플러그 형성 및 금속 패턴 형성 공정을 들 수 있는데, 이는 마스킹 공정 및 이에 수반되는 노광/현상/식각 공정이 복수회 되풀이되어 비효율적이다.
따라서, 본 발명에서는 식각 선택비가 현저히 상이한 물질을 다중으로 적층한다. 그리고, 금속배선과 접속할 플러그 상부만이 노출되도록 다중 적층 구조물을 식각하여 금속배선을 형성하는 방법을 제안한다.
도 3 내지 도 12는 본 발명의 일 실시예에 의한 반도체 장치 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3에 도시한 것과 같이 제 1 금속배선이 형성된 반도체 기판이 제공된다. 보다 구체적으로, 적어도 하나의 반도체 소자가 형성된 제 1 레이어로서의 반도체 기판(201) 상에 층간 절연막(203)을 형성한다. 그리고, 층간 절연막(203)의 지정된 부분을 패터닝하여, 반도체 소자의 각 접합 영역과 접속되는 복수의 플러그(205, 207)를 형성한다. 다음, 하나 또는 인접하는 적어도 두 개의 플러그와 전기적으로 접속되도록 제 1 금속배선(209)을 형성한다.
제 1 금속배선(209)이 형성된 제 2 레이어의 상부 레이어(제 3 레이어)에 제 2 금속배선을 형성하기 위해 다음과 같은 공정을 진행한다.
즉, 도 4에 도시한 것과 같이, 제 1 금속배선(209)이 형성된 전체 구조 상에 절연막을 형성한다. 절연막은 제 1 내지 제 3 절연막(211, 213, 215)의 적층 구조물로 형성할 수 있으며, 상호 인접하는 절연막이 식각 선택비가 상이하도록 적층하는 것이 바람직하다. 본 발명의 일 실시예에서, 제 1 절연막(211)은 산화막, 제 2 절연막(213)은 질화막, 제 3 절연막(215)은 산화막으로 형성할 수 있다.
다음, 도 5에 도시한 것과 같이, 전체 구조 상에 희생 마스크(217) 및 반사 방지막(219, 221)을 순차적으로 형성하고, 반사 방지막(221)의 지정된 영역을 패터 닝한다. 여기에서, 희생 마스크(217)는 비정질 탄소막(Amorphous Carbon Layer)으로 형성할 수 있다. 이 경우, 반사 방지막(221)으로서 유기 하부 반사 방지막(Organic Bottom Anti Reflective Coating; BARC)을 형성하여야 비정질 탄소막의 식각 특성을 향상시킬 수 있다.
다만, 유기 하부 반사 방지막의 높이를 낮추기 위해 반사 방지막을 제 1 반사 방지막(219)과 제 2 반사 방지막(221)의 적층 구조로 형성할 수 있으며, 이 경우 제 1 반사 방지막(219)은 실리콘 산화 질화막(SiON)으로, 제 2 반사 방지막(221)은 유기 하부 반사 방지막으로 형성하는 것이 바람직하다.
계속해서, 도 6에 도시한 것과 같이 제 1 및 제 2 반사 방지막(219, 221)을 마스크로 하여 희생 마스크(217)를 식각한다. 이때, 식각 대상물 즉, 희생 마스크(217)의 중앙보다 가장자리 부분에서 식각 속도가 빠르게 진행되는 마이크로 트렌치 효과가 극대화될 수 있는 식각 조건으로 공정을 진행한다. 즉, 바텀 파워를 500~1000W로 하고, 압력을 10~50mT의 저압으로 인가하여 희생 마스크(217) 가장자리 부분의 식각 속도를 향상시킨다. 또한, 식각 가스로는 100~300SCCM의 H2 와 300~1000SCCM의 Ar을 사용하며, 식각 속도는 15~50Å/sec으로 진행하는 것이 바람직하다.
본 실시예에서, 희생 마스크(217)의 식각 공정시 식각 속도를 빠르게 제어하는 가장자리 부분은 후속 공정에 의해 플러그 상부가 노출되는 영역이 된다.
이와 같이, 마이크로 트렌치 효과가 극대화되도록 희생 마스크(217)를 식각 하여, 도 7과 같이 제 3 절연막(215) 상에 희생 마스크(217)의 일부만 남아 있도록 한다. 본 발명의 바람직한 실시예에서, 잔존하는 희생 마스크(217)는 중앙 부분의 높이가 10~100Å 정도가 되도록 제어한다. 아울러, 희생 마스크(217)에 대한 식각 공정이 진행됨에 따라 유기 하부 반사 방지막(221) 또한 함께 제거된다.
이제, 도 8에 도시한 것과 같이, 잔존하는 희생 마스크(217)를 마스크로 하여 제 3 절연막(215)을 식각한다. 이 때, 잔존하는 희생 산화막(217)이 하드 마스크로 작용하여 제 3 절연막(215)의 가장자리 부분에 대한 식각 속도가 빨라지게 되는 마이크로 트렌치 효과를 얻을 수 있다. 즉, 비정질 탄소막은 산화막이나 질화막을 식각하는 데 사용하는 가스에 대하여 식각 선택비가 매우 낮다. 따라서, 10~100Å의 비정질 탄소막은 1000Å 정도의 산화막을 식각할 때까지 잔존할 수 있으므로, 이러한 식각 선택비의 차이를 이용하여 제 3 절연막(215)을 식각하는 것이다. 아울러, 제 3 절연막(215)에 대한 마이크로 트렌치 효과가 더욱 극대화되도록 10~80mT의 저압에서 식각 공정을 진행할 수 있다.
한편, 제 3 절연막(215) 식각을 위한 가스는 제 2 절연막(213)에 대하여 식각 속도가 빠른 물질을 이용함으로써, 제 2 절연막(213)이 식각 스토퍼(stopper)로 작용할 수 있도록 한다.
이에 따라, 제 2 절연막(213)의 상부가 노출되면 제 3 절연막(215)에 대한 식각을 중지하며, 제 2 절연막(213) 상에는 500~1000Å의 제 3 절연막(215)이 잔존하게 된다.
이후, 도 9에 도시한 것과 같이, 제 3 절연막(215) 및 제 1 절연막(211)에 비하여 제 2 절연막(213)에 대한 식각 속도가 빠른 식각 가스를 이용하여 제 2 절연막(213)의 노출된 부분을 제거한다.
제 2 절연막(213)을 질화막으로 구현하고 제 3 및 제 1 절연막(215, 211)을 산화막으로 구현한 경우, 산화막에 비해 절연막에 대한 식각 선택비가 높은 CH2F2 가스를 20~100SCCM 사용하여 공정을 진행할 수 있다. 따라서, 제 2 절연막(213) 상부에 잔존하는 제 3 절연막(215)에 의해 제 2 절연막(213)의 가장자리 부분에서 식각이 빠르게 진행된다.
그리고, 제 2 절연막(213) 식각에 따라 노출된 제 1 절연막(211)을 식각하면, 도 10과 같이 제 1 금속배선(209)이 형성되지 않은 플러그 상부가 노출되게 된다.
다음, 도 11에 도시한 것과 같이, 잔존하는 희생 마스크(217) 및 제 2 절연막(213)을 제거하고, 도 12에 도시한 것과 같이 전체 구조 상에 제 2 금속배선(223)으로 작용할 도전물질을 형성한다.
후속하여, 제 3 절연막(215)의 상부가 노출되도록 평탄화 공정을 수행하여 제 2 금속배선(223)이 상호 절연되도록 하면, 앞서 설명한 도 2와 같은 반도체 장치가 제조되게 된다.
본 실시예에서는 콘택홀 형성이나 금속배선 패턴 형성을 위해 복수회의 마스킹 공정 및 이에 따라 수반되는 노광/현상/식각 공정을 수행하지 않고, 적층 구조의 식각 선택비 차이에 따라 금속 배선을 형성할 수 있다. 따라서 제조 공정을 간 단화할 수 있는 이점이 있다.
또한, 이와 같이 형성된 다층 배선 구조의 반도체 장치는 금속배선의 면적을 충분히 확보할 수 있어, 반도체 소자로 필요한 양의 전류를 공급할 수 있으므로, 반도체 소자의 동작 신뢰성을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 장치의 배선 구조를 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 의한 다층 배선 구조의 반도체 장치를 설명하기 위한 도면,
도 3 내지 도 12는 본 발명의 일 실시예에 의한 반도체 장치 제조 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
201 : 반도체 기판 203 : 층간 절연막
205, 207 : 플러그 209 : 제 1 금속배선
211 : 제 1 절연막 213 : 제 2 절연막
215 : 제 3 절연막 217 : 희생 마스크
219 : 제 1 반사 방지막 221 : 제 2 반사 방지막
223 : 제 2 금속배선

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 적어도 하나의 반도체 소자에 구비된 접합 영역과 접속되는 복수의 플러그를 형성하는 단계;
    하나 또는 인접하는 복수의 플러그 상에 제 1 금속배선을 형성하는 단계;
    상기 제 1 금속배선을 포함하는 전체 구조 상에 다층 절연막 및 희생 마스크를 형성하는 단계;
    상기 희생 마스크 상에 반사 방지막 패턴을 형성하고, 상기 희생 마스크에 마이크로 트렌치를 유발시켜 상기 희생 마스크를 지정된 높이로 식각하여, 상기 다층 절연막의 지정된 영역이 노출되도록 하는 단계;
    노출된 다층 절연막에 마이크로 트렌치를 유발시켜 상기 다층 절연막을 식각하여, 상기 제 1 금속배선이 형성되지 않은 적어도 하나의 플러그를 노출시키는 단 계; 및
    상기 노출된 플러그 상에 제 2 금속배선을 형성하는 단계;
    를 포함하는 다층 배선 구조의 반도체 장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 다층 절연막은 식각 선택비가 상이한 절연막을 교대로 증착하여 형성하는 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 다층 절연막은 제 1 산화막, 질화막 및 제 2 산화막의 적층 구조인 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 희생 마스크는 비정질 탄소막인 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 반사 방지막은 유기 하부 반사 방지막(Organic Bottom Anti Reflective Coating; BARC)인 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 반사 방지막은 실리콘 산화 질화막 및 유기 하부 반사 방지막(Organic Bottom Anti Reflective Coating; BARC)의 적층 구조인 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 희생 마스크를 식각하는 단계는, 500~1000W의 바텀 파워 및 10~50mT의 압력으로 진행하는 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 희생 마스크를 식각하는 단계는, 100~300SCCM의 H2 와 300~1000SCCM의 Ar을 사용하여, 15~50Å/sec의 식각 속도로 진행하는 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 다층 절연막은 인접하는 절연막 간의 식각 선택비가 상이한 제 1 절연막, 제 2 절연막 및 제 3 절연막의 적층 구조이며,
    상기 마이크로 트렌치를 유발시켜 상기 다층 절연막을 식각하는 단계는, 상기 제 2 절연막에 대하여 상기 제 3 절연막에 대한 식각 선택비가 높은 가스를 이용하여, 노출된 상기 제 3 절연막에 마이크로 트렌치를 유발시켜 상기 제 3 절연막 을 지정된 높이로 식각하는 단계;
    상기 제 1 및 제 3 절연막에 대하여 상기 제 2 절연막에 대한 식각 선택비가 높은 가스를 이용하여 상기 제 2 절연막을 식각하는 단계; 및
    상기 제 1 절연막을 식각하는 단계;
    를 포함하는 다층 배선 구조의 반도체 장치 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제 3 절연막은 10~80mT의 압력에서 식각하는 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제 1 및 제 3 절연막은 산화막이고, 상기 제 2 절연막은 질화막이며, 상기 제 2 절연막은 20~100SCCM의 CH2F2 가스를 사용하여 식각하는 것을 특징으로 하는 다층 배선 구조의 반도체 장치 제조 방법.
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