KR100874196B1 - 마스크 물질 변환 - Google Patents

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Abstract

피치 배가된 스페이서와 같은 마스크 패턴의 치수는 성장 후에 패턴 내의 피쳐의 조절된 성장에 의해 조절된다. 피치 배가된 스페이서(175a)를 형성하기 위해, 먼저, 굴대의 패턴이 형성되어 반도체 기판(110)을 덮는다. 그 후, 굴대 위에 물질의 블랭킷 층을 퇴적하고, 스페이서 물질을 수평 표면으로부터 선택적으로 제거함으로써 스페이서가 상기 굴대의 측벽에 형성된다. 그 후, 굴대는 선택적으로 제거되고, 프리스탠딩 스페이서의 패턴을 남긴다. 상기 스페이서는 폴리실리콘과 비결정질의 실리콘과 같이 산화되어 크기를 증가시키는 것으로 알려진 물질을 구비한다. 상기 스페이서는 산화되어 바람직한 폭(95)까지 성장한다. 바람직한 폭에 도달한 후에, 스페이서(175a)는 아래의 층(150) 및 기판(110)을 패턴화하는 마스크로서 사용될 수 있다. 유리하게는, 상기 스페이서(175a)가 산화에 의해 성장하기 때문에, 보다 얇은 층이 굴대 위에 퇴적될 수 있으며, 이는 더욱 등각의 블랭킷 층을 퇴적시키는 것을 가능하게 하고, 스페이서 형성을 위한 공정 윈도우를 넓힌다.

Description

마스크 물질 변환 {MASK MATERIAL CONVERSION}

발명의 배경

발명의 분야

본 발명은 일반적으로 집적회로 제조에 관한 것으로서, 특히 마스킹(masking) 기술에 관한 것이다.

관련기술에 대한 설명

현대 전자기기에 있어서 증대된 휴대성, 계산 능력, 메모리 용량 및 에너지 효율에 대한 요구를 포함하는 많은 요소들의 결과로서, 집적회로는 지속적으로 크기가 축소되고 있다. 이러한 크기의 축소를 용이하게 하기 위해서, 집적 회로를 형성하는 전기 장치 및 연결(interconnect) 라인의 폭 등과 같은 구성 피쳐(feature)의 크기도 또한 꾸준히 작아지고 있다.

피쳐 크기의 축소 경향은, 예를 들어 디램(동적 램)(DRAMs), 정적 램(SRAMs), 강유전성(FE) 메모리 등과 같은 메모리 회로 또는 장치 등에서 명백하다. 하나의 예를 들면, 디램은 전형적으로 메모리 셀로 알려진 수백만의 동일한 회로 요소들을 구비한다. 그 가장 일반적인 형태에 있어서, 메모리 셀은 전형적으로 두 가지 전기 장치 : 즉 저장 커패시터와 접근(access) 전계 효과 트랜지스터로 구 성되어 있다. 각 메모리 셀은 1비트(바이너리 디지트)의 데이터를 저장할 수 있는 어드레가능한 장소이다. 1비트는 트랜지스터를 통해 1셀에 기록될 수 있고, 기준 전극 측에서 저장 전극 위의 전하(charge)를 감지함으로써 읽힐 수 있다. 구성하는 전기 장치의 크기와 이들에 접근하는 도전 라인을 축소시킴으로써, 이러한 피쳐들을 결합하는 메모리 장치의 크기도 축소될 수 있다. 추가적으로, 저장능력은 더 많은 메모리를 메모리 장치에 설치함으로써 증대될 수 있다.

피쳐 크기의 지속적 축소는 그 피쳐들을 형성하는 데 사용되는 기술을 더욱 크게 요구하게 된다. 예를 들면, 기판 위에 전도성 라인과 같은 피쳐를 패턴화하기 위해서는 포토리소그래피(photolithography)가 보통 사용된다. 이러한 피쳐들의 크기를 설명하기 위해서는 피치(pitch)의 개념이 사용될 수 있다. 피치는 이웃하는 두 피쳐에 있어서 동일한 지점 사이의 거리로 정의된다. 이러한 피쳐는 전형적으로 인접한 피쳐들 사이의 공간에 의해 결정되는데, 이 공간은 절연체 혹은 도체 등과 같은 물질로 전형적으로 충전된다. 결과적으로 피치는 어떤 피쳐의 폭과 그 피쳐를 이웃하는 피쳐로부터 분리시키는 공간의 폭의 합으로 볼 수 있다. 그러나 광학 및 광 혹은 방사 파장 등과 같은 요인 때문에, 포토리소그래피 기술은 최소 피치를 각각 갖게 되며, 그 피치 아래에서는 특정한 포토리소그래피 기술이 신뢰할 수 있게 피쳐를 형성할 수 없다. 그러므로 포토리소그래피 기술의 최소 피치는 피쳐의 크기 축소에 한계가 될 수 있다.

"피치 더블링"은 그러한 최소 피치를 뛰어넘은 포토리소그래피 기술의 능력을 연장시키는 것으로 제안된 한 방법이다. 그러한 방법은 도1A-lF에 잘 나타나 있 으며 로리(Lowrey) 외의 미국 특허 제5,328,810호에 설명되어 있다. 도1A를 참조하면, 포토리소그래피가 먼저 소모성 물질 층(20)과 기판(30)을 덮는 포토레지스트 층에서 라인(10)의 패턴을 형성하기 위해 사용된다. 그런 다음 도1B에서 나타난 바와 같이, 패턴은 에칭 단계(바람직하게는 이방성 에칭)에 의해 층(20)으로 전달되어, 플레이스홀더(placeholder)들 또는 굴대(mandrel)(40)들을 형성한다. 포토레지스트 라인(10)은 도1C에 나타난 바와 같이 벗겨질 수 있고, 굴대(40)는 이웃하는 굴대(40) 사이의 거리를 증대시키기 위해 등방성으로(isotropically) 에칭될 수 있다. 이후에 도1D에 나타난 바와 같이 물질의 층(50)이 굴대(40) 위로 퇴적된다. 그런 다음, 도1E에 도시된 바와 같이, 다른 물질의 측벽으로부터 연장된 물질 또는 다른 물질의 측벽으로부터 연장된 원래 형성된 물질인 스페이서(60)는, 방향성 스페이서 에칭에서 스페이서 물질을 수평 표면(70, 80)으로부터 선택적으로 에칭함으로써, 굴대(40)의 측면에 형성된다. 도1F에 도시된 바와 같이, 그 후 남아있는 굴대(40)는 제거되어 스페이서(60)만이 뒤에 남는데, 남은 스페이서는 하부 층을 패턴화하기 위한 에칭 마스크로서 함께 작용한다. 그리하여 이전에는 주어진 피치가 1 피쳐 및 1 공간을 정의한 패턴을 포함했던 곳에서, 동일한 폭이 이제는 스페이서(60)에 정의되는 2 피쳐 및 2 공간을 포함한다. 결과적으로, 포토리소그래피 기술로 가능한 가장 작은 피쳐 크기가 효과적으로 축소된다.

상기 예에서 피치가 실질적으로 이등분되며, 이 피치 축소는 관례적으로 피치 "더블링" 혹은 더 일반적으로 피치 "멀티플리케이션(multiplication)"이라고 언급되어 왔음이 이해될 것이다. 즉, 관례적으로 어떤 요소에 의한 피치의 "멀티플리 케이션"이 실제로 그 요소에 의한 피치 축소를 포함한다. 관례적인 용어법이 여기서 유지된다.

피쳐의 임계 치수(critical dimension)는 피쳐의 최소 치수이다. 스페이서(60)를 사용하여 형성된 피쳐에서, 임계 치수는 전형적으로 스페이서의 폭에 상응한다. 그리고 스페이서의 폭은 층(50)의 두께(90)(도1D 및 1E 참조)에 전형적으로 의존한다. 그러므로 층(50)은 바람직한 임계 치수에 상응하는 두께(90)로 전형적으로 형성된다.

스페이서(60)의 질과 균일성(uniformity)은 스페이서를 마스크로 사용하여 기판(30)에서 부분적으로 결정된 집적회로의 질에 직접적으로 영향을 미친다. 그러나 바람직한 스페이서(60)가 굴대(40) 및/또는 스페이서(60)를 분리시키는 공간에 비해 상대적으로 넓은 곳에서는, 결과적으로 얻어진 스페이서(60) 및 스페이서(60)로부터 얻어진 에칭 마스크가 불량한 균일성을 가질 수 있음이 관찰되어왔다. 그리고 이 불량한 균일성은 불량하게 정의되고 균일하지 않은 피쳐가 기판에 형성되는 원인이 된다. 결과적으로, 기판에서 형성된 집적회로의 전기적 성능이 저하되거나 집적회로가 사용되지 못할 수도 있다.

따라서, 특히 피치 멀티플리케이션에서 형성된 스페이서와 관련하여, 매우 균일하고 잘 정의된(well-defined) 패턴을 갖는 에칭 마스크를 형성하는 방법에 대한 필요성이 있다.

발명의 요약

본 발명의 일 측면에 따르면, 집적회로를 제조하기 위한 방법이 제공된다. 그 방법은 위를 덮는 마스크 층을 갖는 기판을 제공하는 단계를 구비한다. 그 마스크 층은 패턴을 형성하는 마스크 물질과 개구를 구비한다. 그 마스크 물질은 산화되고, 그 패턴은 이어서 그 기판에 전달된다.

본 발명의 다른 측면에 따르면, 집적회로를 형성하기 위한 공정이 제공된다. 그 공정은 기판을 덮는 마스크 층에서 다수의 마스크 라인을 갖는 패턴을 제공하는 단계를 구비한다. 그 마스크 라인은 전구체(precusor) 물질을 구비한다. 그 마스크 라인은 전구체 물질보다 더 큰 크기를 차지하는 화학적 화합물을 형성하기 위해 전구체 물질을 화학적으로 반응시킴으로써 바람직한 폭으로 성장하게 된다.

본 발명의 다른 측면에 따르면, 집적회로를 형성하기 위해 공정이 제공된다. 그 공정은 기판을 덮는 패턴화된 마스크 층을 제공하는 단계를 구비한다. 그 마스크 층은 에칭 정지 물질을 형성하기 위해 화학적으로 반응되는 전구체 물질을 구비한다.

본 발명의 또 다른 측면에 따르면, 반도체 공정의 방법이 제공된다. 그 방법은 기판을 제공하는 단계를 구비한다. 임시 층은 기판을 덮고 광한정성(photodefinable) 층은 임시 층을 덮는다. 패턴은 광한정성 층에 형성되고, 그 임시 층에서 다수의 플레이스홀더(placehoders)를 형성하기 위해 임시 층으로 전달된다. 스페이서 물질의 블랭킷 층이 다수의 플레이스홀더 위로 퇴적된다(deposit). 그 스페이서 물질은 수평 표면으로부터 선택적으로 제거된다. 그 스페이서홀더들은 스페이서 물질에 대하여 선택적으로 제거된다. 그 스페이서 물질은 바람직한 크기로 확장된다.

본 발명의 다른 측면에 따르면, 메모리 장치를 형성하기 위한 공정이 제공된다. 그 공정은 피치 멀티플리케이션을 통해 다수의 마스크 라인을 형성하는 단계를 구비한다. 인접한 마스크 라인은 열린 공간에 의해 서로 분리되어 있으며, 인접한 마스크 라인 사이의 열린 공간은 좁혀진다.

본 발명의 또 다른 측면에 따르면, 반도체 공정을 위한 방법이 제공된다. 그 방법은 피치 멀티플리케이션에 의해 다수의 마스크 라인을 형성하는 단계를 구비한다. 마스크 라인을 형성하는 물질의 크기는 그 물질을 다른 물질로 변환시킴으로써 바람직한 폭으로 확장된다.

도면의 간단한 설명

본 발명은 바람직한 실시예들의 상세한 설명과 첨부 도면에 의해 더 잘 이해될 수 있다. 그러나 그 도면들은 발명을 보여주기 위한 것이지 발명을 한정하기 위한 것이 아니다.

도1A 내지 도1F는 종래의 피치 멀티플리케이션 방법 기술에 따라 형성된 마스크 라인의 개략적 측단면도이다.

도2는 본 발명의 바람직한 실시예에 따라 부분적으로 형성된 메모리 장치의 개략적 측단면도이다.

도3은 도2에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 광한정성 층에 라인들을 형성한 후의 상태를 개략적으로 도시한 측단면도이다.

도4는 도3에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 포토레지스트 라인들 사이의 공간들을 넓힌 후의 상태를 개략적으로 도시한 측단면도이다.

도5는 도6에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 하드 마스크 층을 통해 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.

도6은 도5의 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 포토레지스로와 하드 마스크 층으로부터 패턴을 임시 층으로 전달한 후의 상태를 개략적으로 도시한 측단면도이다.

도7은 도6에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 물질의 블랭킷 층을 퇴적한 후의 상태를 개략적으로 도시한 측면도이다.

도8은 도7에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.

도9는 도8에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 제거가능한 물질로 코팅된 후의 상태를 개략적으로 도시한 측단면도이다.

도10은 도9에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 포토레지스트와 하드 마스크 층을 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.

도11은 도10에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 포토레지스트와 임시 층을 제거한 후의 상태를 개략적으로 도시한 측단면도이다.

도12는 도11에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서를 바람직한 폭으로 확장시킨 후의 상태를 개략적으로 도시한 측단면도이다.

도13은 도12에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 패턴을 아래의 하드 마스크 층으로 전달한 후의 상태를 개략적으로 도시한 측단면도이다.

도14는 도13에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서를 제거한 후의 상태를 개략적으로 도시한 측단면도이다.

도15는 도1에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 추가 마스킹 층을 구비하는 상태를 개략적으로 도시한 측단면도이다.

도16은 도15에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서를 형성한 후의 상태를 개략적으로 도시한 측단면도이다.

도17은 도16에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서를 확장한 후의 상태를 개략적으로 도시한 측단면도이다.

도18은 도17에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 하드 마스크 층을 통하여 에칭한 후의 상태를 개략적으로 도시한 측단면도이다.

도19는 도18에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 패턴을 추가 마스킹 층에 전달한 후의 상태를 개략적으로 도시한 측단면도이다.

도20은 도6에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 스페이서 물질의 블랭킷 층을 퇴적한 후의 상태를 개략적으로 도시한 측단면도이다.

도21은 도20에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라, 블랭킷 층을 바람직한 두께로 확장한 후의 상태를 개략적으로 도시한 측단면도이다.

도22는 도21에 도시한 부분적으로 형성된 메모리 장치에서, 본 발명의 바람직한 실시예에 따라 하드 마스크 및 임시 층을 제거한 후의 상태를 개략적으로 도시한 측단면도이다.

바람직한 실시예의 상세한 설명

어떤 스페이서 패턴의 불량한 품질은 스페이서 물질의 등각(conformal) 층을 퇴적하는 것 및/또는 스페이서를 형성하기 위해 이러한 물질을 에칭하는 것의 어려 움에서 기인한다는 사실이 알려져왔다. 스페이서는 복잡한 마스크 지형 위로 스페이서 물질의 블랭킷 층의 연직으로 연장된 부분으로부터 전형적으로 형성되기 때문에, 층의 등각성(conformality)은 균일성(uniformity), 예컨대 층으로부터 형성된 스페이서의 폭, 높이 및 물리적 위치에 영향을 미칠 것이다. 하나의 층이 더 등각일수록, 그것은 그것이 퇴적되는 표면의 형상을 더욱 가깝게 반복한다는 사실이 이해될 것이다.

그러나 임계 치수가 계속 줄어듦에 따라 굴대(mandrel)들 간의 공간 또는 개구의 종횡비(aspect ratios)는 계속 증가한다. 이것은 굴대들 사이의 공간의 폭을 축소함으로써 피쳐를 더욱 가깝게 패킹하려는 요구에서 부분적으로 기인한다. 게다가 패턴 전달의 일반적인 방법에서는, 스페이서와 아래의 층 모두 에천트(ethcant)에 노출되어 있으며, 이것이 바람직하게 기판을 에칭하여 제거한다. 그러나 에천트는 또한 비록 더 느린 속도이긴 하나 스페이서를 닳아 없앤다. 그러므로, 임계 치수가 줄어든다 하더라도, 스페이서의 수직적 높이는 스페이서가 에천트에 의해 완전히 닳아 없어지기 전에 패턴의 전달이 완료되도록 허용하는 높이로 남아있어야 한다.

따라서, 스페이서 물질의 고도로 등각인 층의 퇴적은 점점 더 어려워질 수 있는데, 이것은 부분적으로 전구체(프리커서, precursor) 기체들이 굴대들 사이의 공간의 바닥 부분 안으로의 점점 더 제한된 확산(diffusion)에 기인한다. 이러한 확산은 측벽이 퇴적 과정에서 스페이서 물질로 채워짐에 따라, 그리고 그렇게 함으로써 측벽 사이의 공간의 종횡비를 더 증가시킴에 따라, 점점 더 제한적이게 된다. 이러한 이유로, 상대적으로 얇은 층이 상대적으로 두꺼운 층보다 더 용이하게 그리고 더 신뢰할만하게 퇴적된다. 상대적으로 두꺼운 퇴적 층의 불량한 등각성 결과로 인해, 층으로부터 형성된 스페이서의 균일성 또한 불량해질 수 있다.

게다가, 전구체가 매우 큰 종횡비 공간에 접근하는 것이 어려울 수 있기 때문에, 어떤 공간의 종횡비는 그러한 공간의 바닥까지 관통하는 에천트의 양을 제한할 수 있다. 결과적으로, 개별 스페이서를 결정하는 스페이서 물질의 측면으로 연장된 일부를 에칭할 때, 어떤 스페이서 물질은 이 공간의 바닥에 바람직하지 않게 잔존해 있을 수 있으며, 기대되는 폭과 다른 폭을 갖는 바닥 표면을 구비하는 스페이서의 형성을 초래한다. 그러므로, 스페이서 물질의 퇴적과 스페이서 물질의 층에 대한 에칭의 어려움은 스페이서의 폭에 대한 정밀한 조절을 어렵게 만든다.

바람직하게, 본 발명의 바람직한 실시예들은, 마스크 패턴을 사용하여 형성되는 피쳐의 폭과 균일성에 대한 더 정밀한 조절이 가능하게 한다. 바람직한 실시예들에서, 마스크 패턴은 자체가 바람직한 크기 혹은 그 다음 과정, 즉 산화 등에 의해 바람직한 크기 혹은 임계 치수까지 증가될 수 있는 물질로 형성된다. 그러므로 상기 마스크 패턴은 마스크 피쳐의 폭을 바람직한 폭으로 증가시키는 확장 공정에 놓여진다. 이로써 확대된 마스크 피쳐는 그리하여 아래의 층에서 패턴을 형성하도록 사용될 수 있다. 여기서 사용되는 것처럼, "피쳐"는 물질에서, 예를 들면 마스크 층 또는 기판에서 어떤 볼륨(volume) 또는 개구(opening)을 가리키며, 분리된 경계를 갖는 것으로 이해될 것이다.

가장 바람직하게, 확장 공정에 놓인 패턴은 피치 멀티플리케이션에 의해 형 성된 스페이서의 패턴이다. 스페이서는 예를 들어 폴리실리콘 또는 비결정질의 실리콘과 같은 실리콘을 구비하는 것이 바람직하다. 확장 공정은 스페이서가 확장되게 하는 모든 공정이 될 수 있다. 스페이서가 실리콘을 구비하고 있는 곳에, 확장 공정은 실리콘 산화물을 형성하는 스페이서의 산화를 구비하는 것이 바람직하다. 더욱이, 스페이서는 바람직한 폭으로 성장할 때까지 산화된다. 바람직한 폭으로 성장한 후에, 스페이서는 아래의 층에서 피쳐를 패턴화하기 위해 사용될 수 있다. 선택적으로, 스페이서는 산화된 이후에 바람직한 임계 치수로 트림(trim)될 수 있다.

가장 바람직하게, 스페이서가 형성된 후에 바람직한 폭으로 성장함으로써, 스페이서 물질의 더 얇은 층은 퇴적될 수 있다. 바람직한 임계 치수에 대해 요구되는 것보다 더 얇은 층을 퇴적함으로써, 층의 등각성은 퇴적 및/또는 에칭 공정의 한계에 덜 의존한다. 결과적으로, 주어진 임계 치수의 스페이서를 형성하기 위한 공정 윈도우(window)는 더 넓어진다.

게다가, 위에서 언급한 대로, 스페이서는 특정한 높이로 전형적으로 형성되는데, 그 높이는 마스크를 통하여 수행되는 특정한 반도체 공정(예컨대, 에칭, 주입, 도핑, 산화 등)과 그 공정에 노출되는 아래의 층의 특정한 물질에 대한 요건에 의해 부분적으로 영향을 받는다. 예를 들면, 스페이서는 전형적으로 아래의 층에 대한 이후의 에칭 동안 어떤 물질을 제거하는 원인이 되는 높이로 형성된다. 가장 바람직하게, 예컨대 산화 동안 스페이서가 전형적으로 측면 및 수직적으로 모두 성장하기 때문에, 결과적으로 나오는 더 높은 스페이서는 스페이서 패턴을 아래의 층에 전달할 때 에칭되어 제거될 가능성이 더 적다. 또한 스페이서 에칭에 의해 형성 된 초기 높이가 굴대의 높이에 종속적이기 때문에, 굴대의 높이는, 만약 스페이서가 나중에 확대되지 않을 경우 요구되는 높이보다 작을 수 있다. 결과적으로 굴대의 높이가 축소될 수 있기 때문에, 굴대들 사이의 공간의 종횡비 또한 줄어들고, 나아가 그렇게 됨으로써 스페이서 물질 퇴적에 관한 요건을 충족시킬 수 있고 또한 공정 윈도우를 증가시킬 수 있게 된다.

실리콘 질화물과 실리콘 산화물이 마스크 형성을 위한 스페이서 물질로 특별하게 적합한 것은, 금속, 산화물과 실리콘 함유 기판을 포함하는 다양한 다른 물질에 대한 선택적 에칭 반응의 유용성에 부분적으로 기인한다는 점이 이해될 것이다. 가장 바람직하게, 실리콘 스페이서를 실리콘 산화물로 변환하는 것은 본 발명의 바람직한 실시예가, 실질적으로 공정 흐름을 대체할 필요 없이 특히 피치 멀티플리케이션을 위해 다양한 공정 흐름으로 용이하게 삽입되는 것을 허용한다. 게다가, 실리콘 스페이서를 실리콘 산화물로 부분적으로 변환하는 것은, 실리콘 산화물 혹은 잔류(residual) 실리콘을 침식(attack)하지 않고 예컨대 탄소 마스크 물질을 침식할 선택적인 에칭 반응을 여전히 허용한다.

이제 도면을 참고할 것이며, 같은 숫자는 전체에 걸쳐 같은 부분을 가리킨다. 도면 2-22는 반드시 축적대로 그려진 것은 아니다.

바람직한 실시예가, 부분들(parts)이 형성된 후에 마스크 패턴을 구성하는 개별 부분의 크기를 확대시키는 데 바람직할 수 있는 어떤 배경(context)에서 애플리케이션(application)을 찾아낼 동안, 특별히 최적의 실시예에서 마스크 패턴은 피치 멀티플리케이션에 의해 형성된 스페이서를 구비한다는 것이 이해될 것이다. 그러므로 피치 배가된(multiplied) 피쳐는 바람직하게 스페이서를 형성하는 데 사용된 굴대를 패터닝 하기 위해 사용되는 포토리소그래피 기술의 최소 피치 아래의 피치를 구비한다. 게다가 바람직한 실시예가 어떤 집적회로를 형성하는 데 사용되는 동안, 그것들은 논리 혹은 게이트 어레이 및 디램(DRAM), 롬(ROM) 또는 플래시 메모리 같은 휘발성 및 비 휘발성 메모리를 포함한 전기 장치의 어레이를 갖는 장치를 형성하는 데 특히 최적으로 적용된다.

도2를 참조하면, 부분적으로 형성된 집적회로(100)가 제공된다. 기판(110)은 다양한 마스킹 층들(120-150) 아래에 제공된다. 상기 층들(120-150)은 후술하는 바와 같이, 다양한 피쳐를 형성하는 기판(110)을 패턴닝(patterning)하기 위한 마스크를 형성하기 위해 에칭될 것이다.

상기 "기판"은 단일 물질, 상이한 물질의 복수 개의 층들, 그 안에 상이한 물질의 영역을 갖는 층 또는 층들, 또는 그들 내부의 구조물 등을 포함할 수 있다는 것을 이해할 수 있을 것이다. 이러한 물질들은 반도체, 절연체, 도체 또는 그것들의 조합을 포함할 수 있다. 예를 들면, 상기 기판은 도핑된 폴리실리콘, 전기 장치 활성 영역, 실리사이드(silicide), 또는 텅스텐, 알루미늄 혹은 구리 층과 같은 금속 층, 혹은 그것들의 조합을 포함할 수 있다. 그러므로 후술할 상기 마스크 피쳐는, 기판에서 연결부와 같은 전도성 피쳐의 바람직한 위치에 직접적으로 대응할 수 있다. 다른 실시예에서, 상기 기판은 절연체일 수 있고, 마스크 피쳐의 위치는 바람직한 절연체 위치에 대응한다.

상기 기판(110)을 덮는 상기 층들(120-150)을 위한 물질은 여기서 논의된 다 양한 패턴 형성 및 패턴 전달 단계를 위한 반응(chimistry) 및 공정 조건을 고려하는 것을 기초로 바람직하게 선택된다. 최상부의 광한정성(photodefinable) 층(120)과 기판(110) 사이의 층들은 광한정성 층(120)으로부터 얻어진 패턴을 기판(110)까지 전달하는 기능을 할 것이기 때문에, 광한정성 층(120)과 기판(110) 사이의 층들은 그것들이 다른 노출된 물질들에 대하여 선택적으로 에칭될 수 있도록 바람직하게 선택된다. 물질은 그 물질에 대한 에칭 속도가 주변 물질들을 위한 그것보다 최소 약 5배 더 크거나, 바람직하게는 약 10배, 더욱 바람직하게는 약 20배 더 클 때, 선택적으로 혹은 바람직하게 에칭된다는 점이 이해될 것이다.

도시된 실시예에서, 상기 광한정성 층(120)은 제1 하드 마스크 혹은 에칭 정지 층(130)을 덮는데, 제1 하드 마스크층은 임시(temporary) 층(140)을 덮고, 임시 층은 제2 하드 마스크 혹은 에칭 정지 층(150)을 덮고, 제2 하드 마스크 층은 예컨대 제2 하드 마스크 층(150)을 통한 에칭에 의해 패턴화될 기판(110)을 덮는다.

상기 광한정성 층(120)은 바람직하게, 해당 분야(기술)에서 알려진 어떤 포토레지스트도 포함하는 포토레지스트로 형성된다. 예를 들면, 포토레지스트는 157nm, 193nm 혹은 248nm 파장 시스템, 193nm 파장 이머전(immersion) 시스템 혹은 전자 빔 시스템과 호환될 수 있는 어떤 포토레지스트일 수 있다. 바람직한 포토레지스트 물질의 예들은, 아르곤 플루오라이드(ArF) 민감성 포토레지스트, 즉 ArF 광원으로 사용하는 데 적합한 포토레지스트, 그리고 크립톤 플루오라이드(KrF) 민감성 포토레지스트, 즉 KrF 광원으로 사용하는 데 적합한 포토레지스트를 포함한다. ArF 포토레지스트는 예를 들어 193nm의 상대적으로 짧은 파장의 광을 이용하는 포 토리소그래피 시스템에서 바람직하게 사용된다. KrF 포토레지스트는 248nm 시스템과 같이 더 긴 파장의 포토리소그래피 시스템에서 바람직하게 사용된다.

제1 하드 마스크 층(130)을 위한 물질은 바람직하게, 무기(inorganic) 물질을 구비하고, 모범적인 물질은 실리콘 산화물(SiO2), 실리콘 혹은 실리콘 리치 실리콘 산질화물(silicon-rich silicon oxynitride)과 같은 유전체 비반사 코팅(DARC)을 포함한다. 도시된 실시예에서 제1 하드 마스크 층(130)은 유전체 비반사 코팅(DARC)이다. 상기 임시 층(140)은 바람직하게 비결정질 탄소로 형성되는데, 그것은 바람직한 하드 마스크 물질에 대하여 매우 높은 에칭 선택성을 제공한다. 더욱 바람직하게는, 상기 비결정질 탄소는 빛에 고도로 투명하고 배열에 있어서 더 많은 개선점을 제공하는 비결정질 탄소의 형태이다. 고도의 투명 탄소를 형성하는 퇴적 기술은 A. Helmbold, D. Meissner, 얇은 고체 필름(Thin Solid Films), 283(1996) 196-203에서 볼 수 있다.

포토레지스트를 에칭하기 위한 바람직한 반응은 또한 전형적으로 비결정질 탄소의 상당량을 에칭하기 때문에 그리고 반응이 다양한 비-포토레지스트 물질에 대하여 탁월한 선택성으로 비결정질 탄소를 에칭하는 데 유용하기 때문에, 그러한 물질들로부터 선택된 하드 마스크 층(130)은 바람직하게 상기 층들(120, 140)을 분리한다. 위에서 언급한 바와 같이, 제1 하드 마스크 층(130)은 바람직하게 실리콘 산화물, 실리콘 혹은 DARC를 구비하는데, 그것들은 비결정질 탄소에 대하여 바람직하게 제거될 수 있다.

더욱이, 제1 하드 마스크 층(130)으로 DARCs를 사용하는 것은 포토리소그래피 기술의 분해능(resolution) 한계(limit)에 가까운 피치를 갖는 패턴을 형성하는 데 특히 유리하다. DARCs는 광 반사를 최소화함으로써 분해능을 향상시킬 수 있으며, 광 반사는 포토리소그래피가 패턴의 가장자리를 한정할 수 있는 정밀성을 떨어트린다. 선택적으로, 바닥 비반사성 코팅(bottom anti-reflective coating)(BARC)(미도시)이 광 반사를 조절하기 위해 제1 마스크 층(130)에 더하여 유사하게 사용될 수 있다.

제2 하드 마스크 층(150)은 바람직하게 유전체 비반사 코팅(DARC)(예컨대 실리콘 산질화물), 실리콘 혹은 알루미늄 산화물(A12O3)을 구비한다. 게다가 바닥 비반사 코팅(BARC)(미도시)은 광 반사를 조절하기 위해 선택적으로 사용될 수 있다. 도시된 실시예에서는 제2 하드 마스크(150)는 A12O3를 구비한다.

다양한 층들을 위해 적절한 물질을 선택하는 것에 더하여, 층들(120-150)의 두께가 여기서 서술된 에칭 반응 및 공정 조건에 대한 호환성에 의존하여 바람직하게 선택된다. 예를 들면 아래의 층을 선택적으로 에칭함으로써 위의 층부터 아래의 층까지 패턴을 전달할 때, 두 층 모두로부터 물질은 어느 정도 제거된다. 그러므로 상부 층은 패턴 전달 과정에 걸쳐 닳아 없어지지 않도록 충분히 두꺼운 것이 바람직하다.

도시된 실시예에서, 광한정성 층(120)은 그 두께가 바람직하기로는 약 100nm에서 약 300nm 사이이고 더 바람직하기로는 약 150nm에서 약 250nm 사이이다. 제1 하드 마스크 층(130)의 두께는 바람직하기로는 약 10nm에서 약 500nm 사이이고 더 바람직하기로는 약 15nm에서 약 300nm 사이이다. 임시 층(140)의 두께는 바람직하기로는 약 100nm에서 약 300nm 사이이고 더 바람직하기로는 약 100nm에서 약 200nm 사이이다. 제2 하드 마스크 층(150)의 두께는 바람직하기로는 약 10nm에서 약 50nm 사이이고, 더 바람직하기로는 약 10nm에서 약 30nm 사이이다.

여기서 논의된 다양한 층들은 당업자에게 알려진 다양한 방법에 의해 형성될 수 있음을 이해할 것이다. 예를 들면 화학기상성장법과 같은 다양한 증기 퇴적 공정들이 하드 마스크 층을 형성하는 데 사용될 수 있다. 스핀 온 코팅(Spin-on-coating) 공정들이 광한정성 층을 형성하는 데 사용될 수 있다. 게다가 비결정질 탄소 층은 탄화수소 화합물 혹은 탄소 전구체와 같은 이러한 화합물의 혼합물을 사용하는 화학기상성장법에 의해 제조될 수 있다. 바람직한 전구체는, 프로필렌, 프로핀, 프로판, 부탄, 부틸렌, 부타디엔 및 아세텔린을 포함한다. 비결정질 탄소 층을 형성하는 적절한 방법은 2003년 6월 3일에 페어베언(Fairbairn) 외에게 주어진 미국 특허 No. 6,573,030 B1에 설명되어 있다.

바람직한 실시예에 따른 방법의 제1 단계에서(도3-11 참조), 스페이서의 패턴이 피치 멀티플리케이션에 의해 형성된다.

도3을 참조하면, 광한정성 물질 피쳐(124)에 의해 한계가 정해진 공간 또는 트렌치(122)를 구비하는 패턴은 광한정성 층(120) 내에서 형성된다. 트렌치(122)는 예컨대 포토리소그래피에 의해 제조될 수 있는데, 거기서 층(120)은 레티클(reticle)을 통한 방사(radiation)에 노출된 다음 현상된다. 현상된 후에, 남아 있는 도시된 실시예의 포토레지스트인 광한정성 물질은 도시된 라인(124)과 같은 피쳐를 형성한다(단면도에서만 보임).

결과적으로 얻어진 라인(124)과 스페이서(122)의 피치는 라인(124)의 폭과 이웃 공간(122)의 폭의 합과 동일하다. 라인(124)과 공간(122)의 이러한 패턴을 사용하여 형성된 피쳐의 임계 치수를 최소화하기 위하여, 피치는 광한정성 층(120)을 패턴하는 데 사용되는 포토리소그래피 기술의 한계에 혹은 한계 가까이에 있는 것이 바람직하다. 그러므로 피치는 포토리소그래피 기술의 최소 피치에 있을 수 있으며 이하에 논의되는 스페이서 패턴은 가장 바람직하게 포토리소그래피 기술의 최소 피치 아래의 피치를 가질 수 있다.

도4에 도시된 바와 같이, 공간(122)은 변경된 공간(122a) 및 라인(124a)을 형성하기 위하여, 포토레지스트 라인(124)을 에칭함으로써 선택적으로 폭이 넓어질 수 있다. 포토레지스트 라인(124)은, 예를 들어 SO2, O2, N2 및 Ar을 구비하는 플라스마인 황(sulfur) 산화물 플라스마와 같은 등방성 에칭을 사용하여 바람직하게 에칭된다. 상기 에칭의 범위는 상기 공간(122a) 및 라인(124a)이 실질적으로 나중에 형성된 공간들 사이의 바람직한 간격과 실질적으로 동일하도록 바람직하게 선택되며, 이는 아래 도8-10에 대한 설명으로부터 이해될 수 있을 것이다. 가장 바람직하게, 이 에칭은 라인(124a)이 광한정성 층(120)을 패턴화하는 데 사용되는 포토리소그래피 기술을 사용함으로써 가능한 것보다 더 좁게 되는 것을 가능하게 한다. 게다가 상기 에칭은 라인(124a)의 가장자리를 부드럽게 할 수 있고, 그리하여 그 라 인들(124a)의 균일성(uniformity)을 개선시킨다.

상기 (변경된) 광한정성 층(120)의 패턴은 스페이서 물질의 층(도7의 170)의 퇴적을 허용하는 임시 층(140)으로 바람직하게 전달된다. 그러므로 상기 임시 층(140)은 바람직하게, 아래에서 논의되는 스페이서 물질 퇴적을 위한 공정 조건을 견딜 수 있는 물질로 바람직하게 형성된다. 스페이서 물질의 퇴적이 광한정성 층(120)에 호환성이 있는 다른 실시예에서, 임시 층(140)은 생략될 수 있고, 스페이서 물질은 광한정된 피쳐 혹은 광한정성 층(120) 그 자체의 변경된 광한정된 피쳐(124a) 위에 직접적으로 퇴적될 수 있다.

도시된 실시예에서, 포토레지스트보다 더 높은 열 저항성을 가지는 것에 더하여, 임시 층(140)을 형성하는 물질은 바람직하게 선택되는데, 그것은 스페이서(도8의 175) 및 아래의 에칭 정지 층(150)을 위한 물질에 대하여 선택적으로 제거될 수 있게 하기 위한 것이다. 위에서 말한 바와 같이, 상기 층(140)은 비결정질 탄소로 형성되는 것이 바람직하다.

광한정성 층(120)의 패턴은 도5에 도시된 바와 같이, 하드 마스크 층(130)으로 먼저 바람직하게 전달된다. 이 전달은, 만약 하드 마스크(130)가 얇다면 비록 습식(등방성) 에칭이 역시 적합하다 하더라도, 탄화 플루오르(fluorocarbon) 플라스마를 사용하는 에칭 같은 이방성 에칭을 사용함으로써 바람직하게 성취된다. 바람직한 탄화 플루오르 플라스마 에칭 반응은 CF4, CFH3, CF2H2 및 CF3H를 포함한다.

그 다음에 광한정성 층(120)의 패턴은 도6에 도시된 바와 같이 임시 층(140) 으로 전달되는데, 바람직하게는 예컨대 SO2, O2 및 Ar을 함유하는 플라스마인 SO2 함유 플라스마를 사용한다. 가장 바람직하게는, SO2 함유 플라스마는 바람직한 임시 층(140)의 탄소를, 하드 마스크 층(130)이 에칭되는 속도보다 20배 이상, 더 바람직하게는 40배 이상의 속도로 에칭할 수 있다. 적합한 SO2 함유 플라스마는 아바체프 외(Abatchev et al .)의 미국 특허 출원 No. 10/931,772에 잘 기술되어 있으며, 임계 치수 조절(Critical Dimension Control)이라는 이름으로 2004년 8월 31일 출원되었다. SO2 함유 플라스마가 동시에 임시 층(140)을 에칭하고 또한 광한정성 층(120)을 제거할 수 있다는 점이 이해될 것이다. 결과적로서 얻어진 라인(124b)은 플레이스홀더(placeholders) 또는 굴대(mandrel)를 구성하는데, 그것을 통해 스페이서(175)의 패턴(도8의 175)이 형성될 것이다.

다음으로, 도7에 도시된 바와 같이, 스페이서 물질의 층(170)은, 하드 마스크 층(130), 하드 마스크(150) 및 임시 층(140)의 측벽을 포함하는 노출된 표면 위로 바람직하게 등각으로 퇴적된 블랭킷(blanket)이다. 선택적으로, 하드 마스크 층(130)은 상기 층(170)을 퇴적하기 전에 제거될 수 있다. 스페이서 물질은 패턴을 아래의 기판(110)으로 전달하기 위한 마스크로서 작용할 수 있거나, 혹은 그렇지 않으면 형성되고 있는 마스크를 통하여 아래의 구조물의 공정을 허용할 수 있는 모든 물질이 될 수 있다. 스페이서 물질은 바람직하게 : 1) 정교한 스텝 커버리지(good step coverage)로 퇴적될 수 있다 ; 2) 임시 층(140)과 호환성이 있는 온도에서 퇴적될 수 있다 ; 3) 그 치수를 확장하도록 더 처리될 수 있다 ; 그리고 4) 확장된 후에 임시 층(140)과 임시층(140)의 아래에 위치하는 모든 층에 대하여 선택적으로 에칭될 수 있다. 바람직한 물질은 폴리실리콘 및 비결정질 실리콘을 포함한다. 층(170)은 바람직하게는 약 20nm에서 약 60nm 사이의 두께로, 더 바람직하게는 약 20nm에서 약 50nm 사이의 두께로 퇴적된다. 바람직하게 스텝 커버리지는 약 80% 이상, 그리고 더 바람직하게는 약 90% 이상이다.

도8에 도시된 바와 같이, 스페이서 층(170)은 부분적으로 형성된 집적회로(100)의 수평 표면(180)으로부터 스페이서 물질을 제거하기 위해 이방성 에칭이 이루어진다. 스페이서 에칭이라고 알려진 이러한 에칭은 HBr/Cl 플라스마를 사용하여 수행될 수 있다. 상기 에칭은 물리적 요소를 포함할 수 있으며, 바람직하게는 예컨대 Cl2, HBr 에칭과 같은 반응성 이온 에칭(reactive ion etch)(RIE)인 화학적 요소를 포함한다. 예를 들면, 그러한 에칭은 약 300-1000 W의 최대 파워 및 약 50-250 W 최소 파워로 약 7-60 mTorr의 압력에서 약 0-50 sccm의 Cl2 및 약 0-200 sccm의 HBr 흐름으로 LAM TCP9400을 이용하여 수행될 수 있다.

하드 마스크(130)(여전히 존재한다면)와 임시 층(140)은 프리 스탠딩 스페이서(free standing spacers)(175)를 남겨두기 위해 다음에 제거된다(도11). 상기 스페이서(175)가 얇고 또한 상기 하드 마스크(130)가 스페이서(175)와 유사한 물질로 형성될 수 있기 때문에, 도9에 도시된 바와 같이, 공간을 충전하는 층(155)이 스페이서(175)의 구조적 통합을 유지하는 것을 돕기 위하여 그리고 두 층(130 및 140)을 에칭하는 것을 돕기 위하여 스페이서(175)의 위와 주위로 형성될 수 있다. 바람 직하게 상기 층(155)은 포토레지스트를 구비하는데, 그것은 스핀 온(spin-on) 공정에서 퇴적될 수 있다. 다른 실시예에서, 예를 들면 스페이서(175)가 충분히 넓고 적합한 에칭 반응이 유용한 곳에서는, 두 층(130 및 140)은 층(155)의 퇴적 없이도 제거될 수 있다.

도10을 참조하면, 하드 마스크(130)는 공간을 충전하는 층(155)의 상부와 함께, 예컨대 평탄화(planarization)에 의해 제거된다. 두 층(130 및 155)을 에칭하기 위한 바람직한 반응은 두 단계의 에칭을 포함한다 : 첫 번째는 층(도9의 130)이 제거될 때까지 CF4/He 플라스마를 사용하는 것이고, 다음으로 공간을 충전하는 층(155)의 잔존 부분과 더불어 임시 층(140)을 제거하는 O2 플라스마를 사용하는 것이다. 그 결과로 얻어진 구조는 도11에 도시되었다. 대안으로서, 에칭의 첫 번째 부분에서 층(130)을 제거하기 위해서, 두 층(130 및 155)은 화학적 기계적 연마(polishing)에 놓여질 수 있다.

그리하여 프리 스탠딩 스페이서(175)가 형성된다. 두 층(140 및 155)을 에칭하기 바람직한 반응은 황 산화물 플라스마 에칭을 포함한다. 가장 바람직하게, 전형적으로 스페이서에 사용되는 실리콘 질화물 혹은 실리콘 산화물과 같은 물질보다 실리콘은 등방성과 이방성으로 모두 더 쉽게 에칭된다. 어떤 실시예에서, 스페이서(175)의 임계 치수는 스페이서(175)를 트리밍(trimming)함으로써 스페이서 에칭 후에 조절된다.

그렇게 하여, 피치 멀티플리케이션은 수행되었다. 도시된 실시예에서, 스페 이서(175)의 피치는 포토리소그래피에 의해 원래 형성된 포토레지스트 라인(도3의 124)의 피치의 대체로 절반이다. 가장 바람직하게, 약 100nm 이하의 피치를 갖는 프세이서(175)가 형성될 수 있다. 스페이서(175)가 피쳐 혹은 라인(124b)의 측벽 위에 형성되기 때문에, 스페이서(175)는 광한정성 층(120)에서 원래 형성된 피쳐 혹은 라인(124)의 패턴의 윤곽(outline)을 일반적으로 따른다는 것이 이해될 것이다.

다음으로, 바람직한 실시예에 따른 방법의 두 번째 단계에서, 스페이서(175)는 기판(110)에 형성될 피쳐의 바람직한 임계 치수에 그 폭이 상응하도록 확장된다. 바람직하게, 이 확장은 더 넓은 공간을 차지하는 새로운 화합물 또는 합금을 형성하도록 스페이서(175)를 반응시킴으로써 수행된다. 스페이서가 실리콘으로 형성된 도시된 실시예에서, 확장 공정은 스페이서의 산화(oxidation)를 구비하는 것이 바람직하다. 도12에 도시된 바와 같이, 스페이서(175)는 산화되면서 성장함을 이해할 것이다. 스페이서(175a)의 크기는 상기 스페이서(175)가 산화되는 범위에 따라 다양할 것이다. 그러므로 산화의 기간과 정도는 스페이서(175)가 바람직한 폭(95)에 도달하도록 바람직하게 선택된다. 스페이서(175)의 산화는 열 산화(thermal oxidation), 산소 래디컬(oxyger radicals) 또는 플라스마 등을 포함하는 당해 기술 분야에서 알려진 산화 공정에 의해 수행될 수 있다. 다른 실시예에서 스페이서(175)는 당해 기술 분야에서 알려진 어떤 질화 공정에 의해서도 질화됨에 의해 확장될 수 있다. 그렇게 함으로써, 바람직한 폭(95)을 갖는 스페이서(175a)의 패턴이 형성될 수 있다.

스페이서(175)는 확장될 수 있고 등각으로(conformally) 퇴적될 수 있고 적합한 에칭 반응이 유용한 모든 물질로 형성될 수 있다는 것이 이해될 것이다. 예를 들면, 스페이서(175)는 티타늄을 사용하여 형성될 수 있고 TiO2 혹은 TiN2를 형성하는 산화 혹은 질화에 의해 확장될 수 있다. 물질의 다른 예는 탄탈(tantalum)(탄탈은 탄탈 산화물 혹은 탄탈 질화물을 형성하는 산화 혹은 질화에 의해 확장될 수 있다)과 텅스텐(텅스텐은 텅스텐 산화물 혹은 텅스텐 질화물을 형성하는 산화 혹은 질화에 의해 확장될 수 있다)을 포함한다.

바람직하게, 확장의 범위는 스페이서(175)가 연결부(interconnects), 워드라인(word lines), 비트라인(bit lines), 트랜지스터(transistors) 열(row) 혹은 다마신(damascene) 라인들 사이의 갭(gap)과 같은 피쳐의 바람직한 임계 치수와 실질적으로 동일한 폭으로까지 확장되는데, 그것은 스페이서(175a)에 의해 형성된 패턴을 사용하는 기판(110)에서 패턴화될 것이다. 예를 들면 스페이서(175a)는 다소간의 범위로 산화될 수 있는데, 바람직한 임계 치수가 비산화 스페이서(175)의 치수보다 아주 사소하게 혹은 더욱 실직적으로 더 큰지 여부에 달려있다. 그러므로 지속기간, 화학적 반응, 온도 등의 공정 조건은 바람직한 정도의 스페이서 확장을 달성하기 위해 선택된다.

스페이서(175)의 성장은 그 스페이서(175)를 분리하는 공간도 좁힐 것이라는 점이 이해될 것이다. 바람직하게, 스페이서(175)는 이 좁힘의 원인이 되도록 위치한다. 게다가 스페이서(175a)의 임계 치수는 스페이서(175a)를 예컨대 등방성 에칭 으로 정돈(trimming)함으로써 확장된 후에 조절된다.

스페이서(175a) 그 자체는 아래의 기판(110)을 패턴화하는 하드 마스크로서 직접 사용될 수 있다는 점이 이해될 것이다. 그러나 바람직하게, 스페이서(175a)의 패턴 하나 이상의 아래의 층으로 전달되는데, 그 아래의 층은 기판(110)에 스페이서(175a)보다 더 좋은 에칭 선택성을 제공한다. 도13을 참조하면, 스페이서(175a)에 의해 만들어진 패턴은 제2 하드 마스크 층(150)으로 전달될 수 있다. 바람직하기로는, 제2 하드 마스크 층(150)은 BCl3/Cl2 플라스마 에칭을 사용하여 에칭된다.

도14를 참조하면, 스페이서(175a)는 기판(110)을 패터닝하기 전에 선택적으로 제거될 수 있다. 스페이서(175a)는 습식 에칭 공정을 사용하여 제거될 수 있다. 가장 바람직하게, 스페이서(175a)를 제거함으로써 기판(110)을 덮는 마스크 종횡비(aspect ratio)는 감소되며, 그리하여 에천트(etchants)가 다른 처리 약물이 기판에 더 쉽게 도달되도록 허용하고, 그래서 수직 측벽의 형성을 개선시키거나 혹은 그렇지 않으면 명확하게 윤곽을 그리고 공정을 완결하게 한다.

다른 실시예에서는, 도15에 도시된 바와 같이, 추가적인 마스크 층(160)이 기판(110)을 패턴화하기에 어려운 패턴에 이용될 수 있다. 그러한 기판들은 예를 들면 패턴화를 위해 다수의 연속된 에칭을 필요로 하는 다수의 층을 포함할 수 있다. 많은 실리콘 함유 기판 물질에 대한 비결정질 탄소의 선택적 제거를 허용하는 반응의 유용성에 기인하여, 추가적인 마스크 층(160)은 비결정질 탄소로 형성되는 것이 바람직하다.

위에서 논의된 단계들이 추가적 마스크 층(160)을 덮는 스페이서(175a)를 형성하도록 적용될 수 있음을 이해할 것이다. 도16을 참조해보면, 스페이서(175)의 패턴이 형성된다. 도17에 도시된 바와 같이, 스페이서(175)는 이제 예컨대 산화에 의해, 위에서 논의한 바와 같이 바람직한 폭으로 확장된다. 도18에 도시된 바와 같이, 스페이서(175a)의 패턴은 그리하여 제2 하드 마스크 층(150)으로 전달될 수 있으며, BCl3/Cl2 플라스마 에칭을 사용하는 것이 바람직하다. 도19에 도시된 바와 같이, 패턴은 이제 추가적인 마스크 층으로 전달되는데, 추가적인 마스크 층(160)을 이방성으로 에칭함으로써 이루어지는 것이 바람직하다. 바람직하기로는, 이방성 에칭은 추가적인 마스크 층(160)을 SO2 함유 플라스마에 노출시키는 것을 구비하고 있다. 다른 실시예에서, 스페이서(175)는 층(150)을 에칭하기 전에, 혹은 도14와 관련하여 위에서 논의했듯이, 기판(110)을 에칭하기 전에 제거될 수 있다는 점이 이해될 것이다.

이렇게 해서 기판(110)은 두 마스크 층(160 및 150) 및 스페이서(175a)를 통해 다양한 피쳐, 예컨대 트랜지스터, 커패시터 및/또는 연결부들을 결정하도록 처리될 수 있다. 기판(110)이 상이한 물질의 층을 구비한 곳에서, 상이한 반응의 연속, 바람직하게는 건식 에칭 반응이 상이한 층들을 통해 연속적으로 에칭되는 데 사용될 수 있다. 사용된 반응 혹은 반등들에 따라, 스페이서(175a)와 하드 마스크 층(150)이 에칭될 수 있다는 것이 이해될 것이다. 그러나 추가적인 하드 마스크 층(160)의 비결정질 탄소는 가장 바람직하게, 전통적인 에칭 반응, 특히 실리콘 함 유 물질을 에칭하는 데 사용된 것들에다가 훌륭한 저항성을 제공한다. 따라서, 추가적인 마스크 층(160)은, 다수의 기판 층을 통하여 에칭하기 위한, 혹은 높은 종횡비의 트렌치를 형성하기 위한 마스크로서 효율적으로 사용될 수 있다. 추가적인 마스크 층(160)는 나중에 기판(110)의 처리를 더 진행시키기 위해 제거될 수 있다.

여기서 서술된 어떤 스텝에서도 패턴을 제1 레벨에서 제2 레벨로 전달하는 것은 일반적으로 제1 레벨의 피쳐에 일반적으로 상응하는 제2 레벨에서의 피쳐를 형성하는 것을 포함함을 이해할 것이다. 예를 들면, 제2 레벨의 라인들의 경로는 제1 레벨의 라인들의 경로를 일반적으로 따르고, 제2 레벨의 다른 피쳐들의 위치는 제1 레벨의 유사한 피쳐들의 위치에 상응한다. 그러나 피쳐들의 정확한 모양과 크기는 제1 레벨로부터 제2 레벨까지 다양할 수 있다. 예를 들면 에칭 반응과 조건에 따라서 전달된 패턴을 형성하는 피쳐들의 크기와 그 사이의 상대적 간격은, 여전히 초기 패턴을 닮는다 하더라도, 제1 레벨의 패턴에 대하여 확장되거나 축소될 수 있다. 그래서 전달된 패턴은 초기 패턴과 동일한 패턴인 것으로 여전히 간주된다. 대조적으로 마스크 피쳐들 주위에 스페이서를 형성하는 것은 패턴을 변화시킬 수 있다.

바람직한 실시예에 따른 접점의 형성이 수많은 장점을 제공한다는 것이 이해될 것이다. 예를 들면 더 얇은 층들이 더 두꺼운 층들보다 더 용이하게 등각으로 퇴적되기 때문에, 스페이서가 형성된 스페이서 물질의 층들은 개선된 등각성을 갖고 퇴적된다. 결과적으로 스페이서들은 이들 층으로부터 개선된 균일성으로 형성될 수 있다. 더욱이 이들 층의 상대적 얇음은 스페이서 물질의 블랭킷 층(blanket layer)으로 대어진 트렌치의 종횡비를 감소시키며, 그리하여 에천트가 더 용이하게 트렌치의 바닥에까지 침투할 수 있게 하고 그리함으로써 스페이서 에칭을 용이하게 된다.

또한, 도시된 실시예의 다양한 변형이 가능하다는 것을 이해할 것이다. 예를 들면, 스페이서(175 혹은 175a)의 피치는 2배 이상이 될 수 있다(more than doubled). 나아가 피치 멀티플리케이션은 추가적인 스페이서를 스페이서(175 혹은 175a) 주위에 형성하고, 스페이서(175 혹은 175a)를 제거하고, 이전에 스페이서(175 혹은 175a) 주위에 있었던 스페이서 주위에 스페이서를 형성하는 것 등으로써 수행될 수 있다. 더 자세한 피치 멀티플리케이션에 대한 바람직한 방법이 로리(Lowrey) 외의 미국 특허 No. 5,328,810에서 논의되어 있다.

게다가 다양한 크기의 피쳐들을 패터닝하기 위해 다양한 다른 패턴이 스페이서(175 혹은 175a)에 덧씌워지거나 인접하여 형성될 수 있다. 예를 들면, 추가적인 광한정성 층이 스페이서(175 혹은 175a)에 덧씌워져 형성될 수 있고 그리하여 다른 패턴을 형성하도록 패턴화될 수 있다. 그러한 패턴들을 형성하는 방법은 트란(Tran) 외의 미국 특허 출원 No. 10/931,771에 개시되어 있는데, 2004년 8월 31일에 출원되었으며 포토-얼라인먼트 마진(photo-alignment margins) 증대 방법이라는 발명이다.

더욱이 모든 스페이서(175)가 유사한 폭을 갖도록 산화될 수 있는 반면에, 다른 실시예에서는 몇몇 스페이서(175)만이 산화될 수 있다. 예를 들면 어떤 스페이서(175)는 보호 층을 퇴적하고 패터닝(그것에는 선택적인 에칭 반응이 유용하다) 하고 그렇게 하여 노출된 스페이서를 산화함으로써 산화로부터 보호할 수 있다.

게다가, 변환된 물질과 변환 공정의 정도에 따라 산화 혹은 이후의 화학적 변환 공정이 스페이서(175)의 크기를 인지할 수 있게 늘리지 못할 수도 있다. 그러한 경우에, 여기서 개시된 공정들은 그럼에도 스페이서(175)를 고도로 선택적인 에칭 반응이 유용한 물질로 변환하는 데 적용될 수 있다. 그렇게 함으로써, 변환 공정은 가장 바람직하게 스페이서(175)를 이후 에칭 단계에 더 좋은 에칭 정지로 변환할 수 있다. 예를 들면, 마스크 전구체 물질은 실리콘 혹은 금속 산화물 혹은 질화물로 변환될 수 있는데, 그것은 가장 바람직하게 주위, 즉 아래의, 물질에 좋은 에칭 선택성을 제공할 수 있다.

도20-22를 참조하면, 스페이서(175)가 확장된 곳에, 스페이서(175) 혹은 층(170)은 예컨대 산화에 의해, 스페이서 물질의 퇴적 후 그리고 프리 스탠딩 스페이서(175)가 형성되기 전 어떤 지점에서 확장될 수 있다는 점이 이해될 것이다. 예를 들면 스페이서 물질(170)의 블랭킷 층(도20)의 퇴적 후에 전체 블랭킷 층(170)은 도21에 도시된 바와 같이 확장된 블랭킷 층(170a)을 형성하도록 확장될 수 있다. 위에 설명한 바와 같이 공정 조건(예컨대, 지속기간, 화학적 반응성, 온도 등)를 포함한 확장 공정은 블랭킷 층(170)이 이후의 스페이서 에칭 동안 수평적 축소(shrinkage)를 고려하여, 바람직한 임계 치수에 상응하는 바람직한 두께까지 확장하도록 바람직하게 선택된다. 그리하여 확장 프로세스는 층(170)을 부분적으로만 산화되도록 남겨둘 수 있다. 도22에 도시된 바와 같이, 스페이서 에칭 이후에 굴대(124b)는 이제 프리 스탠딩 스페이서를 남기도록 제거된다. 가장 바람직하게, 스 페이서(175a)가 스페이서(175)보다 더 두껍기 때문에, 공간을 충전하는 보호 층( protective space-fill layer)(도9의 155)은 필요하지 않게 되며 굴대(124b)는 이방성 에칭, 예컨대 탄화 플루오르 플라스마를 사용하여 에칭될 수 있다.

다른 실시예에서, 스페이서(175)는 스페이서 에칭 후에 그리고 굴대를 에칭하기 전에 확장될 수 있다(예컨대 도8의 스페이서(175)가 확장될 수 있다). 가장 바람직하게, 스페이서(175)가 한쪽 방향으로만 측면으로 성장하도록 허용되기 때문에, 이러한 타입의 확장은 한결같이 유지되어야 할 스페이서(175)의 개별적 쌍(pairs)들 사이의 거리를 허용하며, 반면에 한 쌍의 스페이서(175)의 구성요소를 이루는 스페이서 사이의 거리는 축소시킨다. 그러나 위에 설명했듯이 확장 스텝은 스페이서(175)를 층(170)에 대한 에칭을 촉진시키는 프리 스탠딩 구조물로서 형성시킨 후에 바람직하게 수행된다.

또한 다양한 마스크 층을 통한 "공정"이 바람직하게 아래의 층에 대한 에칭을 포함하는 반면에, 마스크 층을 통한 공정은 마스크 층의 아래에 위치하는 층들을 어떤 반도체 제조 공정에 놓이게 하는 단계를 포함할 수 있다. 예를 들어, 공정은 도핑, 산화, 질화 혹은 마스크 층을 통한 그리고 아래의 층 위의 퇴적 물질을 포함할 수 있다.

따라서, 본 발명의 범위를 벗어나지 않고서 위에 기술한 방법과 구조에 다양한 다른 생략 추가 그리고 수정이 가해질 수 있음은 본 기술 분야에서 당업자는 이해할 수 있을 것이다. 모든 그러한 수정과 변화는 덧붙여진 청구항에 의해 규정 된 바의, 본 발명의 범위 내에 들도록 의도되었다.

Claims (75)

  1. 광한정성 층으로 덮인 임시 층에 의해 덮여진 기판을 제공하는 단계와,
    상기 광한정성 층에 패턴을 형성하는 단계와,
    상기 임시 층에 다수의 플레이스홀더를 형성하기 위해 상기 패턴을 상기 임시 층으로 전달하는 단계와,
    상기 다수의 플레이스홀더 위에 스페이서 물질의 블랭킷 층을 퇴적하는 단계와,
    상기 스페이서 물질을 수평 표면으로부터 선택적으로 제거하는 단계와,
    상기 플레이스홀더를 상기 스페이서 물질에 대하여 선택적으로 제거하는 단계와,
    상기 스페이서 물질을 사전 설정된 크기까지 확장시키는 단계를 포함하는, 반도체 공정의 방법.
  2. 제1항의 방법에 있어서, 상기 플레이스홀더를 선택적으로 제거하는 단계는 프리 스탠딩 스페이서를 형성하며, 상기 스페이서 물질을 확장하는 단계는 상기 플레이서홀더를 선택적으로 제거하는 단계 후에 수행되는 방법.
  3. 제1항의 방법에 있어서, 상기 스페이서 물질을 확장하는 단계는 상기 스페이서 물질을 수평 표면으로부터 선택적으로 제거하는 단계 전에 수행되는 방법.
  4. 제1항의 방법에 있어서, 상기 스페이서 물질을 확장하는 단계는 상기 스페이서 물질을 수평 표면으로부터 선택적으로 제거하는 단계 후 및 상기 플레이스홀더를 선택적으로 제거하는 단계 전에 수행되는 방법.
  5. 제1항의 방법에 있어서, 상기 임시 층은 비결정질의 탄소를 구비하는 방법.
  6. 제5항의 방법에 있어서, 상기 광한정성 층은 포토레지스트를 구비하는 방법.
  7. 제6항의 방법에 있어서, 상기 광한정성 층에 패턴을 형성하는 단계는 포토리소그래피 및 상기 광한정성 층을 이어서 등방성으로 에칭하는 단계를 포함하는 방법.
  8. 제6항의 방법에 있어서, 하드 마스크 층이 상기 임시 층과 상기 광한정성 층을 분리시키는 방법.
  9. 제8항의 방법에 있어서, 상기 하드 마스크 층은 유전체 비반사 코팅을 구비하는 방법.
  10. 제9항의 방법에 있어서, 상기 유전체 비반사 코팅은 실리콘 산질화물을 구비하는 방법.
  11. 제9항의 방법에 있어서, 상기 플레이스홀더를 선택적으로 제거하는 단계는,
    상기 스페이서 물질의 위와 주위에 충전 물질을 퇴적하는 단계와,
    상기 충전 물질과 상기 하드 마스크 층을 동시에 에칭하는 단계와,
    상기 충전 물질과 임시 층을 동시에 이어서 에칭하는 단계를 포함하는 방법.
  12. 제11항의 방법에 있어서, 충전 물질을 퇴적하는 단계는 포토레지스트를 퇴적하는 단계를 포함하는 방법.
  13. 제12항의 방법에 있어서, 포토레지스트를 퇴적하는 단계는 스핀 온 공정을 수행하는 단계를 포함하는 방법.
  14. 제11항의 방법에 있어서, 상기 충전 물질과 상기 하드 마스크 층을 동시에 에칭하는 단계는 CF4/He 플라스마 에칭을 수행하는 단계를 포함하는 방법.
  15. 제11항의 방법에 있어서, 상기 충전 물질과 상기 임시 층을 이어서 동시에 에칭하는 단계는 O2 플라스마 에칭을 수행하는 단계를 포함하는 방법.
  16. 제1항의 방법에 있어서, 스페이서 물질의 블랭킷 층을 퇴적하는 단계는 화학기상성장법으로 실리콘의 층을 퇴적하는 단계를 포함하는 방법.
  17. 제16항의 방법에 있어서, 상기 스페이서 물질을 확장하는 단계는 실리콘 산화물을 형성하는 단계를 포함하는 방법.
  18. 제16항의 방법에 있어서, 상기 스페이서 물질을 수평 표면으로부터 선택적으로 제거하는 단계는 상기 실리콘 층을 이방성으로 에칭하는 단계를 포함하는 방법.
  19. 제18항의 방법에 있어서, 상기 실리콘 층을 이방성으로 에칭하는 단계는 상기 실리콘 층을 HBr/Cl2 플라스마로 에칭하는 단계를 포함하는 방법.
  20. 제1항의 방법에 있어서, 상기 스페이서 물질은 티타늄, 탄탈 및 텅스텐으로 구성된 군으로부터 선택되는 방법.
  21. 피치 멀티플리케이션을 수행함으로써 다수의 마스크 라인을 형성하는 단계와,
    이웃하는 마스크 라인 사이의 열린 공간을 좁히는 단계를 포함하며,
    상기 피치 멀티플리케이션을 수행하는 단계는,
    다수의 굴대를 형성하는 단계와,
    상기 굴대 위에 스페이서 물질의 블랭킷 층을 퇴적하는 단계와,
    상기 굴대의 측벽에 마스크 라인을 형성하기 위해 상기 스페이서 물질의 블랭킷 층을 이방성으로 에칭하는 단계를 포함하며,
    상기 이웃하는 마스크 라인은 열린 공간에 의해 서로 분리되는, 메모리 장치를 형성하는 공정.
  22. 제21항의 공정에 있어서, 상기 마스크 라인은 폴리실리콘 또는 비결정질의 실리콘을 구비하는 공정.
  23. 제21항의 공정에 있어서, 상기 열린 공간을 좁히는 단계는 상이한 화학적 화합물 또는 합금을 형성하기 위해 상기 마스크 라인을 반응시키는 단계를 포함하는 공정.
  24. 제23항의 공정에 있어서, 상기 마스크 라인을 반응시키는 단계는 산화에 의해 상기 마스크 라인을 확장시키는 단계를 포함하는 공정.
  25. 제24항의 공정에 있어서, 상기 마스크 라인을 반응시키는 단계는 상기 마스크 라인을 완전히 산화시키는 단계를 포함하는 공정.
  26. 제21항의 공정에 있어서, 상기 마스크 라인에 의해 형성된 패턴을 아래의 층으로 전달하는 단계를 더 포함하는 공정.
  27. 제26항의 공정에 있어서, 상기 아래의 층은 비결정질의 탄소를 구비하는 공정.
  28. 제27항의 공정에 있어서, 상기 패턴을 상기 비결정질의 탄소로 전달하는 단계는 상기 패턴을 하드 마스크 층으로 전달하는 단계와, 이후 상기 패턴을 상기 하드 마스크 층으로부터 상기 비결정질의 탄소 층으로 전달하는 단계를 포함하는 공정.
  29. 제28항의 공정에 있어서, 상기 패턴을 하드 마스크 층으로 전달하는 단계는 상기 하드 마스크 층을 BCl3/Cl2 플라스마로 에칭하는 단계를 포함하는 공정.
  30. 제28항의 공정에 있어서, 상기 패턴을 상기 하드 마스크 층으로부터 상기 비결정질의 탄소 층으로 전달하는 단계는 상기 비결정질의 탄소 층을 SO2 함유 플라스마에 노출시키는 단계를 포함하는 공정.
  31. 제28항의 공정에 있어서, 상기 하드 마스크 층은 알루미늄 산화물을 구비하는 공정.
  32. 피치 멀티플리케이션을 수행함으로써 다수의 마스크 라인을 형성하는 단계와,
    상기 마스크 라인을 형성하는 물질의 크기를 상기 물질을 다른 물질로 변환시킴으로써 사전 설정된 폭으로 확장시키는 단계를 포함하며,
    상기 피치 멀티플리케이션을 수행하는 단계는,
    다수의 굴대를 형성하는 단계와,
    상기 굴대 위에 스페이서 물질의 블랭킷 층을 퇴적하는 단계와,
    상기 굴대의 측벽에 마스크 라인을 형성하기 위해 상기 스페이서 물질의 블랭킷 층을 이방성으로 에칭하는 단계를 포함하는, 반도체 공정을 위한 방법.
  33. 제32항의 방법에 있어서, 상기 마스크 라인을 형성하는 물질의 크기를 확장시키는 단계는 피치 멀티플리케이션으로 다수의 마스크 라인을 형성하는 동안 스페이서 물질의 상기 블랭킷 층을 확장하는 단계를 포함하는 방법.
  34. 제33항의 방법에 있어서,
    상기 스페이서 물질의 블랭킷 층을 이방성으로 에칭하기 전에, 상기 마스크를 형성하는 물질의 크기를 확장시키는 단계를 포함하는 방법.
  35. 제33항의 방법에 있어서,
    상기 스페이서 물질의 블랭킷 층을 이방성으로 에칭한 후에 상기 마스크를 형성하는 물질의 크기를 확장하는 단계와,
    상기 마스크 라인을 형성하는 물질의 크기를 확장하는 단계 후에 상기 스페이서 물질에 대하여 상기 굴대를 이어서 선택적으로 제거하는 단계를 포함하는 방법.
  36. 제32항의 방법에 있어서, 상기 마스크 라인을 형성하는 물질의 상기 크기를 확장하는 단계는 피치 멀티플리케이션 후에 스페이서의 패턴을 확장하는 단계를 포함하는 방법.
  37. 제32항의 방법에 있어서, 상기 물질을 다른 물질로 변환하는 단계는 상기 마스크 라인을 형성하는 상기 물질을 산화시키는 단계를 포함하는 방법.
  38. 제32항의 방법에 있어서, 상기 물질을 다른 물질로 변환하는 단계는 상기 마스크 라인을 형성하는 물질을 질화하는 단계를 포함하는 방법.
  39. 제32항의 방법에 있어서, 아래의 층을 마스크 라인 사이의 개구를 통해 반응물에 노출시키는 단계를 더 포함하는 방법.
  40. 제39항의 방법에 있어서, 상기 반응물은 에천트인 방법.
  41. 제40항의 방법에 있어서, 아래의 층을 노출시키는 단계는 비결정질의 탄소를 에칭하는 단계를 포함하는 방법.
  42. 제40항의 방법에 있어서, 아래의 층을 노출시키는 단계는 전도성 기판을 에칭하는 단계를 포함하는 방법.
  43. 제32항의 방법에 있어서, 상기 마스크 라인을 형성하는 물질의 크기를 확장하는 단계 후에, 상기 마스크를 트리밍하는 단계를 더 포함하는 방법.
  44. 제32항의 방법에 있어서, 상기 마스크 라인은 폴리실리콘 또는 비결정질의 실리콘을 구비하는 방법.
  45. 제32항의 방법에 있어서, 상기 바람직한 폭은 집적회로의 전도성 연결 라인의 임계 치수인 방법.
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