CN111354630A - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开公开一种半导体结构及其制造方法。该半导体结构包括一基部、多个岛，以及一隔离层。该多个岛中的至少一个包括从该基部的一上表面延伸的一支柱、连接到该支柱的一突起、设置在该突起上方的一封盖层、以及设置在该突起和该封盖层的一侧壁上的一钝化衬垫。该隔离层围绕该岛。

Description

半导体结构及其制造方法
技术领域
本公开主张2018/12/20申请的美国临时申请案第62/782,662号及2019/03/08申请的美国正式申请案第16/296,627号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种半导体结构及其制造方法。
背景技术
半导体元件和集成电路正在变得更加高度密集。因此，正在进行的研究旨在改善这些元件和电路的特性，并确保所需的工艺优势。在半导体存储元件中，随着这种元件的存储容量的增加，元件中图案的关键尺寸减小。因此，用于在芯片上形成图案的光学光刻工艺是半导体工艺的重要组成部分。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种半导体结构，包括一基部、多个岛；以及一隔离层。该多个岛中的至少一个包括一支柱、一突起、一封盖层和一钝化衬垫。该支柱从该基部的一上表面延伸，该突起连接到该支柱，该封盖层设置在该突起上，该钝化衬垫设置在该突起和该封盖层的一侧壁上。该隔离层环绕该岛。
在一些实施例中，该岛的一高度在180到400nm之间。
在一些实施例中，该突起的一高度在30到200nm之间。
在一些实施例中，该半导体结构还包括夹在该突起和该封盖层之间的一绝缘层，该绝缘层的一侧壁被该钝化衬垫覆盖。
在一些实施例中，该基部，该支柱和该突起一体地形成。
在一些实施例中，该封盖层的一顶表面与该隔离层的一上表面共面。
本公开另提供一种半导体结构的制造方法，包括：提供一支撑基底；在该支撑基底上形成一封盖层和一硬遮罩叠层；图案化该硬遮罩叠层以形成覆盖该封盖层的多个块体；使用该块体作为遮罩，图案化该封盖层以形成一剩余封盖层；通过该剩余封盖层图案化该支撑基底以形成多个突起；沉积一钝化衬垫在该剩余封盖层和该突起的一侧壁的上方；将剩余的该支撑基底图案化以形成该突起下面的多个支柱；以及沉积一第一隔离层以包围该支柱、该突起和该剩余封盖层。
在一些实施例中，该硬遮罩叠层包括与该封盖层接触的一第一子叠层和设置在该第一子叠层上的一第二子叠层，并且图案化该硬遮罩叠层以形成该块体包括：图案化该第二子叠层以形成彼此以一给定距离间隔开的多个条带；在该条带上沉积一牺牲层；图案化该牺牲层以在该条带上形成多个通孔；使用剩余的该牺牲层作为遮罩，在该第二子叠层内形成多个开口；以及使用剩余的该第二子叠层做为遮罩，图案化该第一子叠层。
在一些实施例中，该条带包括一两层的结构和一三层的结构交错配置。
在一些实施例中，该牺牲层的图案化包括：涂覆一光刻胶层，该光刻胶层具有设置在该牺牲层上方的该条带上的多个通孔；以及去除通过该通孔曝露的该牺牲层的一部分。
在一些实施例中，该制造方法还包括在涂覆该光刻胶层之前，在一下伏层上沉积一抗反射涂层。
在一些实施例中，沉积该钝化衬垫在该封盖层和该突起的侧壁包括：在该封盖层的一顶表面、该封盖层和该突起的该侧壁上，以及该支撑基底的一上表面上沉积一钝化衬垫；以及去除该封盖层的该顶表面和该支撑基底的该上表面上的该钝化衬垫。
在一些实施例中，该钝化衬垫具有一均匀的厚度。
在一些实施例中，该钝化衬垫是一原子层沉积层。
在一些实施例中，在形成该封盖层和该硬遮罩叠层之前，在该支撑基底上沉积一绝缘层；以及在图案化该封盖层的期间图案化该绝缘层。
在一些实施例中，该制造方法还包括执行一平坦化工艺以通过该隔离层曝露该封盖层的一上表面。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是示意图，例示本公开的一些实施例的半导体结构。
图2是图1的区域A的特写图。
图3是流程图，例示本公开的一些实施例的半导体结构的制造方法。
图4是透视图，例示本公开的一些实施例的半导体结构的形成中间阶段。
图5是图4的区域B的特写图。
图6是透视图，例示本公开的一些实施例的半导体结构的形成中间阶段。
图7是图6的区域C的特写图。
图8至17是透视图，例示本公开的一些实施例的半导体结构片段的形成中间阶段。
图18是透视图，例示本公开的一些实施例的半导体结构的形成中间阶段。
图19是图18的区域D的特写图。
图20是透视图，例示本公开的一些实施例的半导体结构的形成中间阶段。
附图标记说明：
10 半导体结构
100 阵列区域
102 周边区域
110 支撑基底
112 基部
113 岛
114 突起
116 沟槽
118 支柱
120 绝缘层
122 侧壁
130 封盖层
132 顶表面
134 侧壁
140 硬遮罩叠层
142 第一子叠层
144 第二子叠层
146 块体
150 凹槽
160 条带
162A 双层结构
162B 三层结构
164 开口
170 牺牲层
172 平坦的上表面
180 抗反射涂层(ARC)层
190 光刻胶层
192 通孔
200 钝化衬垫
210 隔离层
212 上表面
300 方法
302 步骤
304 步骤
306 步骤
308 步骤
310 步骤
312 步骤
314 步骤
316 步骤
318 步骤
320 步骤
322 步骤
1104 凹陷
1122 表面
1142 侧壁
1422 下伏层
1424 上覆层
1442 第一层
1444 三层结构
1446 第三层
A 区域
B 区域
C 区域
D 区域
D1 第一方向
D2 第二方向
H1 高度
H2 高度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”，“实施例”，“例示实施例”，“其他实施例”，“另一实施例”等是指本公开所描述的实施例可包含特定特征，结构或是特性，然而并非每一实施例必须包含该特定特征，结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中，本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是示意图，例示本公开的一些实施例的半导体结构10，图2是图1的区域A的特写图。参见图1和图2，半导体结构10包括阵列区域100和至少部分地围绕该阵列区域100的周边区域102。在一些实施例中，阵列区域100包括基部112、连接到该基部112的多个岛113、以及在相邻的岛113之间的隔离层210。在一些实施例中，岛113包括突起114、支柱118、绝缘层120、封盖层130和钝化衬垫200。支柱118从基部112的表面1122延伸，突起114连接到支柱118。在一些实施例中，基部112、突起114与支柱118一体地形成。在一些实施例中，基部112、突起114和支柱118由轻掺杂的单晶硅制成。在一些实施例中，绝缘层120设置在突起114上方，封盖层130设置在绝缘层120上方。在一些实施例中，钝化衬垫200设置在突起114的侧壁上、在绝缘层120上方，和封盖层130的上方。
在一些实施例中，阵列区域100中的岛113可以用于制造场效应垂直晶体管。在一些实施例中，突起114的高度在30到200nm之间的范围内。在一些实施例中，岛113的高度在180和400nm之间的范围内。在一些实施例中，钝化衬垫200在蚀刻工艺期间提供钝化以防止突起114的侧壁1142的底切或凹口。在一些实施例中，封盖层130的顶表面132和隔离层210的上表面212共面。在一些实施例中，绝缘层120包括氧化物，封盖层130包括氮化物，钝化衬垫200包括例如氧化物或氮化物的介电质，隔离层210包括氧化物。
图3是流程图，例示本公开的一些实施例的制造半导体结构的制造方法300。图4至图20是示意图，例示本公开的一些实施例的半导体结构10的制造方法300的各种制造阶段。图3中的流程图更示意性地说明图4至图20的各阶段。在随后的说明中，图4至图20中所示的制造阶段参考图3中所示的处理步骤。
参照图4和图5，根据图3中的步骤302，提供待处理的支撑基底110。在一些实施例中，支撑基底110包括本体(bulk)半导体材料，例如硅。在一些实施例中，支撑基底110可以是轻掺杂的单晶硅。在一些实施例中，支撑基底110可以是p型基底。
接下来，在一些实施例中，根据图3步骤304，薄绝缘层120、封盖层130、和硬遮罩叠层140被顺序地形成在支撑基底110上。在一些实施例中，绝缘层120与支撑基底110接触。在一些实施例中，绝缘层120接触包括氧化物，例如氧化硅。在一些实施例中，使用化学气相沉积(CVD)工艺或热氧化工艺形成绝缘层120。在一些实施例中，封盖层130设置在绝缘层120上方。在一些实施例中，封盖层130包括氮化物，例如氮化硅。在一些实施例中，可以使用CVD工艺形成封盖层130。
在一些实施例中，硬遮罩叠层140包括第一子叠层142和第二子叠层144依次形成在封盖层130上。在一些实施中，第一子叠层142包括接触封盖层130的下伏层1422，以及设置在下伏层1422上的上覆层1424；其中上覆层1424具有与下伏层1422不同的成分，以使得能够相对于另一层进行选择性蚀刻。在一些实施例中，下伏层1422包括碳，上覆层1424包括氮化物。在一些实施例中，使用CVD工艺形成下伏层1422和上覆层1424。
在一些实施例中，第二子叠层144包括与上覆层1424接触的第一层1442，以及设置在第一层1442上的第二层1444。在一些实施例中，第一层1442包括多晶硅，第二层1444包括氧化物，例如氧化硅。在一些实施例中，第二子叠层144可以选择性地包括第三层1446，设置在第二层1444上。在一些实施例中，第三层1446包括氧化硅。在一些实施例中，使用CVD工艺形成第一层1442、第二层1444和第三层1446。在一些实施例中，第一层1442和第二层1444的沉积可以使用原位(in-situ)形成，以节省处理时间和减少的可能性的污染。如本文所用，术语“原位”用于指其中正在处理的支撑基底110不暴露于外部环境(例如，处理系统外部)的过程。
接下来，根据图3中的步骤306，图案化第二子堆叠层144。因此，在第二子叠层144内形成多个凹槽150。在一些实施例中，剩余的第二子叠层144包括多个在第一方向D1延伸的条带160。在一些实施例中，条带160在与第一方向D1不同的第二方向D2上依给定的距离d彼此隔开。在一些实施例中，条带160可包括两层结构162A和与或三层结构162B。在一些实施例中，在两层结构162A包括第一层1442和第二层1444顺序形成在封盖层130上。在一些实施例中，三层结构162B包括第一层1442、第二层1444和第三层1446顺序地形成在封盖层130上。在一些实施例中，双层结构162A和三层结构162B在第二方向D2上交替排列。在一些实施例中，第二子叠层144是使用双图案化技术(DPT)图案化。在一些实施例中，DPT工艺在第一子堆142的上覆层1424处停止。在一些实施例中，可以使用四重图案化技术(QPT)工艺，图案化第二子堆叠层144。
参照图6和图7，根据图3中的步骤308依次形成牺牲层170、抗反射涂层(ARC)层180和光刻胶层190。在一些实施例中，牺牲层170被设置在条带160上和凹槽150内。在一些实施例中，牺牲层170的厚度足以填充凹槽150。在一些实施例中，牺牲层170具有平坦的上表面172。在一些实施例中，牺牲层170包括碳。在一些实施例中，可以使用CVD工艺形成牺牲层170。在一些实施例中，在沉积牺牲层170之后，可以执行抛光工艺以获得平坦的上表面172。
在一些实施例中，ARC层180形成在牺牲层170和光刻胶层190之间，以便在暴露光刻胶层190时消除与光反射相关的问题。在一些实施例中，ARC层180可以稳定牺牲层170的蚀刻选择性。在一些实施例中，ARC层180的蚀刻选择性可包括介电质，如氮化物或氧氮化物。在一些实施例中，ARC层180可以通过等离子体增强CVD(PECVD)工艺来形成。
图6和图7例示一些实施例在通过已知的光学光刻工艺图案化之后的光刻胶层190。在一些实施例中，光刻胶层190包括设置在条带160上的多个通孔192。在一些实施例中，该ARC层180的一部分通过通孔192暴露出来。在一些实施例中，通过诸如光学光刻、蚀刻等任何合适的操作，图案化光刻胶层190。
参考图8，根据图3的步骤310，通过光刻胶层190暴露的牺牲层170和ARC层180的部分被去除。在一些实施例中，使用光刻胶层190作为遮罩，移除牺牲层170和ARC层180的部分。在一些实施例中，牺牲层170和ARC层180可通过任何合适的操作去除，例如干蚀刻。在一些实施例中，剩余的牺牲层170包括多个通孔172。在一些实施例中，条带160的部分暴露于通孔172。在一些实施例中，当条带160随后被图案化时，剩余的牺牲层170做为硬遮罩。在一些实施例中，光刻胶层190使用灰化工艺或湿法剥离工艺去除，其中该湿法剥离工艺可以从化学上改变光刻胶层190，以便它不再黏附到剩余的ARC层180。在一些实施例中，然后去除ARC层180以暴露剩余的牺牲层170。
参照图9，在一些实施例中，根据图9的步骤312，条带160(如图5中所示)被图案化。因此，在条带160内形成多个开口164。在一些实施例中，开口164与凹槽150连通。在一些实施例中，剩余的第二子叠层144包括多个块体146，块体146彼此由凹槽150和开口间隔开。在一些实施例中，块体146做为硬遮罩以用于在第一子叠层142的上覆层1424内形成一图案。在一些实施例中，条带160停止在上覆层1424。在一些实施例中，条带160是由任何合适的图案化操作，例如干式蚀刻的图案化。
参照图10和11，在一些实施例中，根据图3中的步骤314，通过去除上覆层1424和下伏层1422的部分，图案化第一子叠层142。在一些实施例中，图案化第一子叠层142以定义随后封盖层130和绝缘层120将要蚀刻的区域。在一些实施例中，相对于下伏层面1422选择性地蚀刻上覆层1424。
再次参照图9和图10，在一些实施例中，上覆层1424进行蚀刻以除去通过块146曝露的确定部分。在一些实施例中，上覆层1424的确定部分通过任何合适的操作去除，例如干蚀刻。在一些实施例中，上覆层1424的图案化停止在下伏层1422。在上覆层1424的图案化之后，通过任何合适的操作从剩余的上覆层1424移除块体146。在一些实施例中，剩余的上覆层1424做为用于图案化下伏层1422的硬遮罩。
再次参考图11，通过剩余的上覆层1424露出的下伏层1422的部分通过任何合适的操作除去，例如干式蚀刻。在一些实施例中，下伏层1422停止在封盖层130。在图案化下层1424之后，通过任何合适的操作去除剩余的上覆层1424。在一些实施例中，在蚀刻封盖层130和绝缘层120期间，剩余的下伏层1422作为硬遮罩。
参照图12和13，在一些实施例中，根据图3中的步骤316，去除通过剩余的下伏层1422暴露的封盖层130和绝缘层120的部分。在一些实施例中，封盖层130和绝缘层120的部分被去除以暴露支撑基底110。在一些实施例中，图案化工艺停止在支撑基底110。在一些实施例中，通过任何合适的操作，例如干蚀刻，去除封盖层130和绝缘层120的部分。在图案化覆盖层130和绝缘层120之后，通过任何合适的操作去除剩余的下伏层1422。当随后蚀刻支撑基底110时，剩余的覆盖层130和绝缘层120做为硬遮罩。
参照图14，在一些实施例中，根据图3中的步骤318，通过封盖层130和绝缘层120蚀刻支撑基底100，以在支撑基底110中形成凹陷1104。在一些实施例中，剩余的支撑基底110包括基底112和从基部112延伸的多个突起114。在一些实施例中，封盖层130和绝缘层120覆盖在突起的表面1122。在一些实施例中，突起114具有从表面1122到绝缘层120的高度H1，高度H1在30和200纳米之间的范围内。在一些实施例中，通过任何合适的操作(例如干蚀刻)来蚀刻支撑基底110。
参照图15，在一些实施例中，根据图3中的步骤320，将钝化衬垫200沉积在封盖层130上并进入凹陷1104内。在一些实施例中，钝化衬层200沉积在封盖层130的顶表面132、封盖层130的侧壁134、绝缘层120的侧壁122、突起114的侧壁1142，和基部112的表面1122。在一些实施例中，钝化衬垫200是实质上共形层。在一些实施例中，钝化衬垫200具有均匀的厚度。在一些实施例中，钝化衬垫200包括氧化物。在一些实施例中，可以使用原子层沉积工艺来形成钝化衬垫200。
参照图16，在一些实施例中，去除钝化衬垫200的一部分以暴露顶表面132和表面1122。在一些实施例中，设置在顶表面132和表面1122上的钝化衬垫200的部分被去除，同时留下设置在侧壁1142、122、134上的钝化衬垫200的部分以防止在随后蚀刻基部112时，突起114的侧壁1142的底切或凹口。在一些实施例中，钝化衬垫200使用非等向蚀刻工艺去除。
参照图17，在一些实施例中，根据图3中的步骤322，通过凹陷1104蚀刻支撑基底110以在基部112中形成沟槽116。因此，在突起114下面形成多个支柱118和多个岛113，其中每个岛的113包括支柱118、突起114、绝缘层120、封盖层130、和钝化衬垫200。在一些实施例中，岛113具有在180和400纳米之间的范围内的高度H2。在一些实施例中，通过任何合适的操作(例如干蚀刻)蚀刻基底112。
参照图18和19，在一些实施例中，隔离层210沉积在封盖层130上以及凹陷1104和沟槽116中。在一些实施例中，隔离层210具有足以填充沟槽116和凹陷1104的厚度。在一些实施例中，突起114通过钝化衬垫200与隔离层210隔离。在一些实施例中，隔离层210包括氧化硅。
参照图20，在一些实施例中，执行平坦化工艺以曝露封盖层130。因此，图1和图2中的半导体结构10被完全形成。在一些实施例中，隔离层210的上表面212与封盖层130的顶表面132共面。
本公开提供一种半导体结构，包括一基部、多个岛和一隔离层。该多个岛中的至少一个包括一支柱、一突起、一封盖层和一钝化衬垫；该支柱从该基部的一上表面延伸，该突起连接到该支柱，该封盖层设置在该突起上。该钝化衬垫设置在该突起和该封盖层的一侧壁。该隔离层围绕该岛。
本公开另提供了一种半导体结构的制造方法，包括步骤：提供一支撑基底；在该支撑基底上形成一封盖层和一硬遮罩叠层；图案化该硬遮罩叠层以形成覆盖该封盖层的多个块体；使用该块体作为遮罩，图案化该封盖层；通过该剩余封盖层图案化该支撑基底以形成多个突起；沉积一钝化衬垫在该剩余封盖层和该突起的一侧壁的上方；将剩余的该支撑基底图案化以形成该突起下面的多个支柱；以及沉积一第一隔离层以包围该支柱、该突起和该剩余封盖层。
虽然已详述本公开及其优点，然而应理解可进行各种变化，取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺，机械，制造，物质组成物，手段，方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺，机械，制造，物质组成物，手段，方法，或步骤。据此，这些工艺，机械，制造，物质组成物，手段，方法，或步骤是包含于本公开的权利要求内。

Claims (16)

1.一种半导体结构，包括：
一基部；
多个岛，其中该多个岛中的至少一个包括：
一支柱，从该基部的一上表面延伸；
一突起，连接到该支柱；
一封盖层，设置在该突起的上方；以及
一钝化衬垫，设置在该突起和该封盖层的一侧壁上方；以及
一隔离层，环绕该岛。
2.如权利要求1所述的半导体结构，其中该岛的一高度在180和400nm之间的范围内。
3.如权利要求1所述的半导体结构，其中该突起的一高度在30到200nm之间的范围内。
4.如权利要求1所述的半导体结构，还包括夹在该突起和该封盖层之间的一绝缘层，该绝缘层的一侧壁被该钝化衬垫覆盖。
5.如权利要求1所述的半导体结构，其中该基部，该支柱和该突起一体地形成。
6.如权利要求1所述的半导体结构，其中该封盖层的一顶表面与该隔离层的一上表面共面。
7.一种半导体结构的制造方法，包括：
提供一支撑基底；
在该支撑基底上形成一封盖层和一硬遮罩叠层；
图案化该硬遮罩叠层以形成覆盖该封盖层的多个块体；
使用该块体作为遮罩，图案化该封盖层以形成一剩余封盖层；
通过该剩余封盖层，图案化该支撑基底以形成多个突起；
沉积一钝化衬垫在该剩余封盖层和该突起的一侧壁的上方；
将剩余的该支撑基底图案化以形成该突起下面的多个支柱；以及
沉积一第一隔离层以包围该支柱、该突起和该剩余封盖层。
8.如权利要求7所述的制造方法，其中该硬遮罩叠层包括与该封盖层接触的一第一子叠层和设置在该第一子叠层上的一第二子叠层，并且图案化该硬遮罩叠层以形成该块体包括：
图案化该第二子叠层以形成彼此以一给定距离间隔开的多个条带；
在该条带上沉积一牺牲层；
图案化该牺牲层以在该条带上形成多个通孔；
使用剩余的该牺牲层作为遮罩，在该第二子叠层内形成多个开口；以及
使用剩余的该第二子叠层做为遮罩，图案化该第一子叠层。
9.如权利要求8所述的制造方法，其中该条带包括一两层的结构和一三层的结构交错配置。
10.如权利要求8所述的制造方法，其中该牺牲层的图案化包括：
涂覆一光刻胶层，该光刻胶层具有设置在该牺牲层上方的该条带上的多个通孔；以及
去除通过该通孔曝露的该牺牲层的一部分。
11.如权利要求10所述的制造方法，还包括在涂覆该光刻胶层之前，在一下伏层上沉积一抗反射涂层。
12.如权利要求8所述的制造方法，其中沉积该钝化衬垫在该封盖层和该突起的侧壁包括：
在该封盖层的一顶表面、该封盖层和该突起的该侧壁上，以及该支撑基底的一上表面上沉积一钝化衬垫；以及
去除该封盖层的该顶表面和该支撑基底的该上表面上的该钝化衬垫。
13.如权利要求12所述的制造方法，其中该钝化衬垫具有一均匀的厚度。
14.如权利要求12所述的制造方法，其中该钝化衬垫是一原子层沉积层。
15.如权利要求7所述的制造方法，其中在形成该封盖层和该硬遮罩叠层之前，在该支撑基底上沉积一绝缘层；以及
在图案化该封盖层的期间图案化该绝缘层。
16.如权利要求12所述的制造方法，还包括执行一平坦化工艺以通过该隔离层曝露该封盖层的一上表面。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794497A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
US20150364381A1 (en) * 2014-06-11 2015-12-17 SK Hynix Inc. Method of manufacturing 3d semiconductor integrated circuit device
CN105336609A (zh) * 2014-06-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制造方法、电子装置
US20160225659A1 (en) * 2015-01-29 2016-08-04 Globalfoundries Inc. Methods of forming fin isolation regions on finfet semiconductor devices by implantation of an oxidation-retarding material
CN106415800A (zh) * 2013-12-19 2017-02-15 英特尔公司 自对准栅极边缘和局部互连件及其制造方法
CN106601683A (zh) * 2015-10-15 2017-04-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US9954102B1 (en) * 2017-04-20 2018-04-24 International Business Machines Corporation Vertical field effect transistor with abrupt extensions at a bottom source/drain structure

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
KR100734313B1 (ko) * 2006-02-09 2007-07-02 삼성전자주식회사 수직 채널을 갖는 반도체 소자 및 그 제조방법
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
KR101001149B1 (ko) * 2007-12-24 2010-12-15 주식회사 하이닉스반도체 수직 채널 트랜지스터의 제조 방법
KR100968426B1 (ko) * 2008-02-28 2010-07-07 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
KR100949265B1 (ko) * 2008-04-01 2010-03-25 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR101149043B1 (ko) * 2009-10-30 2012-05-24 에스케이하이닉스 주식회사 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법
US8148222B2 (en) * 2009-12-10 2012-04-03 Micron Technology, Inc. Cross-point diode arrays and methods of manufacturing cross-point diode arrays
KR20120077505A (ko) * 2010-12-30 2012-07-10 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조 방법
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US9023723B2 (en) * 2012-05-31 2015-05-05 Applied Materials, Inc. Method of fabricating a gate-all-around word line for a vertical channel DRAM
KR20130142738A (ko) * 2012-06-20 2013-12-30 삼성전자주식회사 반도체 소자 제조 방법
US9627540B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10026737B1 (en) * 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10497624B2 (en) * 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10607999B2 (en) * 2017-11-03 2020-03-31 Varian Semiconductor Equipment Associates, Inc. Techniques and structure for forming dynamic random access device
KR102528111B1 (ko) * 2017-11-17 2023-05-03 삼성전자주식회사 반도체 소자
US10867859B2 (en) * 2017-11-17 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having isolation structures with liners
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
KR102369630B1 (ko) * 2018-01-03 2022-03-03 삼성전자주식회사 메모리 소자 및 이의 제조방법
US10756089B2 (en) * 2018-05-16 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid semiconductor transistor structure and manufacturing method for the same
US11742346B2 (en) * 2018-06-29 2023-08-29 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US11081356B2 (en) * 2018-06-29 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for metal gate cut and structure thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794497A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
CN106415800A (zh) * 2013-12-19 2017-02-15 英特尔公司 自对准栅极边缘和局部互连件及其制造方法
US20150364381A1 (en) * 2014-06-11 2015-12-17 SK Hynix Inc. Method of manufacturing 3d semiconductor integrated circuit device
CN105336609A (zh) * 2014-06-12 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制造方法、电子装置
US20160225659A1 (en) * 2015-01-29 2016-08-04 Globalfoundries Inc. Methods of forming fin isolation regions on finfet semiconductor devices by implantation of an oxidation-retarding material
CN106601683A (zh) * 2015-10-15 2017-04-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US9954102B1 (en) * 2017-04-20 2018-04-24 International Business Machines Corporation Vertical field effect transistor with abrupt extensions at a bottom source/drain structure

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Publication number Publication date
US10943819B2 (en) 2021-03-09
TW202025232A (zh) 2020-07-01
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