KR100949265B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 캡핑막의 과도손실로 인한 필라패턴의 노출 및 손실을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판 상에 필라넥과 필라헤드로 이루어진 복수의 필라패턴을 형성하는 단계; 상기 필라패턴 사이의 상기 기판에 불순물영역을 형성하는 단계; 상기 필라넥을 감싸는 복수의 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 전면에 제1캡핑막을 형성하는 단계; 상기 제1캡핑막과 기판을 식각하여 상기 불순물영역을 분리하는 트렌치를 형성하는 단계; 상기 트렌치를 매립하면서 상기 제1캡핑막의 일부를 덮는 분리막을 형성하는 단계; 상기 분리막과 접촉하는 상기 제1캡핑막을 제외하고 나머지 제1캡핑막을 제거하는 단계; 이웃하는 상기 게이트전극 사이의 상기 분리막 및 제1캡핑막 상에 형성되어 상기 게이트 전극을 덮는 희생막을 형성하는 단계; 상기 필라패턴의 측벽에 제2캡핑막을 형성하는 단계; 상기 희생막을 모두 제거하여 게이트전극을 노출시키는 단계; 및 이웃하는 상기 게이트 전극간을 연결하는 워드라인을 형성하는 단계를 포함함으로써, 필라패턴을 안정적으로 보호한다.
필라패턴, 채널, 게이트 전극, 워드라인, 분리막
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인룰(design rule)이 감소함에 따라 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하 방향, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다.
도 1a 내지 도 1c는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 1a에 도시된 바와 같이, 복수의 하드마스크막패턴(12)을 이용하여 필라헤드(13, pillar head)를 형성하고, 하드마스크막패턴(12)과 필라헤드(13)의 측벽에 형성된 측벽보호막(14)을 이용하여 필라넥(15)을 형성한다. 이하, 필라헤드(13)와 필라넥(15)을 통칭하여 필라패턴이라 표기한다. 이어서, 필라패턴 사이의 기판(11)에 불순물을 도핑시켜 불순물영역(16)을 형성한 후, 필라넥(15)을 감싸는 게이트 절연막(17)과 게이트 전극(18)을 형성한다.
이어서, 기판(11)의 단차를 따라 캡핑막(19)을 형성한다.
도 1b에 도시된 바와 같이, 기판(11) 상의 캡핑막(19)을 선택적으로 제거한 후, 노출된 기판(11)에 트렌치를 형성하고, 이를 매립하는 분리막(20)을 형성하여 상기 불순물영역(16)을 분리시킨다. 이렇게 분리된 불순물영역(16A)을 베리드 비트라인(16A, buried bit line)이라 한다.
이어서, 습식 식각 공정으로 캡핑막(19)을 식각하여 게이트 전극(18)을 노출시킨다.
도 1c에 도시된 바와 같이, 기판(11) 전면에 도전막(21)을 증착하고, 에치백 공정을 진행하여 게이트 전극(18)과 접촉하는 다마신 워드라인(21A)을 형성한다. 이후, 필라헤드(13)에 불순물을 도핑시키고, 필라헤드(13)와 접하는 캐패시터를 형성하여 채널이 상/하 방향으로 형성되는 반도체 소자를 제조한다.
그러나, 위와 같은 반도체 소자는 게이트 전극(18)을 노출시키는 과정에서 게이트 전극(18) 측면에 형성된 캡핑막(19)만이 선택적으로 제거되어야 하나, 제거 공정을 습식 식각으로 진행하는바 측벽보호막(14)의 표면에 형성된 캡핑막(19)도 함께 제거되며, 나아가 분리막(20)의 측면에 형성된 캡핑막(19)도 함께 제거된다.
때문에, 다마신 워드라인(21A)의 형성 중, 측벽보호막(14)이 과도손실(loss)되어 필라패턴이 외부에 노출(F1)되며, 분리막(20)의 측면에 형성된 캡핑막(19)의 제거로 인해 베리드 비트라인(16A)과 다마신 워드라인(21A)간 전기적 접촉(F2, short)이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캡핑막의 과도손실로 인한 필라패턴의 노출 및 손실을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캡핑막의 과도손실로 인한 베리드 비트라인과 다마신 워드라인간의 접촉을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판 상에 필라넥과 필라헤드로 이루어진 복수의 필라패턴을 형성하는 단계; 상기 필라패턴 사이의 상기 기판에 불순물영역을 형성하는 단계; 상기 필라넥을 감싸는 복수의 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 전면에 제1캡핑막을 형성하는 단계; 상기 제1캡핑막과 기판을 식각하여 상기 불순물영역을 분리하는 트렌치를 형성하는 단계; 상기 트렌치를 매립하면서 상기 제1캡핑막의 일부를 덮는 분리막을 형성하는 단계; 상기 분리막과 접촉하는 상기 제1캡핑막을 제외하고 나머지 제1캡핑막을 제거하는 단계; 이웃하는 상기 게이트전극 사이의 상기 분리막 및 제1캡핑막 상에 형성되어 상기 게이트 전극을 덮는 희생막을 형성하는 단계; 상기 필라패턴의 측벽에 제2캡핑막을 형성하는 단계; 상기 희생막을 모두 제거하여 게이트전극을 노출시키는 단계; 및 이웃하는 상기 게이트 전극간을 연결하는 워드라인을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 제1 및 제2캡핑막을 통해 다마신 워드라인 형성시 필라패턴의 손실을 방지하고, 다마신 워드라인과 베리드 비트라인간의 접촉을 방지한다.
따라서, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있으며, 나아가 수율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 복수의 하드마스크막(32)을 형성하고, 이를 식각장벽으로 기판(31)을 비등방성으로 식각하여 필라헤드(33)를 형성한다. 그리고, 필라헤드(33)와 하드마스크막(32)의 측벽에 측벽보호막(34)을 형성한 후, 이를 식각장벽으로 등방성으로 식각하여 필라넥(35)을 형성한다. 여기서, 하드마스크막(32)은 질화막으로 형성하고, 측벽보호막(34)은 산화막으로 형성한다. 이하, 필라헤드(33)와 필라넥(35)을 통칭하여 필라패턴이라 표기한다.
이어서, 필라패턴 사이의 기판(31)에 불순물을 도핑시켜 불순물영역(36)을 형성한다.
이어서, 필라넥(35)을 감싸는 게이트 절연막(37)과 게이트 전극(38)을 형성한다. 게이트 전극(38)은 도전막의 증착 및 에치백(etch back) 공정으로 형성한다.
이어서, 게이트 전극(38)이 형성된 기판(31) 전면에 제1캡핑막(39)을 형성한다. 제1캡핑막(39)은 후속 불순물영역(36)의 분리공정에서 필라패턴과 게이트 전극(38)을 보호하는 보호막으로 작용하며, 이를 위해 질화막, 특히 실리콘질화막(Si3N4)으로 형성하거나, 산화막 특히 실리콘산화막(SiO2), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PSG(Phosphorus Silicate Glass), USG(Undoped Silicate Glass) 및 HDP(High Density Plasma) 산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 박막으로 형성한다.
도 2b에 도시된 바와 같이, 불순물영역(36)을 분리하여 베리드 비트라인(36A)을 형성한다.
불순물영역(36)의 분리 공정은 불순물영역(36)을 양분하는 트렌치의 형성 공정과 트렌치에 분리막(40)을 매립하는 공정을 포함한다. 여기서, 분리막(40)은 절연막으로 형성하며, 트렌치뿐만 아니라 게이트 전극(38)의 일부까지 덮는 형태를 갖는다. 때문에, 분리막(40)이 제1캡핑막(39)의 일부를 덮는 형태를 갖는다. 그리고, 불순물영역(36)의 분리 공정 중, 제1캡핑막(39)에 의해 필라패턴 및 게이트 전극(38)은 보호된다.
도 2c에 도시된 바와 같이, 제1캡핑막(39)을 식각하여 측벽보호막(34) 및 게 이트 전극(38)을 노출시킨다. 이때, 분리막(40)으로 덮어진 제1캡핑막(39A)은 제거되지 않으며, 이를 위해 건식 식각(dry etch) 또는 건식 세정(dry cleaning)으로 제1캡핑막(39)을 식각한다.
도 2d에 도시된 바와 같이, 게이트 전극(38)을 덮는 희생막 패턴(41)을 형성한다. 더불어 희생막 패턴(41)은 게이트 전극(38)뿐만 아니라, 측벽절연막(34)의 측벽 일부까지 덮을 수 있다.
희생막 패턴(41)은 카본을 포함하는 박막으로 형성하는데, 예를 들면 포토레지스트, 비정질 카본, SiOC, SiC 및 SOC으로 이루어진 그룹 중에서 선택된 어느 하나의 박막일 수 있다.
만약, 포토레지스트를 이용하여 희생막 패턴(41)을 형성할 경우, 포토레지스트 패턴의 증착, 얕은 노광(shallow expose) 및 현상(develop) 공정을 순차적으로 진행한다.
다른 경우로, 비정질 카본으로 희생막 패턴(41)을 형성할 경우, 증착 및 O2 플라즈마를 이용하는 얕은 스트립(shallow strip) 공정을 진행한다. O2 플라즈마를 이용할 경우, 다른 박막과의 식각선택비가 상당히 높기 때문에 비정질 카본막만을 선택적으로 스트립할 수 있다. 또한 SiOC, SiC 및 SOC도 동일한 작용효과를 도출해 낼 수 있다.
도 2e에 도시된 바와 같이, 측벽보호막(34)의 측벽에 제2캡핑막(42)을 형성한다.
제2캡핑막(42)은 희생막 패턴(41)이 형성된 기판(31) 전면에 질화막 또는 산화막을 증착한 후, 비등방성 식각 공정을 진행하여 형성한다. 여기서, 질화막의 예를 들면, 실리콘질화막(Si3N4)일 수 있고, 산화막은 실리콘산화막(SiO2), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PSG(Phosphorus Silicate Glass), USG(Undoped Silicate Glass) 및 HDP(High Density Plasma) 산화막으로 이루어진 그룹 중에서 선택된 어느 하나의 박막일 수 있다.
도 2f에 도시된 바와 같이, 희생막 패턴(41)을 제거한다.
희생막 패턴(41)의 제거는 O2 플라즈마를 이용하여 스트립 한다.
도 2g에 도시된 바와 같이, 게이트 전극(38)간을 연결하는 다마신 워드라인(43A)을 형성한다.
다마신 워드라인(43)은 희생막 패턴(41)이 제거된 기판(31) 전면에 도전막을 증착한 후, 에치백 공정을 진행하여 형성한다. 이때, 제2캡핑막(42)이 측벽보호막(34), 나아가 필라패턴을 보호하여 필라패턴의 노출을 방지한다.
전술한 바와 같은 본 발명의 실시예는, 베리드 비트라인(36A) 형성 공정에서 필라패턴을 보호하는 제1캡핑막(39)을 다마신 워드라인(43A)을 형성하기 전에 건식 식각으로 식각한다. 때문에 분리막(40)의 측벽에 형성된 제1캡핑막(39A)의 손실을 방지할 수 있다. 따라서, 다마신 워드라인(43A)과 베리드 비트라인(36A) 간의 접촉을 방지할 수 있다.
또한, 희생막 패턴(41)을 이용하여 측벽보호막(34)의 측벽에만 제2캡핑 막(42)을 형성한 후, 희생막 패턴(41) 제거 및 다마신 워드라인(43A) 형성을 순차적으로 진행한다. 이때, 측벽보호막(34)의 측벽에 제2캡핑막(42)이 존재하기 때문에 다마신 워드라인(43A) 형성 공정에서 필라패턴은 안정적으로 보호된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 하드마스크막
33 : 필라헤드 34 : 측벽보호막
35 : 필라넥 36 : 불순물영역
36A : 베리드 비트라인 37 : 게이트 절연막
38 : 게이트 전극 39, 39A : 제1캡핑막
40 : 분리막 41 : 희생막
42 : 제2캡핑막 43 : 도전막
43A : 다마신 워드라인
Claims (7)
- 기판 상에 필라넥과 필라헤드로 이루어진 복수의 필라패턴을 형성하는 단계;상기 필라패턴 사이의 상기 기판에 불순물영역을 형성하는 단계;상기 필라넥을 감싸는 복수의 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판 전면에 제1캡핑막을 형성하는 단계;상기 제1캡핑막과 기판을 식각하여 상기 불순물영역을 분리하는 트렌치를 형성하는 단계;상기 트렌치를 매립하면서 상기 제1캡핑막의 일부를 덮는 분리막을 형성하는 단계;상기 분리막과 접촉하는 상기 제1캡핑막을 제외하고 나머지 제1캡핑막을 제거하는 단계;이웃하는 상기 게이트전극 사이의 상기 분리막 및 제1캡핑막 상에 형성되어상기 게이트 전극을 덮는 희생막을 형성하는 단계;상기 필라패턴의 측벽에 제2캡핑막을 형성하는 단계;상기 희생막을 모두 제거하여 게이트전극을 노출시키는 단계; 및이웃하는 상기 게이트 전극간을 연결하는 워드라인을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 분리막과 접촉하는 상기 제1캡핑막을 제외하고 나머지 제1캡핑막을 제거하는 단계는, 건식 식각 또는 건식 세정으로 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 희생막은 카본을 포함하는 박막으로 형성하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 희생막은 포토레지스트, 비정질 카본, SiOC, SiC 및 SOC으로 이루어진 그룹 중에서 선택된 어느 하나의 박막으로 형성하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 분리막은 절연막을 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제1 및 제2캡핑막은 질화막 또는 산화막으로 형성하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 워드라인은 도전막의 증착 및 에치백 공정으로 형성하는 반도체 소자 제조 방법.
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