KR20130090509A - 수직형 메모리 장치의 제조 방법 - Google Patents
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Abstract
수직형 메모리 장치의 제조 방법에 있어서, 기판 상에 복수의 희생막들 및 절연막들을 형성한다. 상기 복수의 희생막들 및 절연막들 상에 마스크를 형성한다. 상기 마스크를 식각 마스크로 사용하여 상기 희생막들 및 상기 절연막들을 부분적으로 제거함으로써, 상기 기판 상면을 노출시키는 개구를 형성한다. 상기 마스크를 산화시켜 상기 마스크의 상면 및 측벽 상에 제1 스페이서를 형성한다. 증착 공정을 통해서 상기 제1 스페이서 상에 제2 스페이서를 형성한다. 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 노출된 기판 상면에 상기 개구를 부분적으로 채우는 반도체 패턴을 형성한다. 상기 개구의 내벽 상에 채널을 형성한다. 상기 채널의 측면 상에 상기 기판 상면과 수직한 방향을 따라 서로 이격되도록 워드 라인들 및 스트링 선택 라인(SSL)을 형성한다.
Description
본 발명은 수직형 메모리 장치의 제조 방법에 관한 것이다.
최근 집적도 증가를 위해 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치의 제조 방법에서, 복수 개의 메모리 셀들 및 절연막들을 교대로 적층한 후 이들을 식각하여 개구를 형성하고, 상기 개구에 폴리실리콘을 증착하여 채널을 형성하고 있다. 상기 개구의 폭이 좁아짐에 따라서 공정 상의 문제점들이 발생할 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 복수의 희생막들 및 절연막들을 형성한다. 상기 복수의 희생막들 및 절연막들 상에 마스크를 형성한다. 상기 마스크를 식각 마스크로 사용하여 상기 희생막들 및 상기 절연막들을 부분적으로 제거함으로써, 상기 기판 상면을 노출시키는 개구를 형성한다. 상기 마스크를 산화시켜 상기 마스크의 상면 및 측벽 상에 제1 스페이서를 형성한다. 증착 공정을 통해서 상기 제1 스페이서 상에 제2 스페이서를 형성한다. 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 노출된 기판 상면에 상기 개구를 부분적으로 채우는 반도체 패턴을 형성한다. 상기 개구의 내벽 상에 채널을 형성한다. 상기 채널의 측면 상에 상기 기판 상면과 수직한 방향을 따라 서로 이격되도록 워드 라인들 및 스트링 선택 라인(SSL)을 형성한다.
예시적인 실시예들에 있어서, 상기 마스크는 폴리 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서를 형성하는 단계는 상기 마스크 표면에 대한 열산화 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 열산화 공정은 약 550도 내지 약 800도의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 열산화 공정에 의해 상기 마스크 표면 일부가 상기 제1 스페이서로 변환될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서는 전체적으로 상기 마스크의 상면으로부터 약 20㎚ 내지 약 30㎚ 사이의 두께를 가질 수 있으며, 상기 마스크의 상기 측면으로부터 약 3㎚ 내지 약 12㎚ 사이의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 채널을 형성하는 단계 이전에, 상기 개구의 측벽 및 상기 반도체 패턴의 상면에 전하 트래핑막 및 터널 절연막을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널을 형성하는 단계는 상기 터널 절연막 상에 제1 채널막을 형성하는 단계, 상기 제1 채널막, 전하 트래핑막 및 상기 터널 절연막을 관통하는 리세스를 형성하는 단계, 및 상기 리세스의 내벽 및 상기 제1 채널막 상에 제2 채널막을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널을 형성하는 단계 이전에, 식각 공정을 통해서 제1 및 제2 스페이서를 부분적으로 제거하는 단계를 더 포함할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 복수의 희생막 및 절연막 상에 마스크가 형성될 수 있고, 상기 희생막 및 절연막을 관통하는 개구가 형성될 수 있다. 이후, 상기 마스크를 산화시켜, 제1 스페이서를 형성할 수 있고, 상기 제1 스페이서 상에 제2 스페이서를 증착 공정을 통해서 형성할 수 있다. 상기 제1 스페이서를 형성하는 공정에서 상기 마스크 표면 일부가 상기 제1 스페이서로 변환되므로, 상기 산화 공정을 통해서 형성된 상기 제1 스페이서는 상기 개구의 상기 측벽으로부터 비교적 낮은 높이로 돌출될 수 있으므로, 상기 개구는 후속공정을 수행하기 위한 충분한 폭을 확보할 수 있다. 또한 상기 제1 스페이서는 상기 제2 스페이서에 의해서 둘러싸여 있으므로, 이후 선택적 에피택시얼 공정에서 상기 제2 스페이서 상에서 실리콘을 포함하는 반도체막의 형성이 보다 효과적으로 억제될 수 있다.
도 1 내지 도 12는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 12는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 복수의 제1 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층하고, 이후 마스크(130)를 형성한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막(110)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막(120)은 제1 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다. 또한, 제1 절연막(110) 및 희생막(120)은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 이와 달리, 기판(100) 상면에 직접 형성되는 제1 절연막(110)의 경우, 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 이후 공정에서 그라운드 선택 라인(GSL)(290, 도 11 참조) 및 스트링 선택 라인(SSL)(310, 도 11 참조)이 형성되는 층의 희생막(120)은 워드 라인(300, 도 11 참조)이 형성되는 층의 희생막(120)에 비해 큰 두께를 갖도록 형성될 수 있다. 이때, GSL(290) 및 SSL(310)이 형성되는 층의 희생막(120)에 인접하는 제1 절연막(110) 역시 워드 라인(300)이 형성되는 층의 희생막(120)에 인접하는 제1 절연막(110)에 비해 큰 두께를 갖도록 형성될 수 있다.
이후, 마스크(130)는 제1 절연막(110) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성할 수 있다. 예시적인 실시예들에서 상기 마스크막은 폴리실리콘, 비정질 실리콘 등을 사용하여, CVD 공정, PECVD 공정 등을 통해서 형성될 수 있다. 예시적인 실시예에서, 마스크(130)는 약 50㎚ 내지 약 100㎚ 사이의 두께를 가질 수 있다.
도 2를 참조하면, 제1 절연막(110) 및 희생막(120)을 관통하는 제1 개구(140)를 형성한다.
예시적인 실시예들에 따르면, 제1 개구(140)는 마스크(130)를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(140)는 기판(100)에 수직한 제1 방향으로 연장되도록 형성될 수 있다. 제1 개구(140)에 의해서 기판(100)이 부분적으로 노출될 수 있다.
예시적인 실시예들에 따르면, 제1 개구(140)는 기판(100)에 평행한 제2 방향을 따라 복수 개로 형성되어 제1 개구 열(opening column)(도시되지 않음)을 형성할 수 있다. 또한, 상기 제1 개구 열은 기판(100)에 평행하며 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성되어 제1 개구 어레이(opening array)(도시되지 않음)를 형성할 수 있다.
도 3을 참조하면, 마스크(130)를 산화시켜, 제1 스페이서(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 스페이서(150)는 마스크(130)의 상면 및 측벽 상에 열산화 공정에 의해서 형성될 수 있다. 상기 열산화 공정은 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 포함할 수 있다. 상기 열산화 공정은 약 550도 내지 약 800도 사이의 온도에서 수행될 수 있으며, 이에 따라 제1 스페이서(150)는 실리콘 산화물 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 스페이서(150)는 마스크(130)의 상기 상면으로부터 약 10㎚ 내지 약 15㎚ 사이의 제1 두께(T1)를 가질 수 있으며, 마스크(130)의 상기 측벽으로부터 약 1㎚ 내지 약 6㎚ 사이의 제2 두께(T2)를 가질 수 있다. 제1 스페이서(150)를 형성하는 공정에서 마스크(130)의 표면 일부가 상기 제1 스페이서(150)로 변환되므로, 제1 개구(140)의 측벽으로부터 돌출된 제1 스페이서(150)의 높이(H1)는 제1 스페이서(150)의 제2 두께(T2)보다 작을 수 있다.
결과적으로, 상기 열산화 공정을 통해서 형성된 제1 스페이서(150)는 제1 개구(140)의 측벽으로부터 비교적 낮은 높이로 돌출될 수 있으므로, 제1 개구(140)는 후속공정을 수행하기 위한 충분한 폭을 확보할 수 있다.
도 4를 참조하면, 증착 공정을 통해서, 제1 스페이서(150) 상에 제2 스페이서(160)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 스페이서(160)는 제1 스페이서(150) 및 제1 개구(140)의 측벽 상에 중온 산화물(MTO), 고온 산화물(HTO) 혹은 ALD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다. ALD 공정을 통해서 제2 스페이서(160)를 형성할 경우, 우수한 도포성으로 인해서 제1 스페이서(150)를 충분히 둘러싸는 제2 스페이서(160)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 스페이서(160)는 제1 스페이서(150)의 상면으로부터 약 10㎚ 내지 약 15㎚ 사이의 제3 두께(T3)를 가질 수 있으며, 제1 스페이서(150)의 측벽으로부터 약 1㎚ 내지 약 6㎚ 사이의 제4 두께(T4)를 가질 수 있다. 이에 따라, 제1 스페이서(150) 및 제2 스페이서(160)는 전체적으로 마스크(130)의 상면으로부터 약 20㎚ 내지 약 30㎚ 사이의 두께를 가질 수 있으며, 마스크(130)의 측벽으로부터 약 3㎚ 내지 약 12㎚ 사이의 두께를 가질 수 있다.
상기 제1 스페이서(150) 및 제2 스페이서(160)는 마스크(130)의 상면 및 측벽을 완전히 둘러싸도록 형성될 수 있다.
도 5를 참조하면, 제1 개구(140)를 부분적으로 채우는 반도체 패턴(170)을 형성할 수 있다.
구체적으로, 제1 개구(140)에 의해서 노출된 기판(100)의 부분을 시드(seed)로 사용하는 선택적 에피택시얼 공정(selective epitaxial growth: SEG) 수행하여 제1 개구(140)를 부분적으로 채우는 반도체 패턴(170)을 형성할 수 있다. 이와 달리, 비정질 실리콘막을 형성한 후에, 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 더 수행하여 반도체 패턴(170)을 형성할 수 있다. 예시적인 실시예들에서, 반도체 패턴(170)의 상면은 이후 공정에서 GSL(290, 도 11 참조)이 형성되는 층의 희생막(120)의 상면보다 높을 수 있으며, 결정화된 실리콘을 포함할 수 있다.
예시적인 실시예에 따르면, 마스크(130)는 제1 스페이서(150) 및 제2 스페이서(160)에 의해서 둘러싸여 있으므로, 상기 선택적 에피택시얼 공정에서 마스크(130) 상에 실리콘을 포함하는 막이 형성되는 것을 방지할 수 있다. 또한 상기 선택적 에피택시얼 공정에서, 열산화 공정에 의해서 형성된 제1 스페이서(150)보다 증착 공정에 의해서 형성된 제2 스페이서(160) 상에서 실리콘을 포함하는 반도체막의 형성이 보다 효과적으로 억제될 수 있다.
한편, 식각 공정을 통해서 제1 스페이서(150) 및 제2 스페이서(160)를 부분적으로 식각할 수 있다. 상기 식각 공정을 통해서 제1 개구(140)의 측벽으로부터 제1 스페이서(150)의 제2 두께(T2) 및 제2 스페이서(160)의 제4 두께(T4)가 감소될 수 있다. 따라서 제1 개구(140)는 후속공정을 수행하기 위한 충분한 폭을 확보할 수 있다.
도 6을 참조하면, 제1 개구(140)의 측벽과 반도체 패턴(170) 상에 전하 트래핑막(180), 터널 절연막(190) 및 제1 채널막(200)을 순차적으로 형성할 수 있다.
구체적으로, 전하 트래핑막(180)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여, 제1 개구(140)의 측벽, 반도체 패턴(170) 및 제1 절연막(110)상에 형성될 수 있다.
한편, 터널 절연막(190)은 실리콘 산화물을 사용하여 CVD 공정, ALD 공정 등을 수행함으로써 상기 전하 트래핑막(180) 상에 형성될 수 있다.
제1 채널막(200)은 불순물이 도핑된 폴리실리콘, 단결정 실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 제1 채널막(200)이 비정질 실리콘을 사용하여 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 결정질 실리콘으로 변환시킬 수 있다.
도시되지 않았으나, 전하 트래핑막(180)을 형성하기 전에 보호막을 제1 개구(140)의 측벽, 반도체 패턴(170) 및 제1 절연막(110)상에 형성할 수 있다. 상기 보호막은 실리콘 산화물을 사용하여 형성할 수 있으며, 이후 희생막 패턴(125)(도 9 참조)을 제거하는 과정에서 전하 트래핑막 패턴(185)(도 8 참조)이 노출되는 것을 방지하여, 트래핑막 패턴(185)의 손상을 방지 수 있다.
도 7을 참조하면, 반도체 패턴(170)을 부분적으로 노출시키는 리세스(210)를 형성할 수 있다.
예시적인 실시예들에 따르면, 리세스(210)는 전하 트래핑막(180), 터널 절연막(190), 제1 채널막(200) 및 반도체 패턴(170)을 부분적으로 제거하여 형성할 수 있다. 이 때, 터널 절연막 패턴(190) 상에 제1 채널막 패턴(200)이 형성되어 있으므로, 리세스(210)를 형성하는 공정에서 터널 절연막 패턴(190)이 손상되는 것을 방지할 수 있다.
도 8을 참조하면, 제1 개구(140) 및/또는 리세스(210)를 채우는 전하 트래핑막 패턴(185), 터널 절연막 패턴(195), 제1 채널막 패턴(205), 제2 채널막 패턴(225), 매립 패턴(240) 및 패드(250)를 형성할 수 있다.
구체적으로, 제1 개구(140) 및 리세스(210)의 내벽 상에 제2 채널막을 형성하고, 제1 개구(140) 및 리세스(210)의 나머지 부분을 채우는 매립막을 형성하며, 제1 절연막(110)의 상면이 노출될 때까지 전하 트래핑막(180), 터널 절연막(190), 제1 채널막(200), 상기 매립막, 상기 제2 채널막 상부를 평탄화하여, 전하 트래핑막 패턴(185), 터널 절연막 패턴(195), 제1 채널막 패턴(205), 제2 채널막 패턴(225), 및 매립 패턴(240)을 각각 형성할 수 있다. 이후, 매립 패턴(240) 상에 패드(250)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 채널막은 불순물이 도핑된 폴리실리콘, 단결정 실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으며, 비정질 실리콘을 사용하는 경우, 이를 결정화 시키는 공정이 추가적으로 수행될 수 있다. 또한, 상기 매립막은 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다.
이후, 제1 절연막(110)의 상면이 노출될 때까지 전하 트래핑막(180), 터널 절연막(190), 제1 채널막(200), 상기 매립막, 및 상기 제2 채널막의 상부를 평탄화하여, 전하 트래핑막 패턴(185), 터널 절연막 패턴(195), 제1 채널막 패턴(205), 제2 채널막 패턴(225) 및 매립 패턴(240)을 각각 형성할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있으며, 상기 평탄화 공정을 통해서, 마스크(130), 제1 스페이서(150) 및 제2 스페이서(160)도 동시에 제거될 수 있다.
이에 따라, 제1 채널막 패턴(205)과 제2 채널막 패턴(225)은 채널(230)을 구성할 수 있다. 예를 들어, 채널(230)은 제1 개구(140)의 내벽 상에 컵 형상 혹은 실린더 형상을 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 채널(230)은 상기 제1 개구 열 혹은 제1 개구 어레이에 대응하도록 복수 개로 형성되어, 채널 열 혹은 채널 어레이를 각각 형성할 수 있다.
이후, 에치-백 공정 등을 통해서, 매립 패턴(240)의 상부를 제거하고, 제1 개구(140)의 나머지 부분을 채우는 패드막을 매립 패턴(240), 제1 절연막(110), 전하 트래핑막 패턴(185), 터널 절연막 패턴(195), 채널(230) 상에 형성한 후, 제1 절연막(110)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화함으로써, 패드(250)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 또한, 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다.
도 9를 참조하면, 제1 절연막(110) 및 희생막(120)을 관통하는 제2 개구(260)들을 형성한다.
예시적인 실시예들에 따르면, 제2 개구(260)는 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제2 개구(260)는 상기 제1 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 개구(260)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제1 절연막(110) 및 희생막(120)은 제1 절연막 패턴(115) 및 희생막 패턴(125)으로 변환된다. 이때, 각 층의 제1 절연막 패턴(115) 및 희생막 패턴(125)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 10을 참조하면, 희생막 패턴(125)을 제거하고, 블로킹막(280)을 형성할 수 있다.
구체적으로, 희생막 패턴(125)을 제거하여, 각 층의 제1 절연막 패턴(115) 사이에 갭(270)을 형성할 수 있다. 갭(270)에 의해 전하 트래핑막 패턴(185)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(260)에 의해 노출된 희생막 패턴(125)을 제거할 수 있다.
이후, 갭(270)의 내벽, 기판(100)의 상면, 제1 절연막 패턴(115)의 상면, 패드(250)의 상면, 전하 트래핑막 패턴(185), 터널 절연막 패턴(195) 및 채널(230)의 노출된 표면 상에 블로킹막(280)을 형성할 수 있다. 예를 들어, 블로킹막(280)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성할 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 일 실시예에 따르면, 블로킹막(280)은 실리콘 산화막 및 금속 산화막이 적층된 다층막으로 형성될 수 있다.
도 11을 참조하면, 그라운드 선택 라인(GSL)(290), 워드 라인(300) 및 스트링 선택 라인(SSL)(310)을 형성할 수 있다.
구체적으로 갭(270)을 채우는 게이트 전극막을 블로킹막(280) 상에 형성한 후에, 상기 게이트 전극막을 부분적으로 제거하여 갭(270) 내부에 형성된 GSL(290), 워드 라인(300) 및 SSL(310)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 CVD 공정 혹은 ALD 공정 등을 통해 형성될 수 있다.
이후, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 각 GSL(290), 워드 라인(300) 및 SSL(310)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(290) 및 SSL(310)은 1개의 층에 형성되고, 워드 라인(300)은 GSL(290) 및 SSL(310) 사이의 4개의 층으로 형성된다.
또한, 상기 게이트 전극막을 부분적으로 제거할 때, 기판의 상면(100), 제1 절연막 패턴(115)의 상면, 패드(250)의 상면, 전하 트래핑막 패턴(180), 터널 절연막 패턴(190) 및 채널(230)의 노출된 표면 상에 형성된 블로킹막(280)이 부분적으로 함께 제거될 수 있으며, 이에 따라 블로킹막 패턴(285)이 형성될 수 있다.
한편, 상기 게이트 전극막을 부분적으로 제거함에 따라, 기판(100) 상부를 노출시키며 상기 제2 방향으로 연장되는 제3 개구(도시되지 않음)가 형성되고, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성한다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 상기 제2 방향으로 연장되어 공통 소스 라인(CSL)의 역할을 수행할 수 있다.
이후, 상기 제3 개구를 채우는 제2 절연막 패턴(320)을 형성한다. 예시적인 실시예들에 따르면, 상기 제3 개구를 채우는 제2 절연막을 기판(100) 및 제1 절연막 패턴(115) 상에 형성한 후, 제1 절연막 패턴(115) 상면이 노출될 때까지 상기 제2 절연막 상부를 평탄화함으로써, 제2 절연막 패턴(320)이 형성된다.
도 12를 참조하면, 비트 라인 콘택(340) 및 비트 라인(350)을 형성할 수 있다.
구체적으로, 제1 및 제2 절연막 패턴들(115, 320), 채널(230), 패드(250), 블로킹막 패턴(285), 전하 트래핑막 패턴(185) 및 터널 절연막 패턴(195) 상에 제3 절연막(330)을 형성하고, 패드(200) 상면을 노출시키는 제4 개구(도시되지 않음)를 형성한다.
예시적인 실시예들에 따르면, 상기 제4 개구는 채널(230) 및 패드(250)에 대응하도록 상기 제2 방향을 따라 복수 개로 형성되어 제4 개구 열을 형성할 수 있으며, 상기 제4 개구 열은 상기 제3 방향을 따라 복수 개로 형성되어 제4 개구 어레이를 형성할 수 있다.
이후, 상기 제4 개구를 채우는 비트 라인 콘택(340)을 패드(200) 상에 형성한다. 비트 라인 콘택(340)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
마지막으로, 비트 라인 콘택(340)에 전기적으로 연결되는 비트 라인(350)을 형성하여 상기 수직형 메모리 장치를 완성한다. 비트 라인(350)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 비트 라인(350)은 상기 제3 방향으로 연장되도록 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들에 따르면, 복수의 희생막 및 절연막 상에 마스크가 형성될 수 있고, 상기 희생막 및 절연막을 관통하는 개구가 형성될 수 있다. 이후, 상기 마스크를 산화시켜, 제1 스페이서를 형성할 수 있고, 상기 제1 스페이서 상에 제2 스페이서를 증착 공정을 통해서 형성할 수 있다. 상기 제1 스페이서를 형성하는 공정에서 상기 마스크 표면 일부가 상기 제1 스페이서로 변환되므로, 상기 산화 공정을 통해서 형성된 상기 제1 스페이서는 상기 개구의 상기 측벽으로부터 비교적 낮은 높이로 돌출될 수 있으므로, 상기 개구는 후속공정을 수행하기 위한 충분한 폭을 확보할 수 있다. 또한 상기 제1 스페이서는 상기 제2 스페이서에 의해서 둘러싸여 있으므로, 이후 선택적 에피택시얼 공정에서 상기 제2 스페이서 상에서 실리콘을 포함하는 반도체막의 형성이 보다 효과적으로 억제될 수 있다.
100: 기판 110: 제1 절연막
120: 희생막 130: 마스크
140: 제1 개구 150: 제1 스페이서
160: 제2 스페이서 170: 반도체 패턴
180: 전하 트래핑막 185: 전하 트래핑막 패턴
190: 터널 절연막 195: 터널 절연막 패턴
200: 제1 채널막 205: 제1 채널막 패턴
210: 리세스 225: 제2 채널막 패턴
230: 채널 240: 매립 패턴
250: 패드 260: 제2 개구
270: 갭 280: 블로킹막
285: 블로킹막 패턴 290: 그라운드 선택 라인(GSL)
300: 워드 라인 310: 스트링 선택 라인(SSL)
320: 제2 절연막 패턴 330: 제3 절연막 패턴
340: 비트 라인 콘택 350: 비트 라인
120: 희생막 130: 마스크
140: 제1 개구 150: 제1 스페이서
160: 제2 스페이서 170: 반도체 패턴
180: 전하 트래핑막 185: 전하 트래핑막 패턴
190: 터널 절연막 195: 터널 절연막 패턴
200: 제1 채널막 205: 제1 채널막 패턴
210: 리세스 225: 제2 채널막 패턴
230: 채널 240: 매립 패턴
250: 패드 260: 제2 개구
270: 갭 280: 블로킹막
285: 블로킹막 패턴 290: 그라운드 선택 라인(GSL)
300: 워드 라인 310: 스트링 선택 라인(SSL)
320: 제2 절연막 패턴 330: 제3 절연막 패턴
340: 비트 라인 콘택 350: 비트 라인
Claims (10)
- 기판 상에 복수의 희생막들 및 절연막들을 형성하는 단계;
상기 복수의 희생막들 및 절연막들 상에 마스크를 형성하는 단계;
상기 마스크를 식각 마스크로 사용하여 상기 희생막들 및 상기 절연막들을 부분적으로 제거함으로써, 상기 기판 상면을 노출시키는 개구를 형성하는 단계;
상기 마스크를 산화시켜 상기 마스크의 상면 및 측벽 상에 제1 스페이서를 형성하는 단계;
증착 공정을 통해서 상기 제1 스페이서 상에 제2 스페이서를 형성하는 단계;
선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 노출된 기판 상면에 상기 개구를 부분적으로 채우는 반도체 패턴을 형성하는 단계;
상기 개구의 내벽 상에 채널을 형성하는 단계; 및
상기 채널의 측면 상에 상기 기판 상면과 수직한 방향을 따라 서로 이격되도록 워드 라인들 및 스트링 선택 라인(SSL)을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법. - 제1항에 있어서, 상기 마스크는 폴리 실리콘을 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 스페이서를 형성하는 단계는 상기 마스크 표면에 대한 열산화 공정을 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제3항에 있어서, 상기 열산화 공정은 550도 내지 800도의 온도에서 수행되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제3항에 있어서, 상기 열산화 공정에 의해 상기 마스크 표면 일부가 상기 제1 스페이서로 변환되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 스페이서는 실리콘 산화물을 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서는 전체적으로 상기 마스크의 상면으로부터 20㎚ 내지 30㎚ 사이의 두께를 가질 수 있으며, 상기 마스크의 상기 측면으로부터 3㎚ 내지 12㎚ 사이의 두께를 가지는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 채널을 형성하는 단계 이전에,
상기 개구의 측벽 및 상기 반도체 패턴의 상면에 전하 트래핑막 및 터널 절연막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법. - 제8항에 있어서, 상기 채널을 형성하는 단계는,
상기 터널 절연막 상에 제1 채널막을 형성하는 단계;
상기 제1 채널막, 전하 트래핑막 및 상기 터널 절연막을 관통하는 리세스를 형성하는 단계; 및
상기 리세스의 내벽 및 상기 제1 채널막 상에 제2 채널막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법. - 제1항에 있어서,
상기 채널을 형성하는 단계 이전에, 식각 공정을 통해서 제1 및 제2 스페이서를 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
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| KR1020120011699A KR20130090509A (ko) | 2012-02-06 | 2012-02-06 | 수직형 메모리 장치의 제조 방법 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120011699A KR20130090509A (ko) | 2012-02-06 | 2012-02-06 | 수직형 메모리 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130090509A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810640A (zh) * | 2014-12-31 | 2016-07-27 | 上海格易电子有限公司 | 一种3d nand源极选择管及其制作方法 |
| KR20180012918A (ko) * | 2016-07-27 | 2018-02-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
-
2012
- 2012-02-06 KR KR1020120011699A patent/KR20130090509A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810640A (zh) * | 2014-12-31 | 2016-07-27 | 上海格易电子有限公司 | 一种3d nand源极选择管及其制作方法 |
| KR20180012918A (ko) * | 2016-07-27 | 2018-02-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
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