KR20130046664A - 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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KR20130046664A
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forming
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오규환
고승필
김병철
강윤선
심재주
임동현
박두환
서기석
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Abstract

패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 있어서. 피식각막 상에 제1 마스크막 및 제1 희생막을 순차적으로 형성한다. 제1 희생막을 부분적으로 식각하여 제1 희생막 패턴을 형성한다. 제1 마스크막 상에 제1 희생막 패턴의 측벽을 둘러싸는 제2 희생막 패턴을 형성한다. 제1 희생막 패턴을 제거한다. 제2 희생막 패턴을 식각 마스크로 하여 제1 마스크막을 부분적으로 식각함으로써 제1 마스크막 패턴을 형성한다. 제1 마스크막 패턴을 식각 마스크로 사용하여 상기 피식각막을 부분적으로 식각한다. 단층의 제1 마스크막 패턴을 식각 마스크로 사용하여 미세 콘택홀을 형성하므로 식각 마스크의 손상을 방지할 수 있다.

Description

패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{METHODS OF FORMING A PATTERN AND METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 미세 선폭의 콘택 홀(contact hole)을 형성하는 것이 필요하다. 노광 장비의 해상도의 한계로 인하여, 상기 콘택 홀을 형성할 때 이른 바 이중 패터닝(Double Patterning Technology : DPT) 공정이 활용되고 있다.
하지만, 상기 콘택 홀의 종횡비가 커질수록, 산화물 등을 포함하는 피식각막의 식각량 혹은 식각 시간이 증가하며, 이에 따라 이중 패터닝을 위한 마스크의 쓰러짐 등이 발생할 수 있다.
본 발명의 일 목적은 미세한 선폭을 갖는 패턴 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 패턴 형성 방법을 이용한 반도체 소자의 제조 방법을 제공하는 것이다,
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 패턴 형성 방법에 따르면, 피식각막 상에 제1 마스크막 및 제1 희생막을 순차적으로 형성한다. 상기 제1 희생막을 부분적으로 식각하여 제1 희생막 패턴을 형성한다. 상기 제1 마스크막 상에 상기 제1 희생막 패턴의 측벽을 둘러싸는 제2 희생막 패턴을 형성한다. 상기 제1 희생막 패턴을 제거한다. 상기 제2 희생막 패턴을 식각 마스크로 하여 상기 제1 마스크막을 부분적으로 식각함으로써 제1 마스크막 패턴을 형성한다. 상기 제1 마스크막 패턴을 식각 마스크로 사용하여 상기 피식각막을 부분적으로 식각한다.
예시적인 실시예들에 따르면, 상기 제1 희생막은 실리콘 산화물을 사용하여 형성될 수 있으며, 상기 제2 희생막 패턴은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 희생막 패턴은 불산(HF) 용액 혹은 버퍼 산화물 식각 용액(buffer oxide etchant : BOE)을 사용하여 제거될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 희생막 패턴은 복수의 필러(pillar)들을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 희생막을 부분적으로 식각하여 제1 희생막 패턴을 형성함에 있어서, 상기 제1 희생막 상에 제2 마스크막을 형성한다. 상기 제2 마스크막을 부분적으로 식각하여 제1 방향으로 연장하는 라인 패턴을 형성한다. 상기 라인 패턴을 부분적으로 식각하여 제2 마스크막 패턴을 형성한다. 상기 제2 마스크막 패턴을 식각 마스크로 하여 상기 제1 희생막을 부분적으로 식각한다.
예시적인 실시예들에 따르면, 상기 제1 마스크막 및 제2 마스크막은 폴리실리콘을 사용하여 형성될 수 있으며, 상기 제2 마스크막 패턴은 복수의 필러들을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 라인 패턴을 형성하기 위해 상기 제2 마스크막 상에 상기 제1 방향으로 연장하는 제1 하드마스크 패턴을 형성한다. 상기 제1 하드 마스크 패턴의 측벽 상에 제1 스페이서를 형성한다. 상기 제1 하드 마스크 패턴을 제거한다. 상기 제1 스페이서를 식각 마스크로 하여 상기 제2 마스크막을 부분적으로 식각한다.
예시적인 실시예들에 따르면, 상기 제1 하드 마스크 패턴은 실리콘 기반의 스핀-온 하드마스크(Si-SOH)를 사용하여 형성될 수 있으며, 상기 제1 스페이서는 중온 산화물(MTO), 고온 산화물(HTO) 및 ALD(atomic layer deposition) 산화물 중에서 선택되는 적어도 하나의 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 라인 패턴을 부분적으로 식각하여 제2 마스크막 패턴을 형성함에 있어서, 상기 제1 희생막 및 상기 라인 패턴 상에 상기 제1 방향과 수직인 제2 방향으로 연장하는 제2 하드마스크 패턴을 형성한다. 상기 제2 하드 마스크 패턴의 측벽 및 상기 라인 패턴 상에 제2 스페이서를 형성한다. 상기 제2 하드 마스크 패턴을 제거한다. 상기 제2 스페이서를 식각 마스크로 하여 상기 라인 패턴을 부분적으로 식각한다.
예시적인 실시예들에 따르면, 상기 제2 하드 마스크 패턴은 실리콘 기반의 스핀-온 하드마스크(Si-SOH)를 사용하여 형성되며, 상기 제2 스페이서는 중온 산화물(MTO), 고온 산화물(HTO) 및 ALD 산화물 중에서 선택되는 적어도 하나의 실리콘 산화물을 사용하여 형성될 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도 소자의 제조 방법에 따르면, 불순물 영역을 포함하는 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 부분적으로 식각하여 상기 불순물 영역을 노출시키는 제1 콘택 홀을 형성한다. 상기 기판 상에 상기 제1 콘택 홀을 매립하는 다이오드를 형성한다. 이 때, 상기 제1 콘택 홀을 형성하기 위해, 제1 층간 절연막 상에 제1 마스크막 및 제1 희생막을 순차적으로 형성한다. 상기 제1 희생막을 부분적으로 식각하여 필러 형상의 복수의 제1 희생막 패턴을 형성한다. 상기 제1 마스크막 상에 상기 제1 희생막 패턴의 측벽을 둘러싸는 제2 희생막 패턴을 형성한다. 상기 제1 희생막 패턴을 제거한다. 상기 제2 희생막 패턴을 식각 마스크로 하여 상기 제1 마스크막을 부분적으로 식각함으로써 제1 마스크막 패턴을 형성한다. 상기 제1 마스크막 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막을 부분적으로 식각한다.
예시적인 실시예들에 따르면, 상기 제1 희생막은 실리콘 산화물을 사용하여 형성되며, 상기 제2 희생막 패턴은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성되며, 상기 제1 마스크막은 폴리실리콘을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 다이오드를 형성하기 위해, 상기 기판의 불순물 영역과 접촉하며 상기 제1 콘택 홀 내부를 매립하는 도전막 패턴을 형성한다. 상기 도전막 패턴에 불순물을 주입한다.
예시적인 실시예들에 따르면, 상기 제1 층간 절연막 및 다이오드 상에 제2 층간 절연막을 형성할 수 있다. 상기 제2 층간 절연막을 부분적으로 식각하여 상기 다이오드를 노출시키는 제2 콘택 홀을 형성할 수 있다. 상기 제2 콘택 홀을 매립하는 하부 전극을 형성할 수 있다. 상기 하부 전극과 접촉하는 상전이막 패턴을 형성할 수 있다. 상기 상전이막 패턴 상에 상부 전극을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 콘택 홀을 형성함에 있어서, 상기 제2 층간 절연막 상에 제2 마스크막 및 제3 희생막을 순차적으로 형성한다. 상기 제3 희생막을 부분적으로 식각하여 필러 형상의 복수의 제3 희생막 패턴을 형성한다. 상기 제2 마스크막 상에 상기 제3 희생막 패턴의 측벽을 둘러싸는 제4 희생막 패턴을 형성한다. 상기 제3 희생막 패턴을 제거한다. 상기 제4 희생막 패턴을 식각 마스크로 하여 상기 제2 마스크막을 부분적으로 식각함으로써 제2 마스크막 패턴을 형성한다. 상기 제2 마스크막 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막을 부분적으로 식각한다.
본 발명의 실시예들에 따르면, 피식각막 상에 마스크막을 형성하고 상기 마스크막 상에 필러(pillar) 형상의 희생막 패턴을 형성한다. 상기 희생막 패턴을 식각 마스크로 하여 상기 마스크막을 부분적으로 식각함으로써 마스크막 패턴을 형성한다. 상기 마스크막 패턴을 식각 마스크로 하여 하부의 피식각막을 식각함으로써 콘택 홀을 형성할 수 있다.
상기 희생막 패턴을 상기 마스크막으로 전사시킴으로써 단층의 식각 마스크를 형성할 수 있으며, 따라서 식각 마스크의 높이를 낮출 수 있다. 이에 따라, 식각 마스크의 손상 및 쓰러짐 현상 등을 방지할 수 있다.
도 1 내지 도 13은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 14 내지 도 22는 다른 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도, 평면도 및 사시도들이다.
도 23 내지 도 30은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 31 내지 도 33은 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 34 내지 도 42는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 43 내지 도 46은 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 13은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 기판(100) 상에 피식각막(105), 제1 마스크막(110), 제1 희생막(120), 제2 마스크막(130) 및 제1 하드 마스크막(140)을 순차적으로 형성한다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 도시되지는 않았으나 기판(100) 상에는 금속, 금속 질화물, 금속 실리사이드 등을 포함하는 도전막이나 전극 혹은 불순물 영역과 같은 도전성 구조물 혹은 절연막 등이 더 형성될 수 있다.
피식각막(105)은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등과 같은 실리콘 산화물 혹은 실리콘 질화물을 사용하여 화학 기상 증착(chemical vapor deposition, CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 공정, 스핀 코팅(spin coating) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma chemical vapor deposition, HDP-CVD) 공정, 저압 화학 기상 증착 공정(low pressure chemical vapor deposition, LPCVD) 등을 통해 형성될 수 있다.
제1 마스크막(110)은 폴리실리콘과 같은 산화물 및/또는 질화물에 대해 식각 선택비를 갖는 물질을 사용하여 CVD 공정, 스퍼터링(sputtrung) 공정, 물리 기상 증착(physical vapor deposition, PVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정 등을 통해 형성될 수 있다.
제1 희생막(120)은 PSG, BPSG, USG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
제2 마스크막(130)은 폴리실리콘과 같은 산화물 및/또는 질화물에 대해 식각 선택비를 갖는 물질을 사용하여 CVD 공정, 스퍼터링 공정, PVD 공정, ALD 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 및 제2 마스크막(110, 130)은 모두 폴리실리콘을 사용하여 형성될 수 있다.
제1 하드 마스크막(140)은 스핀-온 글래스(Spin-On Glass : SOG) 등의 실리콘 기반의 스핀-온 하드 마스크(Silicon based Spin-On Hard mask : Si-SOH)를 사용하여 스핀 코팅 공정, CVD 공정 등을 통해 형성될 수 있다.
한편, 도시되지는 않았으나, 제1 하드 마스크막(140) 상에 반사 방지막이 더 형성될 수도 있다. 상기 반사 방지막은 실리콘 산질화물(SiON)을 사용하여 스핀 코팅 공정, CVD 공정 등을 통해 형성될 수 있다.
도 2를 참조하면, 제1 하드 마스크막(140) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 제1 하드 마스크막(140)을 부분적으로 식각함으로써 제1 하드 마스크 패턴(145)을 형성한다. 예시적인 실시예들에 따르면, 제1 하드 마스크막(140)은 CHF3/CF4 혼합 가스 등을 이용한 건식 식각 공정을 통해 식각될 수 있다.
예시적인 실시예들에 있어서, 제1 하드 마스크 패턴(145)은 제1 방향으로 연장하는 라인 형상을 가질 수 있으며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 하드 마스크 패턴들(145) 사이에서는 제2 마스크막(130) 상면이 노출될 수 있다.
이후, 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정 등을 통해 제거될 수 있다.
도 3을 참조하면, 제1 하드 마스크 패턴(145)의 양 측벽 상에 제1 스페이서(150)를 형성한다. 예시적인 실시예들에 따르면, 제2 마스크막(130) 상에 제1 하드 마스크 패턴들(145)을 덮는 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막을 에치-백(etch-back) 공정을 통해 부분적으로 제거함으로써, 상기 제1 하드 마스크 패턴(145)의 양 측벽 상에 상기 제1 방향으로 연장하는 제1 스페이서(150)를 형성할 수 있다. 상기 제1 스페이서 막은 중온 산화물(MTO), 고온 산화물(HTO) 혹은 ALD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 하드 마스크 패턴(145)의 선폭(W1), 제1 스페이서(150)의 폭(W2) 및 인접하는 제1 스페이서들(150) 사이 공간의 폭(W3)은 실질적으로 동일할 수 있으며, 각각 약 20nm 이하의 폭을 가질 수 있다.
도 4를 참조하면, 애싱 공정을 통해 제1 하드 마스크 패턴(145)을 제거하여, 제1 스페이서들(150) 사이에 제2 마스크막(130) 상면을 노출시킨다.
도 5를 참조하면, 제1 스페이서(150)를 식각 마스크로 사용하여 제2 마스크막(130)을 식각함으로써, 라인 패턴(135)을 형성한다. 예시적인 실시예들에 따르면, 라인 패턴(135)은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 라인 패턴들(135) 사이에서 제1 희생막(120)의 상면이 노출될 수 있다. 예시적인 실시예들에 따르면, 제2 마스크막(130)은 실리콘 산화물 등을 포함하는 제1 스페이서(150) 대비 폴리실리콘에 대해 식각 선택비를 갖는 식각 용액 또는 식각 가스를 습식 식각 또는 건식 식각 공정을 통해 식각될 수 있다.
상술한 바와 같이, 라인 패턴(135)은 자기 정렬 반전 패터닝(self aligned reverse patterning : SARP) 방식으로 형성될 수 있다. 즉, 제1 하드 마스크 패턴(145)의 양 측벽 상에 제1 스페이서(150)를 형성한 후, 제1 스페이서들(150) 사이의 제1 하드 마스크 패턴(145)을 제거한다. 이후, 제1 스페이서(150)를 식각 마스크로 하여 제2 마스크막(130)을 식각함으로써 라인 패턴(135)이 형성될 수 있다.
도 6을 참조하면, 제1 마스크막(120) 상에 라인 패턴들(135)을 덮는 제2 하드 마스크막(160)을 형성한다. 제2 하드 마스크막(160)은 스핀-온 글래스 등의 실리콘 기반의 스핀-온 하드 마스크를 사용하여 스핀 코팅 공정, CVD 공정 등을 통해 형성될 수 있다. 제2 하드 마스크막(160)은 제1 하드 마스크막(140)과 동일한 물질을 사용하여 형성될 수도 있다.
도 7을 참조하면, 제2 하드 마스크막(160)을 부분적으로 식각하여 제1 희생막(120) 및 라인 패턴(135) 상에서 상기 제2 방향으로 연장하는 제2 하드 마스크 패턴(165)을 형성한다. 제2 하드 마스크 패턴(165)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 하드 마스크막(160)은 CHF3/CF4 혼합 가스 등을 이용한 건식 식각 공정을 통해 식각될 수 있다.
예시적인 실시예들에 따르면, 제2 하드 마스크막(160) 상에 상기 제2 방향으로 연장하는 복수의 포토레지스트 패턴들(도시되지 않음)을 형성한다. 일 실시예에 있어서, 상기 포토레지스트 패턴들을 형성하기 전에, 제2 하드 마스크막(160) 상에 반사 방지막을 더 형성할 수도 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용하여 제2 하드 마스크막(160)을 식각함으로써 제2 하드 마스크 패턴(165)을 형성한다. 이후, 상기 포토레지스트 패턴들은 애싱 및/또는 스트립 공정 등을 통해 제거될 수 있다.
도 8을 참조하면, 제2 마스크 패턴(165)의 양 측벽 및 라인 패턴들(135)상에 제2 스페이서(170)를 형성한다. 예시적인 실시예들에 따르면, 제2 스페이서(170)는 제1 스페이서(150) 형성 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 형성될 수 있다. 즉, 제1 희생막(120) 및 라인 패턴들(135)상에 제2 하드 마스크 패턴들(165)을 덮는 제2 스페이서 막을 형성한다. 상기 제2 스페이서 막을 에치-백 공정을 통해 부분적으로 제거함으로써, 상기 제2 하드 마스크 패턴(165)의 양 측벽 및 라인 패턴들(135)상에 상기 제2 방향으로 연장하는 제2 스페이서(170)를 형성할 수 있다. 상기 제2 스페이서 막은 중온 산화물(MTO), 고온 산화물(HTO) 혹은 ALD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 하드 마스크 패턴(165)의 선폭(W4), 제2 스페이서(170)의 선폭(W5) 및 인접하는 제2 스페이서들(170) 사이의 폭(W6)은 실질적으로 동일할 수 있으며, 각각 약 20nm 이하의 폭을 가질 수 있다.
제2 스페이서(170) 형성 후에 애싱 공정 등을 수행하여 제2 스페이서들(170) 사이에 위치한 제2 하드 마스크 패턴(165)을 제거할 수 있다. 이에 따라, 제2 스페이서(170)는 상기 제1 방향으로 연장하는 라인 패턴들(135) 상에서 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 소정의 간격으로 이격되어 복수 개로 배치될 수 있다.
도 9를 참조하면, 제2 스페이서(170)를 식각 마스크로 사용하여 제2 스페이서들(170) 사이에 노출된 라인 패턴(135)을 식각함으로써, 제2 마스크막 패턴(137)를 형성할 수 있다. 이후, 제2 스페이서(170)는 애싱 및/또는 스트립 공정 등에 의해 제거될 수 있다. 예시적인 실시예들에 따르면, 제2 마스크막 패턴(137)은 필러(pillar) 형상을 가질 수 있다. 또한, 제2 마스크막 패턴(137)은 상기 제2 방향으로 복수 개로 형성되어 필러 열(pillar row)을 형성할 수 있으며, 상기 제1 방향을 따라 상기 필러 열들이 복수 개로 형성될 수 있다.
도 10을 참조하면, 제2 마스크막 패턴(137)을 식각 마스크로 하여 하부의 제1 희생막(120)을 식각함으로써, 제1 희생막 패턴(125)을 형성한다. 제1 희생막(120)은 건식 식각 공정 혹은 실리콘 산화물에 대해 식각 선택비를 갖는 식각 용액을 사용하는 습식 식각 공정을 통해 식각될 수 있다. 상기 식각 용액의 예로서 불산(HF) 용액, LAL 용액, 버퍼 산화물 식각 용액(buffer oxide etcahnt : BOE) 등을 들 수 있다. 이후, 제2 마스크막 패턴(137)는 스트립 공정 등에 의해 제거될 수 있다.
예시적인 실시예들에 따르면, 제1 희생막 패턴(125)은 제2 마스크막 패턴(137)과 실질적으로 동일하거나 유사한 형상을 가질 수 있다. 즉, 제1 희생막 패턴(125)은 필러 형상을 가질 수 있으며, 복수 개의 제 1 희생막 패턴들(125)이 제1 마스크막(110) 상에서 상기 제1 방향 및 제2 방향으로 규칙적으로 배치될 수 있다.
도 11을 참조하면, 제1 마스크막(110) 상에 제1 희생막 패턴(125)을 덮는 제2 희생막을 형성한다. 상기 제2 희생막은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다. 이후, 화학 기계적 연마(chemical mechanical polish : CMP) 공정 혹은 에치-백 공정 등을 통해 제1 희생막 패턴(125)의 상면이 노출될 때까지 상기 제2 희생막을 평탄화함으로써 제2 희생막 패턴(180)을 형성할 수 있다.
이어서, 제2 희생막 패턴(180) 내부의 제1 희생막 패턴(125)을 실리콘 산화물에 식각 선택비를 갖는 식각 용액을 사용하는 습식 식각 공정을 통해 제거한다. 상기 식각 용액의 예로서, 불산 용액, BOE 용액, LAL 용액 등을 들 수 있다. 이에 따라, 제2 희생막 패턴(180) 내의 제1 희생막 패턴(125)이 제거된 공간에 의해 제1 마스크막(110) 상면이 노출될 수 있다.
도 12를 참조하면, 제2 희생막 패턴(180)을 식각 마스크로 사용하여 하부의 제1 마스크막(110)을 부분적으로 식각함으로써, 제1 마스크막 패턴(115)을 형성한다. 이후, CMP 공정 혹은 에치-백 공정 등을 통해 제2 희생막 패턴(180)은 제거될 수 있다. 예시적인 실시예들에 따르면, 제1 마스크막(110)은 실리콘 질화물 또는 실리콘 산질화물 대비 폴리실리콘에 식각 선택비를 갖는 식각 용액 또는 식각 가스를 사용하는 습식 또는 건식 식각 공정을 통해 식각될 수 있다.
도 13을 참조하면, 제1 마스크막 패턴(115)을 식각 마스크로 사용하여 피식각막(105)을 식각함으로써 기판(100) 상면을 노출시키는 다수의 콘택 홀들(107)이 형성된 피식각막 패턴(105a)을 형성할 수 있다. 예시적인 실시예들에 따르면, 콘택 홀들(107)은 피식각막(105)에 대해 건식 식각 공정을 수행함으로써 형성될 수 있다. 이후, CMP 공정 혹은 에치-백 공정 등을 수행하여 제1 마스크막 패턴(115)을 제거할 수 있다. 예시적인 실시예들에 따르면, 콘택 홀(107)은 20nm 이하의 선폭을 갖도록 형성될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 각각 서로 교차하는 라인 패턴들을 포함하는 복층의 마스크 패턴에 의한 이중 패터닝 방법을 사용하는 대신, 단층의 마스크 패턴, 즉 제1 마스크막 패턴(115)을 사용하여 미세 콘택 홀을 형성할 수 있다. 즉, 제1 마스크막(110) 상에 상기 콘택 홀들에 대응하는 필러들을 형성하고 상기 필러들을 역으로 제1 마스크막(110) 상에 전사시킴으로써, 단층의 마스크 패턴을 형성할 수 있다. 이에 따라, 마스크 패턴의 높이를 낮출 수 있고, 식각 시간이 증가하면서 발생하는 상기 마스크 패턴의 쓰러짐 현상 등을 방지할 수 있다. 또한 마스크 패턴이 높아짐에 따른 상기 마스크 패턴의 지나친 손상을 억제할 수 있다.
도 14 내지 도 22는 다른 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도, 평면도 및 사시도들이다. 구체적으로 도 14, 도 15, 도 16, 도 17, 도 18a, 도 19a 및 도 20a는 상기 패턴 형성 방법을 설명하기 위한 제1 방향으로의 단면도들이다. 도 18b, 도 19b 및 도 20b는 상기 패턴 형성 방법을 설명하기 위한 상기 제1 방향에 실질적으로 수직한 제2 방향으로의 단면도들이다. 도 18c, 도 19c 및 도 20c는 상기 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 21 및 도 22는 상기 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 14를 참조하면, 기판(200) 상에 피식각막(205), 식각 저지막(210), 희생막(220) 및 제1 마스크막(230)을 형성한다.
기판(200)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 도시되지는 않았으나 기판(200) 상에는 금속, 금속 질화물, 금속 실리사이드 등을 포함하는 도전막이나 전극 혹은 불순물 영역과 같은 도전성 구조물 혹은 절연막 등이 더 형성될 수 있다.
피식각막(205)은 PSG, BPSG, USG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물 혹은 실리콘 질화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정, LPCVD 공정 등을 통해 형성될 수 있다.
식각 저지막(210)은 실리콘 질화물을 사용하여 CVD 공정 등을 통해 형성될 수 있다.
희생막(220)은 PSG, BPSG, USG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
제1 마스크막(230)은 폴리실리콘과 같은 산화물 및/또는 질화물과 식각 선택비를 갖는 물질을 사용하여 CVD 공정, 스퍼터링 공정, PVD 공정, ALD 공정 등을 수행하여 형성될 수 있다.
도 15를 참조하면, 제1 마스크막(230)을 부분적으로 식각함으로써, 상기 제2 방향으로 연장하는 제1 마스크막 패턴(230a) 을 형성한다. 예시적인 실시예들에 따르면, 복수 개의 제1 마스크막 패턴들(230a)이 상기 제1 방향을 따라 일정한 간격으로 이격되어 희생막(220) 상에 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 마스크막 패턴(230a)은 도 1 내지 도 5를 참조로 설명한 라인 패턴(135) 형성 공정과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다. 즉, 제1 마스크막 패턴(230a)은 자기 정렬 반전 패터닝 방식으로 형성될 수 있다.
도 16을 참조하면, 제1 마스크막 패턴(230a)을 식각 마스크로 사용하여 희생막(220)을 부분적으로 식각함으로써 희생막 패턴(220a)을 형성한다. 인접하는 희생막 패턴들(220a) 사이에서는 식각 저지막(210)의 상면이 노출될 수 있다.
도 17을 참조하면, 식각 저지막(210) 상에 희생막 패턴(220a) 및 제1 마스크막 패턴(230a)을 덮는 제2 마스크막(240)을 형성한다. 예시적인 실시예들에 따르면, 제2 마스크막(240)은 폴리실리콘을 사용하여 형성될 수 있으며 제1 마스크막 패턴(230a)과 병합되어 형성될 수 있다.
도 18a, 도 18b 및 도 18c를 참조하면, 제2 마스크막(240)을 부분적으로 식각함으로써, 상기 제1 방향으로 연장하는 제2 마스크막 패턴(240a)을 형성할 수 있다. 예시적인 실시예들에 따르면, 복수 개의 제2 마스크막 패턴들(240a)이 상기 제2 방향을 따라 일정한 간격으로 이격되어 배치될 수 있다.
예시적인 실시예들에 따르면, 제2 마스크막 패턴(240a)은 도 1 내지 도 5를 참조로 설명한 라인 패턴(135) 형성 공정과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다. 즉, 제2 마스크막 패턴(240a)은 자기 정렬 반전 패터닝 방식으로 형성될 수 있다.
도 18c에 도시된 바와 같이 제2 마스크막 패턴(240a) 형성 시, 인접하는 제2 마스크막 패턴들(240a) 사이에 노출되는 제2 마스크막(240) 부분도 함께 식각되어 식각 저지막(210) 상면이 부분적으로 노출될 수 있다.
도 19a, 도 19b 및 도 19c를 참조하면, 인접하는 제2 마스크막 패턴들(240a) 사이에 노출되는 희생막 패턴(220a) 부분을 식각한다. 이에 따라, 도 19b에 도시된 바와 같이 제2 마스크막 패턴들(240a) 사이에서는 식각 저지막 상면(210)을 노출시키는 개구부(245)가 형성될 수 있다. 또한, 도 19a에 도시된 바와 같이 제2 마스크막 패턴(240a) 하부에는 상기 제1 방향으로 일정 간격으로 이격되어 배치되는 복수의 희생막 필러들(220b)이 형성될 수 있다.
도 20a, 도 20b 및 도 20c를 참조하면, 식각 저지막(210) 상에 개구부(245)를 매립하며 제2 마스크막 패턴(240a)을 덮는 제3 마스크막을 형성한다. 상기 제3 마스크막은 제2 마스크막 패턴(240a)과 병합되어 형성될 수 있다. 이후, 희생막 필러(220b)의 상면이 노출될 때까지 상기 제3 폴리실리콘막 상부를 평탄화함으로써 제3 마스크막 패턴(250)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 혹은 에치-백 공정 등을 통해 수행될 수 있다,
도 21을 참조하면, 제3 마스크막 패턴(250) 내부의 희생막 필러(220b)를 제거하여 식각 저지막(210)을 노출시키는 복수의 홀들(255)을 형성한다. 예시적인 실시예들에 따르면, 희생막 필러(220b)는 불산 용액, LAL 용액 혹은 BOE 용액 등을 식각 용액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
도 22를 참조하면, 제3 마스크막 패턴(250)을 식각 마스크로 사용하여 식각 저지막(210) 및 피식각막(205)를 순차적으로 식각함으로써 기판(200) 상면을 노출시키는 다수의 콘택 홀들(265)이 형성된 피식각막 패턴(205a)을 형성할 수 있다. 예시적인 실시예들에 따르면, 콘택 홀들(265)은 피식각막(205)에 대해 건식 식각 공정을 수행함으로써 형성될 수 있다. 이후, CMP 공정 혹은 에치-백 공정 등을 수행하여 제3 마스크막 패턴(250) 및 식각 저지막(210)을 제거할 수 있다.
상술한 예시적인 실시예들에 따르면, 콘택 홀들(265)에 대응하는 희생막 필러들(220b)을 이용하여 제3 마스크막 패턴(250), 즉 단층의 마스크 패턴을 형성할 수 있다. 이에 따라, 이중 패터닝에 의해 종횡비가 큰 미세 선폭의 콘택 홀을 형성함에 있어서, 마스크 패턴의 높이를 낮출 수 있다. 따라서, 피식각막의 식각 공정 동안 마스크 패턴의 손상 혹은 쓰러짐 현상 등을 방지할 수 있다.
도 23 내지 도 30은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 구체적으로 상변화 메모리 소자(phase change memory device)의 제조 방법을 설명하기 위한 단면도들이다.
도 23을 참조하면, 기판(300) 상에 소자 분리막(305)을 형성하여 기판(300)의 활성 영역 및 소자 분리 영역을 정의하고, 이온 주입 공정을 통해 상기 활성 영역의 기판(300) 상부에 불순물 영역(310)을 형성한다. 소자 분리막(305)은 얕은 트렌치 소자 분리(shallow trench isolation : STI) 공정을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(310)은 N형 불순물을 포함할 수 있다.
이어서, 기판(300) 및 소자 분리막(305) 상에 제1 층간 절연막(320)을 형성한다. 제1 층간 절연막(320)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
도 24를 참조하면, 제1 층간 절연막(320)을 피식각막으로 하여, 도 1 내지 도 13 혹은 도 14 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 불순물 영역(310)을 노출시키는 제1 콘택 홀들(325)을 형성한다.
구체적으로, 제1 층간 절연막(320) 상에 단층의 마스크 패턴을 형성하고 상기 마스크 패턴을 식각 마스크로 사용하여 제1 층간 절연막(320)을 부분적으로 식각함으로써 제1 콘택 홀들(325)을 형성할 수 있다. 이후, 애싱 및/또는 스트립 공정 등을 통해 상기 마스크 패턴을 제거할 수 있다.
도 25를 참조하면, 제1 층간 절연막(320) 상에 제1 콘택 홀(325)을 매립하는 도전막 패턴(330)을 형성한다. 예시적인 실시예들에 따르면, 불순물 영역(310)을 시드(seed)로 사용하는 선택적 에피택시얼 공정(selective epitaxial growth : SEG)을 수행하여 제1 콘택 홀(325)을 채우는 도전막을 형성할 수 있다. 이어서, 제1 층간 절연막(320)의 상면이 노출될 때까지, 상기 도전막 상부를 연마함으로써 도전막 패턴(330)을 형성할 수 있다. 이와는 달리, 제1 층간 절연막(320) 및 불순물 영역(310) 상에 제1 콘택 홀(325) 내부를 채우는 폴리실리콘 막을 형성한 후, 이를 부분적으로 연마함으로써 도전막 패턴(330)을 형성할 수도 있다.
도 26을 참조하면, 도전막 패턴(330) 내부에 불순물을 주입하여 제1 콘택 홀(325) 내부에 제1 도전 패턴(332) 및 제2 도전 패턴(334)을 각각 형성한다.
예시적인 실시예들에 따르면, 먼저 N형 불순물을 주입히여 N형 불순물이 도핑된 제1 도전 패턴(322)을 형성하고, 이후 도전막 패턴(330) 상부에 P형 불순물을 주입하여 P형 불순물이 도핑된 제2 도전 패턴(334)을 형성할 수 있다. 이에 따라, 제1 콘택 홀(325) 내부에는 불순물 영역(310)과 접속하는 다이오드(336)가 형성된다.
도 27을 참조하면, 다이오드(336) 상에 실리사이데이션(silicidation) 공정을 수행하여 다이오드(336) 상부를 실리사이드 패턴(338)으로 변환시킬 수 있다.
한편, 도시되지는 않았으나, 다이오드(336)를 제1 콘택 홀(325)의 일부를 채우도록 형성하고, 다이오드 상(336)에 제1 콘택 홀(325)의 나머지 부분을 채우는 금속 패턴을 형성할 수도 있다. 상기 금속 패턴은 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 알루미늄, 알루미늄 질화물과 같은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다.
이하에서는, 다이오드(336) 상에 실리사이드 패턴(338)이 형성된 경우를 예로 들어 설명하고자 한다.
도 28을 참조하면, 제1 층간 절연막(320) 및 실리사이드 패턴(338) 상에 제2 층간 절연막(340)을 형성하고, 제2 층간 절연막(340)을 부분적으로 식각하여 실리사이드 패턴(338) 상면을 부분적으로 노출시키는 제2 콘택 홀들(345)을 형성한다.
예시적인 실시예들에 따르면, 제2 콘택 홀(345)은 제1 콘택 홀(325) 보다 작은 폭을 갖도록 형성될 수 있다. 또한, 제2 콘택 홀(345)은 제2 층간 절연막(340)을 피식각막으로 하여, 도 1 내지 도 13 혹은 도 14 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
도 29를 참조하면, 제2 콘택 홀(345) 내부를 매립하며, 실리사이드 패턴(338)과 접촉하는 하부 전극(350)을 형성한다. 하부 전극(350)은 후속 공정에 의해 형성되는 상전이막 패턴(360)과 접촉 하여 주울 히팅(joule heating) 열을 발생시키는 히팅 콘택 역할을 수행할 수 있다. 예시적인 실시예들에 있어서, 하부 전극(350)은 상전이막 패턴(360) 보다 작은 단면적을 갖도록 형성될 수 있으며, 이에 따라 상전이막 패턴(360)으로의 발열 효율을 향상시킬 수 있다. 예시적인 실시예들에 따르면, 하부 전극(350)은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물 등과 같은 금속보다 비저항이 큰 금속 질화물 혹은 금속 실리콘 질화물 등을 사용하여 형성될 수 있다.
도 30을 참조하면, 제2 층간 절연막(340) 및 하부 전극(350) 상에 상전이막 및 상부 전극막을 순차적으로 형성한 후 이를 패터닝하여 상전이막 패턴(360) 및 상부 전극(370)을 형성한다.
예시적인 실시예들에 있어서, 상기 상전이막은 GeSbSe, SbSe, GeSbTe, SbTe, GeSb 등과 같은 칼코겐 화합물이나, 탄소, 질소 및/또는 금속이 도핑된 칼코겐 화합물과 같은 상변화 물질을 사용하여, PVD 공정 혹은 스퍼터링 공정 등을 통해 형성될 수 있다. 상기 상부 전극막은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 도시되지는 않았으나, 상전이막 패턴(360) 및 하부 전극(350)의 접촉 면적을 감소시켜 발열 효율을 증가시키기 위해 제2 콘택 홀(345) 측벽 상에 스페이서를 더 형성할 수도 있다.
도 31 내지 도 33은 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 다른 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 31을 참조하면, 도 23 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 다이오드(336)와 전기적으로 연결되는 하부 전극(350a)을 형성한다.
도 32를 참조하면, 하부 전극(350a)의 상부를 건식 혹은 습식 식각 공정을 통해 제거하여 제3 콘택 홀(345a)을 형성한다.
도 33을 참조하면, 제3 콘택 홀(345a)을 매립하며, 하부 전극(350a)과 접촉하는 상전이막 패턴(360a)을 형성한다. 예시적인 실시예들에 따르면, GeSbSe, SbSe, GeSbTe, SbTe, GeSb 등과 같은 칼코겐 화합물을 포함하는 상변화 물질을 사용하여 하부 전극(350a) 및 제2 층간 절연막(340) 상에 제3 콘택 홀(345a)을 매립하는 상전이막을 형성할 수 있다. 이어서, 제2 층간 절연막(340)의 상면이 노출될 때까지, 상기 상전이막의 상부를 연마함으로써 상전이막 패턴(360a)을 형성할 수 있다.
이후, 제2 층간 절연막(340) 및 상전이막 패턴(360a) 상에 상부 전극막을 형성한 후, 이를 패터닝함으로써, 상전이막 패턴(360a)과 접속하는 상부 전극(370a)을 형성한다. 상기 상부 전극막은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 CVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 33에 도시된 바와 같이, 하나의 콘택 홀 내부에 하부 전극(350a) 및 상전이막 패턴(360a)을 함께 매립시킴으로써, 하부 전극(350a)에서 상전이막 패턴(360a)으로 균일하게 주울 열이 전달될 수 있다.
도 34 내지 도 42는 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 34를 참조하면, 기판(400) 상에 패드 절연막(405)을 형성하고 패드 절연막(405) 상에 희생막들(407) 및 층간 절연막들(409)을 반복 적층한다. 즉, 패드 절연막(405) 상에 제1 희생막(407a)을 형성한 다음 제1 층간 절연막(409a), 제2 희생막(407b) 순으로 막들을 반복 적층한다.
패드 절연막(405)은 희생막(407)이 기판에 직접 접촉할 때 발생되는 스트레스를 억제시킬 수 있으며, 기판(400) 상면을 열산화시켜 형성될 수 있다.
희생막들(407)은 후속 공정에서 제거됨으로써 각 층의 게이트 구조물들이 형성되는 영역을 정의한다. 따라서, 희생막들(407)은 층간 절연막들(409)에 비해 식각 선택비가 높은 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 희생막들(407) 및 층간 절연막들(409)은 각각 실리콘 질화물 및 실리콘 산화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
한편, 희생막들(407)이 제거된 부위에 각 층의 트랜지스터들이 형성되므로, 희생막들(407) 및 층간 절연막들(409)이 각각 적층되는 수는 하나의 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(407) 및 층간 절연막들(409)이 적층되어야 한다.
본 발명의 실시예에서는 각각 4개의 희생막들(407) 및 층간 절연막들(409)이 적층되는 것으로 설명하지만, 이보다 더 많거나 더 작아질 수 있다.
도 35를 참조하면, 최상부에 위치하는 층간 절연막(409d) 상에 마스크 패턴(도시되지 않음)을 성하고, 상기 마스크 패턴을 사용하여 층간 절연막들(409), 희생막들(407) 및 패드 절연막(405)을 순차적으로 식각함으로써 제1 홀(410)을 형성한다. 제1 홀(410)의 저면에는 기판(400) 표면이 노출될 수 있다. 제1 홀(410)은 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 복수개로 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 홀들(410)은 층간 절연막들(409), 희생막들(407) 및 패드 절연막(405)을 피식각막으로 하여 도 1 내지 도 13 혹은 도 14 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
도 36을 참조하면, 제1 홀(410)의 내벽 및 기판(400) 상에 반도체 패턴(415)을 형성한다. 반도체 패턴(415)은 기판(400)에 수직한 방향으로 형성되는 셀 스트링의 액티브 영역으로 제공될 수 있다. 예시적인 실시예들에 따르면, 반도체 패턴(415)은 속이 빈 실린더 형상 혹은 컵 형상을 가질 수 있으며, 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다.
이후, 반도체 패턴(415) 및 최상위의 층간 절연막(409d) 상에 제1 홀(410)을 채우는 절연막을 형성하고 절연막 상부를 연마함으로써 제1 절연막 패턴(420)을 형성할 수 있다.
도 37을 참조하면, 반도체 패턴들(415) 사이에 위치하는 희생막들(407) 및 층간 절연막들(409)을 부분적으로 식각하여 개구부(425)를 형성한다. 개구부(425)는 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 개구부(425)가 형성됨에 따라, 상기 제2 방향으로 연장되는 라인 형상의 희생막 패턴들(430) 및 층간 절연막 패턴들(435)이 형성된다. 희생막 패턴들(430) 및 층간 절연막 패턴들(435)은 반도체 패턴(415)의 외측벽을 둘러싸면서 연장되는 형상을 갖는다.
도 38을 참조하면, 개구부(425)의 측벽에 노출되어 있는 희생막 패턴들(430)을 선택적으로 제거한다. 희생막 패턴들(430)은 습식 식각 공정을 수행하여 제거될 수 있다. 희생막 패턴들(430)이 실리콘 질화물을 사용하여 형성된 경우에는 인산 또는 황산을 식각 용액으로 사용하여 제거할 수 있다.
희생막 패턴들(430)이 제거됨에 따라, 반도체 패턴들(415)의 외측벽 상에는 기판(400) 상면에 수직한 방향으로 일정 간격을 두고 이격된 층간 절연막 패턴들(435)이 잔류한다. 희생막 패턴들(430)이 제거된 부위에는 반도체 패턴(415)의 외측벽을 노출하는 그루브(groove)들(427)이 정의된다.
도 39를 참조하면, 반도체 패턴(415)의 노출된 외측벽 및 층간 절연막 패턴들(435)의 표면을 따라 터널 절연막(440), 전하 저장막(442) 및 블로킹 유전막(444)을 순차적으로 형성한다.
터널 절연막(440)은 실리콘 산화물을 사용하여 CVD 공정 등을 수행함으로써 형성될 수 있다. 이와는 달리, 터널 절연막(440)은 그루브들(427)에 의해 노출된 반도체 패턴(415)의 외측벽 상에 열산화 공정을 수행하여 형성될 수도 있다. 이 경우, 터널 절연막(440)은 층간 절연막 패턴들(435) 표면 상에는 형성되지 않을 수 있다.
전하 저장막(442)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여 형성될 수 있다.
블로킹 유전막(444)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 전하 저장막(442) 및 블로킹 유전막(444)은 각 층을 따라 연결된 형상을 가질 수 있다.
도 40을 참조하면, 블로킹 유전막(444) 상에, 그루브들(427)을 완전히 채우는 도전막(446)을 형성한다. 이 때, 개구부(425)도 도전막(446)에 의해 부분적으로 채워질 수 있다. 도전막(446)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 ALD 공정, PVD 공정,CVD 공정 등을 통해 형성될 수 있다.
도 41을 참조하면, 도전막(446)을 부분적으로 제거하여, 그루부들(427) 내부에 게이트 전극들(450a~450d)을 각각 형성한다.
구체적으로, 도전막(446)의 상부를 최상위 층간 절연막 패턴(435d)이 노출될 때까지 평탄화한다. 이 때, 층간 절연막 패턴(135d)의 상면에 형성된 터널 절연막(440), 전하 트래핑막(442) 및 블로킹막(444) 부분이 함께 제거될 수 있다. 이 후, 개구부(425) 내에 형성된 도전막(446)을 건식 식각 공정 등을 통해 부분적으로 제거하여 게이트 전극들(450a~450d)을 형성할 수 있다. 이 때, 기판(400) 상면에 형성된 터널 절연막(440), 전하 저장막(442) 및 블로킹 유전막(444) 부분도 함께 제거될 수 있다.
도시되지는 않았으나, 도전막(446)에 대한 식각 공정을 수행할 때, 층간 절연막 패턴들(435) 측벽 상에 형성되어 있는 터널 절연막(440), 전하 저장막(442) 및 블로킹 유전막(444) 부분들도 함께 제거될 수 있다. 이 경우, 각 층의 터널 절연막(440), 전하 저장막(442) 및 블로킹 유전막(444)들은 서로 분리될 수 있다.
이에 따라, 각 층의 그루부(427) 내부에는 터널 절연막(440), 전하 저장막(442), 블로킹 유전막(444) 및 게이트 전극(450)이 순차적으로 적층된 게이트 구조물이 형성될 수 있다. 예시적인 실시예들에 따르면, 최하부에 형성되는 게이트 전극(450a)은 그라운드 선택 라인(ground selection line :　GSL)을 형성하고, 최상부에 형성되는 게이트 전극(450d)은 스트링 선택 라인(string selection line : SSL)을 형성할 수 있다. 또한, 상기 최상부 및 최하부 게이트 전극 사이의 2개의 게이트 전극들(450b, 450c)은 워드 라인으로 제공될 수 있다.
다시 도 41을 참조하면, 개구부(425) 저면에 노출된 기판(400)에 불순물을 도핑함으로써, 소오스 라인(S/L)으로 제공되는 불순물 영역(460)을 형성한다. 예를 들면, 기판(400)에 N형 불순물을 도핑함으로써 불순물 영역(460)을 형성할 수 있다. 또한, 상기 소오스 라인(S/L)의 저항을 감소시키도록 불순물 영역(460) 상에 금속 실리사이드 패턴(465)을 더 형성할 수도 있다.
도 42를 참조하면, 개구부(425)을 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 개구부(425) 내부에 제2 절연막 패턴(470)을 형성한다. 반도체 패턴들(415), 제1 절연막 패턴(420), 제2 절연막 패턴(470) 및 층간 절연막 패턴(435d) 상에 상부 층간 절연막(475)을 형성한다. 상부 층간 절연막(475)을 관통하여 반도체 패턴(415)과 접촉하는 비트 라인 콘택(480)을 형성한다. 이어서, 비트 라인 콘택(480)과 전기적으로 연결되는 비트 라인(485)을 형성한다. 비트 라인(485)은 상기 제1 방향으로 연장되는 라인 형상을 가지고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 비트 라인 콘택(480) 및 비트 라인(485)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
도 43 내지 도 46은 또 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로 디램(dynamic random access memory : DRAM) 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 43을 참조하면, 기판(500) 상에 소자 분리막(502)을 형성한다. 소자 분리막(502)은 STI 공정을 통해 형성될 수 있다.
기판(500) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(500) 상에 순차적으로 적층된 게이트 절연막 패턴(506), 게이트 전극(507) 및 게이트 마스크(508)를 각각 포함하는 복수 개의 게이트 구조물(509)을 형성한다. 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 게이트 구조물들(509)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(509)에 인접한 기판(500) 상부에 제1 및 제2 불순물 영역들(504, 505)을 형성한다. 제1 및 제2 불순물 영역들(504, 505)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
게이트 구조물(509)과 제1 및 제2 불순물 영역들(504, 505)은 상기 트랜지스터를 형성할 수 있다. 한편, 게이트 구조물(509)의 측벽에는 실리콘 질화물을 포함하는 스페이서(509a)를 더 형성할 수 있다.
도 44를 참조하면, 기판(500) 상에 게이트 구조물들(509) 및 스페이서들(509a)을 커버하는 제1 층간 절연막(510)을 형성한다. 제1 층간 절연막(510)을 부분적으로 식각하여 제1 및 제2 불순물 영역들(504, 505)을 노출시키는 제1 홀들(도시하지 않음)을 형성한다.
상기 제1 홀들은 제1 층간 절연막(510)을 피식각막으로 하여 도 1 내지 도 13 혹은 도 14 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다. 또한, 상기 제1 홀들은 게이트 구조물(509) 및 스페이서들(509a)에 자기 정렬될 수 있다.
이후, 상기 제1 홀들을 매립하는 제1 도전막을 기판(500) 및 제1 층간 절연막(510) 상에 형성하고, CMP 공정 및/또는 에치-백 공정 등을 통해 제1 층간 절연막(510)이 노출될 때까지 상기 제1 도전막 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 플러그(517) 및 제2 플러그(519)를 형성한다. 제1 플러그(517)는 제1 불순물 영역(504)에 접촉할 수 있고, 제2 플러그(519)는 제2 불순물 영역(505)에 접촉할 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제1 플러그(517)는 비트 라인 콘택으로 기능할 수 있다.
제1 플러그(517)에 접촉하는 제2 도전막(도시하지 않음)을 제1 층간 절연막(510) 상에 형성하고 이를 패터닝함으로써 비트 라인(도시하지 않음)을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
이후, 상기 비트 라인을 커버하는 제2 층간 절연막(515)을 제1 층간 절연막(510) 상에 형성한다. 제2 층간 절연막(515)을 부분적으로 식각하여 제2 플러그(519)를 노출시키는 제2 홀들(도시하지 않음)을 형성한다. 상기 제2 홀들 역시 제2 층간 절연막(515)을 피식각막으로 하여 도 1 내지 도 13 혹은 도 14 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
상기 제2 홀들을 매립하는 제3 도전막을 제2 플러그(519) 및 제2 층간 절연막(515) 상에 형성한다. CMP 공정 및/또는 에치 백 공정을 통해 제2 층간 절연막(515)이 노출될 때까지 상기 제3 도전막 상부를 연마함으로써, 상기 제2 홀들 내에 형성된 제3 플러그(520)를 형성한다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 제2 및 제3 플러그들(519, 520)은 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(519)를 별도로 형성하지 않고, 제1 및 제2 층간 절연막들(510, 515)을 관통하면서 제2 불순물 영역(505)에 직접 접촉하도록 제3 플러그(520)를 형성할 수도 있다. 이 경우, 제3 플러그(520)는 단독으로 커패시터 콘택으로 기능할 수 있다.
도 45를 참조하면, 제2 층간 절연막(515) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 제3 플러그(520)의 상면을 노출시키는 개구(도시되지 않음)를 형성한다.
상기 개구의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성한다. 상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 일부를 제거한다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 제3 플러그(520)에 전기적으로 연결되는 하부 전극(530)이 형성된다.
도 26을 참조하면, 하부 전극(530)을 커버하는 유전막(540)을 상기 식각 저지막 및 제2 층간 절연막(515) 상에 형성한다. 유전막(530)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다.
유전막(540) 상에 상부 전극(550)을 형성한다. 상부 전극(550)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다.
이에 따라, 하부 전극(530), 유전막(540) 및 상부 전극(550)을 포함하는 커패시터를 형성할 수 있다.
본 발명의 실시예들에 따른 패턴 형성 방법은 상전이 메모리 소자, 디램 소자, 플래시 메모리 소자 등의 다양한 반도체 소자의 선폭이 작고 종횡비가 큰 미세 콘택 홀의 형성을 위해 다양하게 활용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400,500 : 기판 105, 205 : 피식각막
105a, 205a : 피식각막 패턴
110, 230 : 제1 마스크막
115, 230a : 제1 마스크막 패턴
120 : 제1 희생막 125 : 제1 희생막 패턴
130, 240 : 제2 마스크막 135 : 라인 패턴
137 : 제2 마스크막 패턴 140 : 제1 하드 마스크막
145 : 제1 하드 마스크 패턴 150 : 제1 스페이서
160 : 제2 하드 마스크막 165 : 제2 하드 마스크 패턴
170 : 제2 스페이서 180 : 제2 희생막 패턴
210 : 식각 저지막 220 : 희생막
220a : 희생막 패턴 220b : 희생막 필러
240a : 제2 마스크막 패턴 245 : 개구부
250 : 제3 마스크막 패턴 255 : 홀
265 : 콘택 홀 305, 502 : 소자 분리막
310 : 불순물 영역 320, 510 : 제1 층간 절연막
325 : 제1 콘택 홀 330 : 도전막 패턴
332 : 제1 도전 패턴 334 : 제2 도전 패턴
336 : 다이오드 338 : 실리사이드 패턴
340, 515 : 제2 층간 절연막 345 : 제2 콘택 홀
345a : 제3 콘택 홀 350, 350a : 하부 전극
360, 360a : 상전이막 패턴 370, 370a : 상부 전극
405 : 패드 절연막 407 : 희생막
409 : 층간 절연막 410 : 제1 홀
415 : 반도체 패턴 420 : 제1 절연막 패턴
425 : 개구부 427 : 그루브
430 : 희생막 패턴 435 : 층간 절연막 패턴
440 : 터널 절연막 442 : 전하 저장막
444 : 블로킹 유전막 446 : 도전막
450 : 게이트 전극 460 : 불순물 영역
470 : 제2 절연막 패턴 475 : 상부 층간 절연막
480 : 비트 라인 콘택 485 : 비트 라인
504 : 제1 불순물 영역 505 : 제2 불순물 영역
506 : 게이트 절연막 패턴 507 : 게이트 전극
508 : 게이트 마스크 509 : 게이트 구조물
509a : 스페이서 517 : 제1 플러그
519 : 제2 플러그 520 : 제3 플러그
530 : 하부 전극 540 : 유전막
550 : 상부 전극

Claims (10)

  1. 피식각막 상에 제1 마스크막 및 제1 희생막을 순차적으로 형성하는 단계;
    상기 제1 희생막을 부분적으로 식각하여 제1 희생막 패턴을 형성하는 단계;
    상기 제1 마스크막 상에 상기 제1 희생막 패턴의 측벽을 둘러싸는 제2 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴을 제거하는 단계;
    상기 제2 희생막 패턴을 식각 마스크로 하여 상기 제1 마스크막을 부분적으로 식각함으로써 제1 마스크막 패턴을 형성하는 단계; 및
    상기 제1 마스크막 패턴을 식각 마스크로 사용하여 상기 피식각막을 부분적으로 식각하는 단계를 포함하는 패턴 형성 방법.
  2. 제1항에 있어서, 상기 제1 희생막은 실리콘 산화물을 사용하여 형성되며, 상기 제2 희생막 패턴은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성되는 것을 특징으로 하는 패턴 형성 방법.
  3. 제2항에 있어서, 상기 제1 희생막 패턴은 불산(HF) 용액 혹은 버퍼 산화물 식각 용액(buffer oxide etchant : BOE)을 사용하여 제거되는 것을 특징으로 하는 패턴 형성 방법.
  4. 제1항에 있어서, 상기 제1 희생막 패턴은 복수의 필러(pillar)들을 포함하는 것을 특징으로 하는 패턴 형성 방법.
  5. 제1항에 있어서, 상기 제1 희생막을 부분적으로 식각하여 제1 희생막 패턴을 형성하는 단계는,
    상기 제1 희생막 상에 제2 마스크막을 형성하는 단계;
    상기 제2 마스크막을 부분적으로 식각하여 제1 방향으로 연장하는 라인 패턴을 형성하는 단계;
    상기 라인 패턴을 부분적으로 식각하여 제2 마스크막 패턴을 형성하는 단계; 및
    상기 제2 마스크막 패턴을 식각 마스크로 하여 상기 제1 희생막을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  6. 제5항에 있어서, 상기 제1 마스크막 및 제2 마스크막은 폴리실리콘을 사용하여 형성되며,
    상기 제2 마스크막 패턴은 복수의 필러들을 포함하는 것을 특징으로 하는 패턴 형성 방법.
  7. 제5항에 있어서, 상기 라인 패턴을 형성하는 단계는,
    상기 제2 마스크막 상에 상기 제1 방향으로 연장하는 제1 하드마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴의 측벽 상에 제1 스페이서를 형성하는 단계;
    상기 제1 하드 마스크 패턴을 제거하는 단계; 및
    상기 제1 스페이서를 식각 마스크로 하여 상기 제2 마스크막을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  8. 제7항에 있어서, 상기 제1 하드 마스크 패턴은 실리콘 기반의 스핀-온 하드마스크(Si-SOH)를 사용하여 형성되며,
    상기 제1 스페이서는 중온 산화물(MTO), 고온 산화물(HTO) 및 ALD(atomic layer deposition) 산화물 중에서 선택되는 적어도 하나의 실리콘 산화물을 사용하여 형성되는 것을 특징으로 하는 패턴 형성 방법.
  9. 제5항에 있어서, 상기 라인 패턴을 부분적으로 식각하여 제2 마스크막 패턴을 형성하는 단계는,
    상기 제1 희생막 및 상기 라인 패턴 상에 상기 제1 방향과 수직인 제2 방향으로 연장하는 제2 하드마스크 패턴을 형성하는 단계;
    상기 제2 하드 마스크 패턴의 측벽 및 상기 라인 패턴 상에 제2 스페이서를 형성하는 단계;
    상기 제2 하드 마스크 패턴을 제거하는 단계; 및
    상기 제2 스페이서를 식각 마스크로 하여 상기 라인 패턴을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  10. 불순물 영역을 포함하는 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 부분적으로 식각하여 상기 불순물 영역을 노출시키는 제1 콘택 홀을 형성하는 단계; 및
    상기 기판 상에 상기 제1 콘택 홀을 매립하는 다이오드를 형성하는 단계를 포함하며,
    상기 제1 콘택 홀을 형성하는 단계는,
    제1 층간 절연막 상에 제1 마스크막 및 제1 희생막을 순차적으로 형성하는 단계;
    상기 제1 희생막을 부분적으로 식각하여 필러 형상의 복수의 제1 희생막 패턴을 형성하는 단계;
    상기 제1 마스크막 상에 상기 제1 희생막 패턴의 측벽을 둘러싸는 제2 희생막 패턴을 형성하는 단계;
    상기 제1 희생막 패턴을 제거하는 단계;
    상기 제2 희생막 패턴을 식각 마스크로 하여 상기 제1 마스크막을 부분적으로 식각함으로써 제1 마스크막 패턴을 형성하는 단계; 및
    상기 제1 마스크막 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101471381B1 (ko) * 2013-05-13 2014-12-10 한국세라믹기술원 무기결합재 조성물
KR20150010570A (ko) * 2013-07-17 2015-01-28 삼성전자주식회사 유기막 연마용 cmp 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법
KR20160119573A (ko) * 2015-04-06 2016-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20180079137A (ko) * 2016-12-31 2018-07-10 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
WO2019036214A1 (en) * 2017-08-13 2019-02-21 Applied Materials, Inc. SELF-ALIGNED HIGH ASPECT RATIO STRUCTURES AND METHODS OF MANUFACTURING

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US10177031B2 (en) 2014-12-23 2019-01-08 International Business Machines Corporation Subtractive etch interconnects
US9754785B2 (en) 2015-01-14 2017-09-05 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US9543165B2 (en) * 2015-02-13 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
US9431292B1 (en) 2015-04-29 2016-08-30 Globalfoundries Inc. Alternate dual damascene method for forming interconnects
CN105405969B (zh) * 2015-10-29 2018-02-06 江苏时代全芯存储科技有限公司 相变化记忆体结构的制造方法
TWI680535B (zh) 2016-06-14 2019-12-21 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
KR102578789B1 (ko) 2016-11-07 2023-09-18 삼성전자주식회사 반도체 장치의 제조 방법
WO2018089351A1 (en) * 2016-11-08 2018-05-17 Applied Materials, Inc. Geometric control of bottom-up pillars for patterning applications
TW201839897A (zh) 2017-02-22 2018-11-01 美商應用材料股份有限公司 自對準接觸圖案化之臨界尺寸控制
US10157775B2 (en) * 2017-04-10 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device
US10636659B2 (en) 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US10756174B2 (en) 2017-04-26 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-stacked semiconductor nanowires and source/drain spacers
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
KR20190104902A (ko) 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
TWI751406B (zh) * 2018-03-06 2022-01-01 美商應用材料股份有限公司 形成金屬硫系化物柱體之方法
TW202002219A (zh) 2018-05-08 2020-01-01 美商微材料有限責任公司 用來產生高的深寬比的完全自對準的通孔的選擇性移除過程
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
CN110634733A (zh) * 2018-06-22 2019-12-31 长鑫存储技术有限公司 半导体存储器电容孔的制备方法
KR20200050138A (ko) * 2018-11-01 2020-05-11 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11594448B2 (en) * 2019-06-07 2023-02-28 Intel Corporation Vertical edge blocking (VEB) technique for increasing patterning process margin
CN112670245B (zh) * 2019-10-15 2022-07-05 长鑫存储技术有限公司 半导体元件的制作方法
US11120992B2 (en) * 2019-11-11 2021-09-14 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method of fabricating semiconductor device
CN113173557A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种垂直纳米线阵列的制备方法
CN113173555B (zh) * 2021-03-12 2022-10-04 中国科学院微电子研究所 一种纳米线mim阵列器件及制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10154820B4 (de) * 2001-11-08 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
US7767570B2 (en) * 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
KR100767399B1 (ko) * 2006-07-03 2007-10-17 삼성전자주식회사 핀-펫을 포함하는 반도체 장치의 제조 방법
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US7737039B2 (en) * 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US8158468B2 (en) * 2008-02-15 2012-04-17 Unisantis Electronics Singapore Pte Ltd. Production method for surrounding gate transistor semiconductor device
US7846756B2 (en) * 2008-12-31 2010-12-07 Sandisk 3D Llc Nanoimprint enhanced resist spacer patterning method
KR101073075B1 (ko) * 2009-03-31 2011-10-12 주식회사 하이닉스반도체 이중 패터닝 공정을 이용한 반도체장치 제조 방법
KR101585215B1 (ko) * 2009-09-14 2016-01-22 삼성전자주식회사 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
KR101093561B1 (ko) * 2010-01-15 2011-12-14 주식회사 하이닉스반도체 홀 패턴 제조 방법
KR101658492B1 (ko) * 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101471381B1 (ko) * 2013-05-13 2014-12-10 한국세라믹기술원 무기결합재 조성물
KR20150010570A (ko) * 2013-07-17 2015-01-28 삼성전자주식회사 유기막 연마용 cmp 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법
KR20160119573A (ko) * 2015-04-06 2016-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20180079137A (ko) * 2016-12-31 2018-07-10 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
WO2019036214A1 (en) * 2017-08-13 2019-02-21 Applied Materials, Inc. SELF-ALIGNED HIGH ASPECT RATIO STRUCTURES AND METHODS OF MANUFACTURING
KR20200030628A (ko) * 2017-08-13 2020-03-20 어플라이드 머티어리얼스, 인코포레이티드 자체 정렬된 고종횡비 구조물들 및 제작 방법들
US11177164B2 (en) 2017-08-13 2021-11-16 Applied Materials, Inc. Self-aligned high aspect ratio structures and methods of making

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