TWI553778B - 具有埋入式位元線之半導體裝置 - Google Patents

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Description

具有埋入式位元線之半導體裝置 [相關申請案之對照參考資料]
本申請案主張2011年7月4日所提出之韓國專利申請案第10-2011-0066095號之優先權，在此以提及方式併入該韓國專利申請案之全部。
本發明之示範性實施例係有關於用以製造半導體裝置之技術，以及更特別地，是有關於一種具有埋入式位元線之半導體裝置及其製造方法。
要增加在晶片上之記憶胞元的數量，可能使圖案縮小。由於圖案縮小，一用於罩幕製程之罩幕的尺寸亦可能是較小的，於是，一次40奈米半導體裝置可能採用一ArF光阻(PR)層。然而，當期望一更小圖案時，該ArF PR層可能不適用於一較小圖案應用。
因此，一半導體裝置(例如，一DRAM記憶裝置)可能使用3維胞元形成技術。
如果進一步小型化半該半導體裝置，則一具有平面通道之電晶體在漏電流、導通電流及短通道效應方面具有實體限制。因此，很難進一步小型化該半導體裝置。然而，一使用垂直通道之電晶體(以下，稱為一垂直通道電晶體)可能進一步小型化該半導體裝置。
該垂直通道電晶體包括一垂直地延伸於一基板上方之主動區域、一形成於該主動區域之一側壁上的閘極電極(稱為一垂直閘極(VG))及一形成於該主動區域上方及下方之接面。該垂直閘極被設置為該主動區域之中心。在這樣的垂直通道電晶體中，該垂直閘極垂直地形成一通道。該下接面耦接至一埋入式位元線(BBL)。
第1圖描述一傳統半導體裝置。
參考第1圖，在一基板11上形成複數個由溝槽12所隔離之本體13。該等本體13相當於主動區域及從該基板11之表面垂直地延伸。在該等本體13上形成一硬式罩幕層14。在每一本體13之一側壁上形成一接面16。在該本體13之兩個側壁上形成一介電層15。選擇性地移除該介電層15之一部分，以形成一開口部，該開口部暴露該接面16。一埋入式位元線18經由該開口部電耦接至該接面16及部分地填充該溝槽12。形成一阻障層17，以防止該埋入式位元線18與該接面16間之擴散。
在第1圖之傳統半導體裝置中，該埋入式位元線18係由一金屬層所形成，以減少電阻。為了在該接面16與該埋入式位元線18間形成一接點，製造製程包括一用以暴露該本體13之一側壁的側接點製程(side contact process)。該側接點製程稱為一單側接點(OSC)製程。
當使用一金屬層做為該埋入式位元線18時，可能形成一歐姆接點，以減少與該接面16之接觸電阻，該接面16係由單晶矽所形成。
該歐姆接點19可能由一矽化層所形成。
然而，在此情況中，藉由熱製程，同時伴隨矽化製程(silicide process)，促成矽化物結塊(silicide agglomeration)。這樣的矽化物結塊可能造成該接面16之損失，以及增加接面漏電。
本發明之一實施例係有關於一種能防止因矽化物結塊所造成之接面的損失及接面漏電之半導體記憶裝置，以及其製造方法。
依據本發明之一實施例，一種半導體裝置包括：一主動本體，其具有在橫向上彼此面對之兩個側壁；一接面，其形成於該兩個側壁中之一側壁中；一介電層，其具有一暴露該接面之開口部且覆蓋該主動本體；一接面延伸部，其具有一埋入式區域，填充該開口部；以及一位元線，其耦接至該接面延伸部。
依據本發明之另一實施例，一種半導體裝置包括：複數個主動本體，其藉由複數個溝槽來隔離且具有兩個側壁；複數個接面，其形成於該等個別主動本體之側壁中之一側壁上；一介電層，其具有複數個暴露該等個別接面之開口部且覆蓋該等主動本體之兩個側壁；複數個埋入式位元線，其形成於該介電層上方且部分填充該等個別溝槽；以及複數個接面延伸部，其填充該等個別開口部且形成於該等埋入式位元線與該等接面間。
依據本發明之又另一實施例，一種半導體裝置包括：複數個主動本體，其藉由複數個第一溝槽來隔離且具有兩個側壁；複數個接面，其形成於該等個別主動本體之側壁中的一側壁中；一介電層，其具有複數個暴露該等個別接面之開口部且覆蓋該等主動本體之兩個側壁；複數個埋入式位元線，其形成於該介電層上方且部分填充該等個別溝槽；複數個接面延伸部，其形成於該等埋入式位元線與該等接面間且填充該等個別開口部；複數個主動柱狀物，其形成於該等個別主動本體上方且藉由在與該等第一構槽相交之方向上的複數個第二溝槽來隔離；複數個垂直字元線，其形成於該等主動柱狀物之側壁上且在與該等埋入式位元線相交之方向上延伸；以及複數個電容器，其耦接至該等個別主動柱狀物之上部分。
依據本發明之還有另一實施例，一種用以製造半導體裝置之方法包括：蝕刻一半導體基板，因而形成以複數個溝槽隔離之複數個本體；形成一介電層，該介電層具有部分打開該等個別本體之側壁中之一側壁的複數個開口部且覆蓋該等本體；形成一經摻雜雜質的第一導電層於整個表面上，以便該第一導電層填充該等開口部；經由一熱處理形成複數個接面於該等個別本體之與該第一導電層接觸的側壁中；形成一第二導電層於該第一導電層上方，以便該第二導電層填充該等溝槽；以及使該第二導電層及該第一導電層凹陷，以形成複數個埋入式位元線及接面延伸部，以便該等埋入式位元線部分填充該等個別溝槽。
依據本發明之還有另一實施例，一種用以製造半導體裝置之方法包括：蝕刻一半導體基板，因而形成以複數溝槽隔離之複數個本體；形成一介電層，該介電層具有部分打開該等個別本體之側壁中之一側壁的複數個開口部且覆蓋該等本體；形成一第一導電層於整個表面上，以便該第一導電層填充該等溝槽；使該第一導電層凹陷，因而形成複數個部分填充該等溝槽之埋入式位元線，同時再打開該等開口部；形成一第二導電層於該等埋入式位元線之整個表面上方，以便該第二導電層填充該等開口部及該等溝槽；使該第二導電層凹陷，因而形成複數個接面延伸部；以及經由一熱處理形成複數個接面於該等本體之與該等接面延伸部接觸的側壁中。
下面將參考所附圖式來詳細描述本發明之示範性實施例。然而，本發明可以以不同形式來具體化及不應該解讀為對在此所述之實施例的限制。更確切地說，提供這些實施例，以致於此揭露將是徹底且完整的，以及這些實施例將本發明之範圍完全傳達給熟習該項技藝者。在整個揭露中，相似的元件符號在本發明之各種圖式及實施例中代表相似的部件。
該等圖式沒有必要以比例來繪製，以及在一些情況中，可能將比例誇大，以便清楚地描述該等實施例之特徵。當提及一第一層是在一第二層“上”或在一基板“上”時，它不但意指該第一層係直接形成於該第二層或該基板上之情況，而且亦意指在該第一層與該第二層或該基板間存在有一第三層之情況。
第2圖描述依據本發明之第一實施例的一半導體裝置。
參考第2圖，藉由蝕刻一基板201形成以複數個溝槽203隔離之複數個本體204。該基板201包括矽基板。因為該基板201包括一矽基板，所以該等本體204係矽本體。該等本體204之每一者從該基板201之表面垂直地延伸。每一本體204係一主動區域。該主動區域係電晶體之通道、源極及汲極所形成之處。每一本體204具有在橫向上彼此面對之兩個或更多側壁。每一本體204稱為一主動本體。
在每一本體204上形成一硬式罩幕層202。在每一本體204之兩個側壁、在該等個別本體204間之溝槽203的表面、及該硬式罩幕層202之側壁上形成一介電層。該介電層包括一襯墊氧化層205及一襯墊氮化層206。該襯墊氧化層205係形成於該本體204之兩個側壁及該基板201之表面上。該襯墊氮化層206係形成在該襯墊氧化層205之表面的一部分上。該上述介電層提供一開口部，該開口部暴露該本體204之一側壁的一部分，以及在該本體204之由該開口部所暴露的部分中形成一接面210。
形成一接面延伸部208B，以填充該開口部且與該接面210接觸。該接面延伸部208B係該接面210之一延伸部。該接面延伸部208B藉由填充該開口部而耦接至該接面210。該接面延伸部208B亦同時形成於該襯墊氧化層205之表面及該襯墊氮化層206之表面的一部分上。該接面延伸部208B包括一矽層，以及更特別地，包括一經摻雜雜質的多晶矽層。
一埋入式位元線211B部分填充在該接面延伸部208B上方及中間的該溝槽203。可將該埋入式位元線211B的表面高度設為與該接面延伸部208B的高度相同。該埋入式位元線211B係由一低電阻材料所形成。例如，該埋入式位元線211B包括一金屬層或金屬氮化物。更特別地，該埋入式位元線211B包括氮化鈦(TiN)。
第3A至3E圖描述依據本發明之第一實施例的一用以製造半導體裝置之方法。
參考第3A圖，在一基板201上形成以複數個溝槽203隔離之複數個本體204。該基板201包括一矽基板。蝕刻該基板201至一指定深度，以形成該複數個溝槽203。藉由蝕刻該基板來形成該等溝槽203，進而形成該等本體204。因為該基板201包括一矽基板，所以該等本體204係矽本體。該等本體204之每一者從該基板201之表面垂直地延伸。每一本體204係用以做為一主動區域。該主動區域係電晶體之通道、源極及汲極所形成之處。每一本體204具有在橫向上面對之兩個或更多側壁。每一本體204稱為一主動本體。
在每一本體204上形成一硬式罩幕層202。當蝕刻該基板201，以形成該等溝槽203時，該硬式罩幕層202用以做為一蝕刻阻障。該硬式罩幕層202包括一像氧化物或氮化物之介電材料。在該第一實施例中，使用氮化物做為該硬式罩幕層202，以及更特別地，該硬式罩幕層202包括一氮化矽。
在該本體204之兩個側壁、該等個別本體204間之溝槽203的表面、及該硬式罩幕層202之側壁上形成一介電層。該介電層包括一襯墊氧化層205及一襯墊氮化層206。該襯墊氧化層205係形成於該本體204之兩個側壁及該基板201之表面上。該襯墊氮化層206係形成於一開口部207上方之該襯墊氧化層205的表面之一部分上。
移除該襯墊氧化層205之一部分，以形成該開口部207。該開口部207具有一單側接觸(OSC)結構，該單側接觸結構選擇性地暴露該本體204之側壁中之一。藉由沿著該本體204之延伸方向移除該介電層之部分及暴露該本體204之該側壁的一部分，以形成該開口部207。
參考第3B圖，沿著包括該等本體204、該硬式罩幕層202、及該等溝槽203之整個結構形成一第一導電層208。該第一導電層208包括一矽層。更特別地，該第一導電層208包括一摻雜有例如磷(P)或砷(As)之經摻雜的多晶矽層。例如，藉由使用一經摻雜P的多晶矽來形成該第一導電層208至50至100之厚度。可以藉由使用原子層沉積(ALD)或化學氣相沉積(CVD)來形成該第一導電層208。該第一導電層208可以做為一藉由一後續製程所形成之接面的一延伸部。例如，使該本體204與該第一導電層208彼此耦接。
接著，實施一熱處理209。於是，使在該第一導電層208中所摻雜之雜質熱擴散至該本體204中，以在該本體204的靠近該開口207之側壁之一部分中形成一接面210。藉由快速熱退火(RTA)實施該熱處理209，且在900℃或更高之溫度下實施RTA有10秒或更少的時間。在RTA期間，可以使用一氧(O2)氣體環境。
在該接面210中所摻雜之雜質具有1×1020 atoms/cm3或更高之摻雜濃度。為了獲得這樣的摻雜濃度，當形成該第一導電層208時，控制該第一導電層208之雜質的濃度。
在該熱製程後，該接面210包括在其中所摻雜之P或As雜質。於是，該接面210變成一N型接面。當施加一熱擴散方法時，可以控制該接面210之側擴散深度成為一短深度，以及如上所述，亦可以控制該等雜質之濃度。該接面210可以做為一垂直通道電晶體之源極或汲極。
當實施上述熱處理209時，該等雜質經由該開口部207擴散至該本體204之側壁中。在該本體204的被該襯墊氧化層205及該襯墊氮化層所覆蓋之部分中可實質地防止該等雜質擴散至該本體204中。
參考第3C圖，在該第一導電層208上形成一第二導電層211，以填充該溝槽203。該第二導電層211係用以做為一埋入式位元線且由一低電阻材料所形成。例如，該第二導電層211包括一金屬層或金屬氮化物(例如，TiN)。
參考第3D圖，平坦化該第二導電層211及該第一導電層208。實施該平坦化，直到暴露該硬式罩幕層202之表面為止。例如，施加及實施一化學機械研磨(CMP)製程來平坦化。經由該平坦化製程，在該等溝槽203中，但是不在該硬式罩幕層202上方，形成一第二導電層圖案211A及一第一導電層圖案208A。
參考第3E圖，實施一回蝕刻製程。藉由該回蝕刻製程同時蝕刻該第二導電層圖案211A及該第一導電層圖案208A。因為該第一導電層圖案208A包括一多晶矽層及該第二導電層圖案211A包括TiN，所以可以藉由使用一選自由Cl2/Ar、Cl2/He、Cl2/BCl3/Ar及Cl2/BCl3/He所組成之群的氣體混合物來實施該回蝕刻製程。再者，在該回蝕刻製程期間，壓力設定為5-20mTorr，電漿源功率設定為400-800W，偏壓功率設定為0-100W，以及電極溫度設定為40-60℃。
經由該回蝕刻製程，該第一導電層圖案208A變成一接面延伸部208B，以及該第二導電層圖案211A變成一埋入式位元線211B。
在該回蝕刻製程期間，蝕刻該第一導電層圖案208A，以便該接面延伸部208B具有一至少填充該開口部之高度。更特別地，在該回蝕刻製程後，該接面延伸部208B填充該開口部207及部分填充該溝槽203。該接面延伸部208B變成該接面210之一延伸部。該接面延伸部208B藉由填充該開口部207耦接至該接面，以及亦形成於該襯墊氧化層205之底部及該襯墊氧化層205之一些側壁以及該襯墊氮化層206之一些側壁上。
該埋入式位元線211B部分填充在該接面延伸部208B上方及中間之該溝槽203。該埋入式位元線211B之表面高度可以設定成相同於該接面延伸部208B之高度。
依據本發明之第一實施例，該埋入式位元線211B經由該接面延伸部208B耦接至該本體204。因為使用金屬或金屬氮化物來形成該埋入式位元線211B，所以可以減少該埋入式位元線之電阻。
在該第一實施例中，因為在用以形成該埋入式位元線211B之回蝕刻製程期間同時實施用以形成該接面延伸部208B之回蝕刻製程，所以可實質地防止該接面210之損失。此外，因為該接面延伸部208B保護該接面210，所以可在該埋入式位元線211B之形成期間實質地防止該接面210被毀損。
依據本發明之第一實施例，同時回蝕刻該第二導電層圖案211A及該第一導電層圖案208A，以形成該埋入式位元線211B及該接面延伸部208B。因此，可以簡化用以形成該接面延伸部208B之製程而不會造成對該接面210之毀損。
第4A至4E圖描述依據本發明之第二實施例的一用以製造半導體裝置之方法。
參考第4A圖，在一基板301上形成以複數個溝槽303隔離之複數個本體304。該基板301包括一矽基板。蝕刻該基板301至一指定深度，以形成該複數個溝槽303。因為該基板301可以包括一矽基板，所以該等本體304係矽本體。該等本體304之每一者從該基板301垂直地延伸。每一本體304係用以做為一主動區域。每一本體304具有在橫向上面對之兩個或更多側壁。每一本體304稱為一主動本體。
在每一本體304上形成一硬式罩幕層302。當蝕刻該基板301，以形成該等溝槽303時，該硬式罩幕層302用以做為一蝕刻阻障。該硬式罩幕層302包括如氧化物或氮化物的介電材料。在該第二實施例中，使用氮化物做為該硬式罩幕層302，以及更特別地，該硬式罩幕層302包括氮化矽。
在該本體304之兩個側壁、該等個別本體304間之溝槽303的表面、及該硬式罩幕層302之側壁上形成一介電層。該介電層包括一襯墊氧化層305及一襯墊氮化層306。該襯墊氧化層305係形成於該本體304之兩個側壁及該基板301之表面上。該襯墊氮化層306係形成於一開口部307上方之該襯墊氧化層305的表面之一部分上。
移除該襯墊氧化層305之一部分，以形成該開口部307。該開口部307具有一OSC結構，該OSC結構選擇性地暴露該本體304之側壁中之一。藉由沿著該本體304之延伸方向移除該介電層之部分及暴露該本體304之該側壁的一部分，以形成該開口部307。
參考第4B圖，在形成該開口部307後，在該本體304的靠近該開口307之側壁中形成一接面309。可以實施斜向佈植或電漿摻雜，做為形成該接面309之方法。在該第二實施例中，施加電漿摻雜308。在該開口部307中所摻雜之用以形成該接面309的雜質具有1×1020atoms/cm3或更高之摻雜濃度。例如，該接面309摻雜有摻雜有P或As。於是，該接面309變成一N型接面。當施加該電漿摻雜308時，可以控制該接面309之側擴散深度成為一短深度，以及亦可以控制該電漿摻雜之濃度。該接面309可以做為一垂直通道電晶體之源極或汲極。
參考第4C圖，沿著包括該等本體304、該硬式罩幕層302、及該等溝槽303之整個結構形成一第一導電層310。該第一導電層310包括一矽層。更特別地，該第一導電層310包括一摻雜有例如P或As之經摻雜的多晶矽層。例如，藉由使用一經摻雜P的多晶矽層形成該第一導電層310至50至100之厚度。藉由ALD或CVD形成該第一導電層310。於是，該第一導電層310可以覆蓋整個結構且亦填充該開口部。該第一導電層310可以做為該接面309之一延伸部。更特別地，因為該本體304係一矽基板及該第一導電層310包括一多晶矽層，所以該接面309與該第一導電層310彼此耦接。
在該第一導電層310上形成一第二導電層311，以填充該溝槽303。該第二導電層311係用以做為一埋入式位元線且由一低電阻材料所形成。例如，該第二導電層311包括一金屬層或金屬氮化物(例如，TiN)。
參考第4D圖，平坦化該第二導電層311及該第一導電層310。實施該平坦化，直到暴露該硬式罩幕層302之表面為止。經由該平坦化製程，在該溝槽303中，但是不在該硬式罩幕層302上方，形成一第二導電層圖案311A及一第一導電層圖案310A。例如，施加及實施一CMP製程來平坦化。
參考第4E圖，實施一回蝕刻製程。經由該回蝕刻製程同時蝕刻該第二導電層圖案311A及該第一導電層圖案310A。因為該第一導電層圖案310A包括一多晶矽層及該第二導電層圖案311A包括TiN，所以藉由使用一選自由Cl2/Ar、Cl2/He、Cl2/BCl3/Ar、及Cl2/BCl3/He所組成之群的氣體混合物來實施該回蝕刻製程。再者，在該回蝕刻製程期間，壓力設定為5-20mTorr，電漿源功率設定為400-800W，偏壓功率設定為0-100W，以及電極溫度設定為40-60℃。
經由該回蝕刻製程，該第一導電層圖案310A變成接面延伸部310B，以及該第二導電層圖案311A變成埋入式位元線311B。
在該回蝕刻製程期間，蝕刻該第一導電層圖案310A，以便該接面延伸部310B具有一至少填充該開口部之高度。更特別地，在該回蝕刻製程後，該接面延伸部310B填充該開口部207及部分填充該溝槽303。該接面延伸部310B變成該接面309之一延伸部。該接面延伸部310B藉由填充該開口部耦接至該接面309，以及該接面延伸部310B亦形成於該襯墊氧化層305之底部及該襯墊氧化層之一些側壁以及該襯墊氮化層306之一些側壁上。
該埋入式位元線311B部分填充在該接面延伸部310B上方及中間的該溝槽303。該埋入式位元線311B之表面高度可以設定成相同於該接面延伸部310B之高度。
依據本發明之第二實施例，該埋入式位元線311B經由該接面延伸部310B耦接至該本體304。因為使用金屬層或金屬氮化物來形成該埋入式位元線311B，所以可以減少該埋入式位元線311B之電阻。
在該第二實施例中，因為在用以形成該埋入式位元線311B之回蝕刻製程期間同時實施用以形成該接面延伸部310B之回蝕刻製程，所以可實質地防止該接面309之損失。此外，因為該接面延伸部310B保護該接面309，所以可在該埋入式位元線211B之形成期間實質地防止該接面309被毀損。
依據本發明之第二實施例，同時回蝕刻該第二導電層圖案311A及該第一導電層圖案310A，以形成該埋入式位元線311B及該接面延伸部310B。因此，可以簡化用以形成該接面區域之製程而不會造成對該接面309之毀損。
第5圖描述依據本發明之第三實施例的一半導體裝置。
參考第5圖，在一基板401上形成以複數個溝槽403隔離之複數個本體404。該基板401包括一矽基板。因為該基板401包括一矽基板，所以該等本體404係矽本體。該等本體404之每一者從該基板401之表面垂直地延伸。每一本體404係用以做為一主動區域。每一本體404具有在橫向上彼此面對之兩個或更多側壁。每一本體404稱為一主動本體。
在每一本體404上形成一硬式罩幕層402。在每一本體404之兩個側壁、該等個別本體404間之溝槽403的表面、及該硬式罩幕層402之側壁上形成一介電層。該介電層包括一襯墊氧化層405及一襯墊氮化層406。該襯墊氧化層405係形成於該本體404之兩個側壁及該基板401之表面上。該襯墊氮化層406係形成於該襯墊氧化層405之表面的一部分上。上述介電層提供一開口部，該開口部暴露該本體404之一側壁的一部分，以及在該開口部所暴露之本體404中形成一接面410。
一埋入式位元線408A部分填充該溝槽403。該埋入式位元線408A之表面高度係設定成比該開口部之底部低。該埋入式位元線408A係由一低電阻材料所形成。例如，該埋入式位元線408A包括一金屬層或金屬氮化物。更特別地，該埋入式位元線408A包括TiN。
在該埋入式位元線408A上形成一接面延伸部409A，以至少填充該開口部，同時亦與該接面410接觸。該接面延伸部409A係該接面410之一延伸部。該接面延伸部409A藉由填充該開口部耦接至該接面410。該接面延伸部409A包括一矽層，以及更特別地，包括一在其內摻雜有雜質之多晶矽層。該埋入式位元線408A及該接面410經由該接面延伸部409A彼此電耦接。
第6A至6E圖描述依據本發明之第三實施例的一用以製造半導體裝置之方法。
參考第6A圖，在一基板401上形成以複數個溝槽403隔離之複數個本體404。該基板401包括一矽基板。蝕刻該基板401至一指定深度，以形成該複數個溝槽403。藉由蝕刻該基板來形成該等本體404及該等溝槽403。因為該基板401包括一矽基板，所以該等本體404係矽本體。該等本體404之每一者從該基板401之表面垂直地延伸。每一本體404係用以做為一主動區域。每一本體404具有在橫向上面對之兩個或更多側壁。每一本體404稱為一主動本體。
在每一本體404上形成一硬式罩幕層402。當蝕刻該基板401，以形成該等溝槽403時，該硬式罩幕層402用以做為一蝕刻阻障。該硬式罩幕層402包括一像氧化物或氮化物之介電材料。在該第三實施例中，使用氮化物做為該硬式罩幕層202，以及更特別地，該硬式罩幕層402包括一氮化矽。
在該本體404之兩個側壁、該等個別本體404間之溝槽203的表面、及該硬式罩幕層402之側壁上形成一介電層。該介電層包括一襯墊氧化層405及一襯墊氮化層406。該襯墊氧化層405係形成於該本體404之兩個側壁及該基板401的表面上。該襯墊氮化層406係形成於一開口部407上方之該襯墊氧化層405的表面之一部分上。
移除該襯墊氧化層405之一部分，以形成該開口部407。該開口部407具有一OSC結構，該OSC結構選擇性地暴露該本體404之側壁中之一。該開口部407沿著該本體404之延伸方向移除該襯墊氧化層405之部分及暴露該本體404之側壁的一部分。
參考第6B圖，沿著包括該等本體404、該硬式罩幕層402、及該等溝槽403之整個結構形成一第一導電層408。該第一導電層408填充該溝槽403。例如，該第一導電層408包括一金屬層或金屬氮化物(例如，TiN)。該第一導電層408係由一低電阻材料所形成且用以做為一埋入式位元線。
參考第6C圖，平坦化及然後回蝕刻該第一導電層408。實施該平坦化，直到暴露該硬式罩幕層402之表面為止。例如，施加及實施一CMP製程。在該平坦化及蝕刻製程後，留下一第一導電層圖案408A，以部分填充該溝槽403之內部。在該回蝕刻製程後，該第一導電層圖案408A具有一比該開口部407之底部低的高度。
該第一導電層圖案408A變成一埋入式位元線。以下，該第一導電層圖案408A稱為一埋入式位元線408A。
參考第6D圖，形成一第二導電層409，以填充在該埋入式位元線408A上方之溝槽403及覆蓋包括該等本體404及該硬式罩幕層402之整個結構。該第二導電層409包括一矽層。更特別地，該第二導電層409包括一摻雜有P或As之多晶矽層。藉由實施ALD或CVD形成該第二導電層409。該第二導電層409可以做為該接面之一延伸部。
參考第6E圖，平坦化及接著回蝕刻該第二導電層409。實施該平坦化，直到暴露該硬式罩幕層402之表面為止。例如，施加一CMP製程。在該平坦化及蝕刻製程後，一第二導電層圖案409A部分填充該溝槽403之內部及留在該埋入式位元線408A上方。在該回蝕刻製程後，該第二導電層圖案409A具有一至少填充該開口部407之高度。
該第二導電層圖案409A係用以做為一接面延伸部。以下，該第二導電層圖案409A稱為該接面延伸部409A。
隨後，實施一熱處理。於是，使在該接面延伸部409A中所摻雜之雜質經由該開口部407熱擴散至該本體404中，以在該本體404的該開口部407附近之側壁之一部分中形成一接面410。藉由RTA實施該熱處理，以及在900℃或更高之溫度下實施RTA有10秒或更少的時間。在RTA期間，可以使用一氧(O2)氣體環境。
在該接面410中所摻雜之雜質具有1×1020 atoms/cm3或更高之摻雜濃度。為了獲得這樣的摻雜濃度，當形成該第二導電層時，控制該等雜質之濃度。
例如，在該熱處理製程後，以P或As摻雜該接面410。於是，該接面410變成一N型接面。當施加一熱擴散方法時，可以控制該接面410之側擴散深度成為一短深度，以及亦可以控制該等雜質之濃度。該接面410可以做為一垂直通道電晶體之源極或汲極。
當實施上述熱處理時，該等雜質擴散至該本體404的與該接面延伸部409A接觸之側壁之一部分中。在該本體404的被該介電層所覆蓋之部分中實質地防止該等雜質擴散至該本體404中。
依據本發明之第三實施例，該埋入式位元線408A經由該接面延伸部409A耦接至該接面410。當該埋入式位元線408A係由一金屬層或金屬氮化物所形成時，可減少該埋入式位元線之電阻。
在本發明之第三實施例中，因為在實施用以形成該接面延伸部409A之回蝕刻製程及用以形成該埋入式位元線408A之回蝕刻製程後，形成該接面410，所以實質地防止該接面410之損失。
更特別地，因為在形成該埋入式位元線408A及該接面延伸部409A後，形成該接面410，所以可以簡化用以形成該接面區域之製程而不會造成對該接面410之毀損。
第7A至7J圖描述依據本發明之實施例的一用以形成該開口部之方法。
參考第7A圖，在一基板21上形成一硬式罩幕層22。該基板21包括一矽基板。該硬式罩幕層21包括氮化物。再者，該硬式罩幕層22可以具有一包括氧化物及氮化物之多層結構。例如，該硬式罩幕層22可以包括依序堆疊之一硬式罩幕氮化物(HM氮化物)及一硬式氧化物(HM氧化物)。再者，該硬式罩幕層22可以包括依序堆疊之一HM氮化物、一HM氧化物、一硬式罩幕氮氧化矽(HM SiON)、及一硬式罩幕碳(HM碳)。當包含一HM氮化物時，可以在該基板21與該硬式罩幕層22間另外形成一墊氧化物。藉由使用一光阻圖案(未被圖示)，形成該硬式罩幕層22。
使用該硬式罩幕層22做為一蝕刻阻障來實施一溝槽蝕刻製程。例如，使用該硬式罩幕層做為一蝕刻阻障，蝕刻該基板12至一指定深度，以形成複數個溝槽23。該複數個溝槽33隔離及界定複數個本體24。該等本體24之每一者包括一要形成一電晶體之主動區域。每一本體24具有兩個側壁。該蝕刻製程包括一非等向性蝕刻製程。當該基板21係一矽基板時，該非等向性蝕刻製程可以包括一電漿乾式蝕刻製程，其中獨立地使用Cl2或HBr氣體或者使用該兩個氣體之混合物。
形成一第一襯墊層25，做為一介電層之部分。該第一襯墊層25包括氧化物(例如，氧化矽)。
在該第一襯墊25上，形成一犧牲層26，以至少填充該等個別本體24間之溝槽23。該犧牲層26包括未經摻雜的多晶矽或非晶矽。
參考第7B圖，平坦化該犧牲層26，直到暴露該硬式罩幕層22之表面為止。該犧牲層26之平坦化包括一CMP製程。隨後，實施一回蝕刻製程。在該回蝕刻製程後，形成一提供有一第一凹部R1之犧牲層圖案26A。在該CMP製程期間，可以研磨在該硬式罩幕層22上之第一襯墊層25。經由該CMP製程及該回蝕刻製程，形成一覆蓋該硬式罩幕層22及該等本體24之兩個側壁的第一襯墊層圖案25A。該第一襯墊層圖案25A亦覆蓋該溝槽23之底部。
使用一濕式蝕刻製程，減少該第一襯墊層圖案25A在該犧牲層圖案26A上方之厚度。當控制濕式蝕刻時間之數量時，該第一襯墊層圖案25A在該等本體24之側壁上保留一指定厚度。
參考第7C圖，在包括該等本體24、該硬式罩幕層22、及該犧牲層圖案26A之整個結構上形成一第二襯墊層27做為該介電層之另一部分。該第二襯墊層27包括氮化物(例如，氮化矽)。該第二襯墊層27係形成為具有相同於該第一襯墊層圖案25A之減少部分的厚度。
參考第7D圖，選擇性地蝕刻該第二襯墊層27。於是，在該第一襯墊層圖案25A之減少區域上形成一第二襯墊層圖案27A。為了形成該第二襯墊層圖案27A，可以施加一回蝕刻製程。
使用該第二襯墊層圖案27A做為一蝕刻阻障，使該犧牲層圖案26A進一步凹陷至一指定深度。於是，使該犧牲層圖案26A進一步凹陷，以暴露該第一襯墊層圖案25A之表面的一部分。該犧牲層圖案26A之未被凹陷的剩餘部分形成第二凹部R2且以元件符號26B來表示。當該犧牲層圖案26B包括多晶矽時，使用一回蝕刻製程，以使該犧牲層圖案26A進一步凹陷。
參考第7E圖，在包括該等本體22、該硬式罩幕層24及該犧牲層圖案26A之整個表面上形成一金屬氮化物。然後，實施一形成間隔物的蝕刻製程，以形成一犧牲間隔物28。該犧牲間隔物28係形成於該本體22之兩個側壁上。例如，該犧牲間隔物28包括TiN。
參考第7F圖，形成一間隙填充層29，以填充該等溝槽23。該填充層29可以包括氧化物。該填充層28亦可以包括一旋塗式介電(SOD)層。
平坦化及然後回蝕刻該間隙填充層29。於是，形成一凹陷的間隙填充層29。
在包括該硬式罩幕層22及該間隙填充層29之整個表面上形成一第三襯墊層30。該第三襯墊層層30包括未經摻雜的多晶矽。
參考第7G圖，實施一斜向佈植31。
藉由以一指定的傾斜離子佈植一摻質來實施該斜向佈植31。該摻質被佈植至該第三襯墊層30之一部分中。
以一指定的角度實施該斜向佈植31。該指定的角度包括範圍約5-30度之角度。由於該斜向佈植31之角度，該斜向佈植31沒有撞擊該第三襯墊層30被該硬式罩幕層22保護之部分。因此，雖然摻雜該第三襯墊層30之一部分，但是其它部分保持未經摻雜。例如，該未經摻雜的部分可能是相鄰於該硬式罩幕層22之左側。例如，該離子佈植摻質可以包括一P型摻質，更特別的是硼。為了離子佈植硼，可以使用BF2做為一摻質源。
藉由該斜向佈植31在該硬式罩幕層22之上表面上所形成之該第三襯墊層的一部分及例如相鄰於該硬式罩幕層22之右側的該第三襯墊層之部分係一經摻雜的第三襯墊層30A。該第三襯墊層的沒有佈植摻質之部分係一未經摻雜的第三襯墊層30B。
參考第7H圖，移除該未經摻雜的第三襯墊層30B。藉由一濕式蝕刻或濕式清洗製程移除該未經摻雜的第三襯墊層30B。做為該第三襯墊層之未經摻雜的多晶矽與經摻雜的多晶矽具有不同蝕刻速度。特別地，未經摻雜的多晶矽具有高的濕式蝕刻速度。因此，具有高選擇性之化學品能濕式蝕刻例如只有未經摻雜的多晶矽及選擇性地移除該未經摻雜的多晶矽。當移除該未經摻雜的第三襯墊層30B時，例如只留下該經摻雜的第三襯墊層30A。
移除在該本體22之已移除該未經摻雜的第三襯墊層30B的側上之犧牲間隔物28。於是，在該間隙填充層29與該第二襯墊層圖案27A間形成一間隙，其中已在該間隙處移除該等犧牲間隔物28中之一。使用濕式蝕刻來移除該犧牲間隔物28。於是，在每一本體22上留下一個犧牲間隔物28。
參考第7I圖，移除該間隙填充層29。接著，實施一清洗製程，以暴露該本體22之側壁的一部分。
該清洗製程包括濕式清洗。藉由使用例如HF或緩衝氧化物蝕刻劑(BOE)來實施該濕式清洗。當使用該濕式清洗時，可以選擇性地移除該第一襯墊層圖案25A而沒有毀損該犧牲層圖案26B、該犧牲間隔物28、及該第二襯墊層圖案27A。
如第7A-7H圖所示，該硬式罩幕層24、該第一襯墊層圖案25A、該第二襯墊層圖案27A、該犧牲層圖案26B、及該犧牲間隔物28統稱為「介電層」。經由第7A-7H圖所示之製程，在實施該濕式清洗製程後，該介電層提供一暴露該本體24之任一側壁的一部分之開口部32。
該開口部32對應於本發明之第一、第二及第三實施例中所述之開口部。
參考第7J圖，移除該經摻雜的第三襯墊層30A及該犧牲層圖案26B。因為該經摻雜的第三襯墊層30A及該犧牲層圖案26B兩者皆由多晶矽所形成，所以同時移除它們。在移除該經摻雜的第三襯墊層30A及該犧牲層圖案26B後，移除該犧牲間隔物28。
第8A至8E圖描述依據本發明之實施例在該埋入式位元線之形成後製造半導體裝置之方法。第8A至8E圖分別包括沿著第3E圖之線B-B’及線C-C’所取得之剖面圖。
參考第8A圖，在形成有該埋入式位元線211B之所得結構的整個表面上形成一第一層間介電層501。該第一層間介電層501填充在該埋入式位元線211B上方之空間。該第一層間介電層501包括氧化物(例如，硼磷矽酸鹽玻璃(BPSG))。
平坦化該第一層間介電層501，直到暴露該硬式罩幕層202之表面為止。藉由一CMP製程來實施該平坦化。
參考第8B圖，形成複數個字元線溝槽502。為了形成該複數個字元線溝槽502，使用一光阻圖案(未被圖示)。該光阻圖案在與該埋入式位元線211B相交之方向上包括一線/空間圖案(line/space pattern)。於是，該埋入式位元線211B與該等字元線溝槽502彼此相交。使用該光阻圖案做為一蝕刻阻障，以蝕刻該第一層間介電層501至一指定深度。當蝕刻該第一層間介電層501時，亦蝕刻該硬式罩幕層202及該本體204至一指定深度。
於是，將該本體204分割成一主動本體204A及一主動柱狀物204B。在複數個主動本體204A上形成複數個主動柱狀物204B。更特別地，該複數個主動柱狀物204B係形成於一主動本體204A上且藉由該等字元線溝槽502彼此隔離。該等主動本體204A及該等主動柱狀物204B係一主動區域。該等主動本體204A之每一者係一接面210所形成之處。該等主動柱狀物204B在該主動本體204A上方垂直地延伸。該第一層間介電層501之剩餘厚度做為一在該埋入式位元線211B與一垂直字元線間之隔離層。
參考第8C圖，在包括該等主動本體204A、該等主動柱狀物204B之側壁、及該硬式罩幕層202之側壁的整個結構上形成一閘極介電層503。形成一第三導電層504，以填充該等字元線溝槽502。然後，實施一平坦化及回蝕刻製程，以便該第三導電層504部分填充該等字元線溝槽502。該第三導電層504可以由一多晶矽層所形成，或者可以使用一像鎢之金屬層來減少電阻。再者，該第三導電層504亦可以由一像TiN之金屬氮化物所形成。
參考第8D圖，在沉積一做為一間隔物505之介電層後，藉由實施一回蝕刻製程來形成該間隔物505。用以做為該間隔物505之該介電層包括氮化物及氧化物。
使用該間隔物505做為一蝕刻阻障，蝕刻該第三導電層504。於是，在每一主動柱狀物204B之側壁上形成一垂直字元線504A。在另一實施例中，在形成複數個環形垂直閘極，以包圍該等主動柱狀物204B後，可以形成一垂直字元線504A與該等相鄰的垂直閘極耦接。在與該埋入式位元線211B相交之方向上形成該垂直字元線504A。
在此實施例中，施加使用該間隔物505之蝕刻製程，以形成該垂直字元線。然而，可以使用一光阻圖案來蝕刻該第三導電層，以形成該垂直字元線。
參考第8E圖，在包括該垂直字元線504A之整個表面上形成一第二層間介電層506。
實施儲存節點接點蝕刻，以暴露該主動柱狀物204B之上部分。然後，形成一儲存節點接點插塞508。在形成該儲存節點接點插塞508前，可以實施離子佈植，以形成另一接面，更特別的是形成一汲極507。於是，藉由該汲極507、該接面210、及該垂直字元線504A形成一垂直通道電晶體。藉由該垂直字元線504A在該汲極507與該接面210間形成一垂直通道。該接面210係該垂直電晶體之源極。
在該儲存節點接點插塞508上形成一儲存節點509。該儲存節點509可以具有一圓柱形形狀。在另一實施例中，該儲存節點509可以形成為一柱狀或凹狀。隨後，形成一介電層及一上電極。
依據本發明之實施例，使用一多晶矽層，在該埋入式位元線與該接面間形成該接面延伸部。因此，可以省略一矽化製程，此可實質地防止該接面之損失及接面漏電。
雖然已利用該等特定實施例來描述本發明，但是熟習該項技藝者將明顯易知，可以在不脫離下面申請專利範圍所界定之本發明的精神及範圍內實施各種變更及修改。
11．．．基板
12．．．溝槽
13．．．本體
14．．．硬式罩幕層
15．．．介電層
16．．．接面
17．．．阻障層
18．．．埋入式位元線
19．．．歐姆接點
21．．．基板
22．．．硬式罩幕層
24．．．本體
25．．．第一襯墊層
25A．．．第一襯墊層圖案
26．．．犧牲層
26A．．．犧牲層圖案
26B．．．犧牲層圖案
27．．．第二襯墊層
27A．．．第二襯墊層圖案
28．．．犧牲間隔物
29．．．間隙填充層
30．．．第三襯墊層
30A．．．經摻雜的第三襯墊層
30B．．．未經摻雜的第三襯墊層
31．．．斜向佈植
32．．．開口部
33．．．溝槽
201．．．基板
202．．．硬式罩幕層
203．．．溝槽
204．．．本體
204A．．．主動本體
204B．．．主動柱狀物
205．．．襯墊氧化層
206．．．襯墊氮化層
207．．．開口部
208．．．第一導電層
208A．．．第一導電層圖案
208B．．．接面延伸部
209．．．熱處理
210．．．接面
211．．．第二導電層
211A．．．第二導電層圖案
211B．．．埋入式位元線
301．．．基板
302．．．硬式罩幕
303．．．溝槽
304．．．本體
305．．．襯墊氧化層
306．．．襯墊氮化層
307．．．開口部
308．．．電漿摻雜
309．．．接面
310．．．第一導電層
310A．．．第一導電層圖案
310B．．．接面延伸部
311．．．第二導電層
311A．．．第二導電層圖案
311B．．．埋入式位元線
401．．．基板
402．．．硬式罩幕層
403．．．溝槽
404．．．本體
405．．．襯墊氧化層
406．．．襯墊氮化層
407．．．開口部
408．．．第一導電層
408A．．．埋入式位元線(第一導電層圖案)
409．．．第二導電層
409A．．．接面延伸部(第二導電層圖案)
410．．．接面
501．．．第一層間介電層
502．．．字元線溝槽
503．．．閘極介電層
504．．．第三導電層
504A．．．垂直字元線
505．．．間隔物
506．．．第二層間介電層
507．．．汲極
508．．．儲存節點接點插塞
509．．．儲存節點
R1．．．第一凹部
R2．．．第二凹部
第1圖描述一傳統半導體裝置。
第2圖描述依據本發明之第一實施例的一半導體裝置。
第3A至3E圖描述依據本發明之第一實施例的一用以製造半導體裝置之方法。
第4A至4E圖描述依據本發明之第二實施例的一用以製造半導體裝置之方法。
第5圖描述依據本發明之第三實施例的一半導體裝置。
第6A至6E圖描述依據本發明之第三實施例的一用以製造半導體裝置之方法。
第7A至7J圖描述依據本發明之實施例的一用以形成開口部之方法。
第8A至8E圖描述依據本發明之實施例在埋入式位元線之形成後製造半導體裝置之方法。
201．．．基板
202．．．硬式罩幕層
203．．．溝槽
204．．．本體
205．．．襯墊氧化層
206．．．襯墊氮化層
208B．．．接面延伸部
210．．．接面
211B．．．埋入式位元線

Claims (9)

  1. 一種半導體裝置，包括：一主動本體，其具有在橫向上彼此面對之兩個側壁；一接面，其形成於該兩個側壁中之一側壁中；一介電層，其具有一暴露該接面之開口部且覆蓋該主動本體；一接面延伸部，其透過該開口部與該接面耦接且具有一溝槽；以及一位元線，其形成在該接面延伸部的該溝槽上，其中該接面延伸部包括一多晶矽層，以及該位元線包括一氮化鈦(TiN)層。
  2. 如申請專利範圍第1項之半導體裝置，其中該接面延伸部包括一經摻雜雜質的多晶矽層。
  3. 如申請專利範圍第1項之半導體裝置，其中該接面及該接面延伸部摻雜有雜質，該等雜質具有相同導電型態。
  4. 如申請專利範圍第1項之半導體裝置，進一步包括：一主動柱狀物，其形成於該主動本體上方；一字元線，其形成於該主動柱狀物之側壁上及在與該位元線相交之方向上延伸；以及一電容器，其耦接至該主動柱狀物之上部分。
  5. 一種半導體裝置，包括：複數個主動本體，其藉由複數個溝槽來隔離且具有兩個側壁； 複數個接面，其形成於該等個別主動本體之數個側壁中之一側壁上；一介電層，其具有複數個暴露該等個別接面之開口部且覆蓋該等主動本體之兩個側壁；複數個埋入式位元線，其形成於該介電層上方且部分填充該等個別溝槽；以及複數個接面延伸部，其填充該等個別開口部且形成於該等埋入式位元線與該等接面間，其中該等接面延伸部係形成在該等複數個埋入式位元線上方，其中該接面延伸部包括一多晶矽層，以及該埋入式位元線包括一TiN層。
  6. 如申請專利範圍第5項之半導體裝置，其中該接面延伸部係形成於該埋入式位元線與該介電層間。
  7. 如申請專利範圍第5項之半導體裝置，其中該接面延伸部包括一經摻雜雜質的多晶矽層。
  8. 一種半導體裝置，包括：複數個主動本體，其藉由複數個第一溝槽來隔離且具有兩個側壁；複數個接面，其形成於該等個別主動本體之數個側壁中的一側壁中；一介電層，其具有複數個暴露該等個別接面之開口部且覆蓋該等主動本體之兩個側壁；複數個埋入式位元線，其形成於該介電層上方且部分填充該等個別第一溝槽； 複數個接面延伸部，其形成於該等埋入式位元線與該等接面間且填充該等個別開口部；複數個主動柱狀物，其形成於該等個別主動本體上方且藉由在與該等第一構槽相交之方向上的複數個第二溝槽來隔離；複數個垂直字元線，其形成於該等主動柱狀物之側壁上且在與該等埋入式位元線相交之方向上延伸；以及複數個電容器，其耦接至該等個別主動柱狀物之上部分，其中該等接面延伸部係形成在該等複數個埋入式位元線上方，其中該接面延伸部包括一多晶矽層，以及該埋入式位元線包括一TiN層。
  9. 如申請專利範圍第8項之半導體裝置，其中該接面延伸部包括一經摻雜雜質的多晶矽層。
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