CN117979683A - 半导体结构的形成方法、半导体结构及存储器 - Google Patents

Abstract

本公开实施例公开了一种半导体结构的形成方法、半导体结构及存储器。其中，半导体结构的形成方法包括：提供衬底；通过多次光罩在衬底表面上形成多个光刻图案；多个光刻图案互不重合；通过多个光刻图案对衬底进行刻蚀，形成分立的半导体柱；在每个半导体柱上分别形成字线接触区和位线接触区；位线接触区位于半导体柱一侧的侧壁；其中，半导体柱的部分被位线包围。本公开实施例能够提高芯片的集成度。

Description

半导体结构的形成方法、半导体结构及存储器

技术领域

本公开涉及但不限于一种半导体结构的形成方法、半导体结构及存储器。

背景技术

随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。

发明内容

有鉴于此，本公开实施例提供了一种半导体结构的形成方法、半导体结构及存储器，能够提高芯片的集成度。

本公开实施例的技术方案是这样实现的：

本公开实施例提供了一种半导体结构的形成方法，所述形成方法包括：提供衬底；通过多次光罩在所述衬底表面上形成多个光刻图案；多个所述光刻图案互不重合；通过多个所述光刻图案对所述衬底进行刻蚀，形成分立的半导体柱；在每个所述半导体柱上分别形成字线接触区和位线接触区；所述位线接触区位于所述半导体柱一侧的侧壁；其中，所述半导体柱的部分被位线包围。

上述方案中，多个所述光刻图案包括：第一图案和第二图案；所述第一图案和所述第二图案均包括多个沿第一方向排布的圆孔型图案；所述第一图案和所述第二图案在第二方向上相互错位。

上述方案中，所述通过多次光罩在所述衬底表面上形成多个光刻图案，包括：在所述衬底上依次沉积硬掩膜和初始牺牲层；分别以第一光罩和第二光罩进行光刻，在所述初始牺牲层上对应形成所述第一图案和所述第二图案。

上述方案中，所述通过多个所述光刻图案对所述衬底进行刻蚀，形成分立的半导体柱，包括：按照所述第一图案和所述第二图案进行刻蚀，去除所述初始牺牲层和部分所述硬掩膜，将所述衬底刻蚀成分立的所述半导体柱；所述半导体柱的顶部覆盖有剩余的所述硬掩膜。

上述方案中，所述形成方法还包括：分别形成位线和字线；其中，所述字线沿第一方向延伸，且围绕所述字线接触区；所述位线沿第二方向延伸，且接触所述位线接触区；所述字线位于所述位线的上方。

上述方案中，形成所述位线的方法包括：在所述半导体柱之间的间隔区域，沉积第一电介质；刻蚀所述第一电介质，形成沿所述第二方向延伸的第一沟槽；所述第一沟槽位于交替错位的所述半导体柱之间，且暴露出所述半导体柱的侧壁；在所述第一沟槽内沉积第一导电材料，形成所述位线；所述位线与所述半导体柱一侧的底部侧壁形成接触。

上述方案中，形成所述位线接触区的方法包括：通过热处理工艺，将所述半导体柱一侧的底部侧壁转化为金属半导体化合物，从而形成所述位线接触区。

上述方案中，所述在所述第一沟槽内沉积第一导电材料，形成所述位线，包括：在所述第一沟槽内，沉积第一牺牲材料；所述第一牺牲材料覆盖所述半导体柱的底部的侧壁；在暴露出的所述第一沟槽的侧壁上，形成第一保护层；去除所述第一牺牲材料，仅暴露出所述半导体柱的底部的侧壁；在所述第一沟槽内沉积第一导电材料，与所述半导体柱的底部的侧壁形成接触，从而形成所述位线；其中，所述位线的顶部表面的高度，高于或等于所述第一保护层的底部的高度。

上述方案中，去除所述第一牺牲材料之后，在所述第一沟槽内沉积第一导电材料之前，所述方法还包括：将所述半导体柱的底部的侧壁向内刻蚀一部分。

上述方案中，形成所述字线接触区和所述字线的方法包括：在所述位线的上方，再次沉积所述第一电介质，覆盖所述位线，且填充所述第一沟槽；对所述第一电介质进行回刻，暴露出所述半导体柱的中部的侧壁；沉积第二导电材料，覆盖所述半导体柱的中部的侧壁，则所述半导体柱的中部形成所述字线接触区；刻蚀所述第二导电材料，在相邻所述半导体柱之间形成沿所述第一方向延伸的第二沟槽，将所述第二导电材料切断，从而形成所述字线。

上述方案中，在对所述第一电介质进行回刻之后，以及在沉积所述第二导电材料之前，所述方法还包括：在暴露出的所述半导体柱的侧壁上，形成栅氧化层。

上述方案中，在分别形成所述位线和所述字线之后，所述形成方法还包括：覆盖所述字线，沉积隔离层。

本公开实施例还提供了一种半导体结构，所述半导体结构包括：衬底，包括分立的半导体柱；每个所述半导体柱上包括字线接触区和位线接触区；其中，所述位线接触区位于所述半导体柱一侧的侧壁；字线，沿第一方向延伸，且围绕所述字线接触区；位线，沿第二方向延伸，且接触所述位线接触区；其中，所述半导体柱的部分被所述位线包围。

上述方案中，所述半导体结构还包括：第一保护层；所述位线的顶部表面的高度，高于或等于所述第一保护层的底部的高度。

上述方案中，所述半导体柱沿竖直方向延伸；所述半导体柱呈蜂窝状排布，其中，所述半导体柱沿所述第一方向依次排布，且沿所述第二方向交替错位排布；所述第一方向和所述第二方向均垂直于所述竖直方向。

上述方案中，所述位线接触区的材料为金属半导体化合物。

上述方案中，所述字线接触区的侧壁上，形成有栅氧化层；所述栅氧化层位于所述字线和所述字线接触区之间。

本公开实施例还提供了一种存储器，所述存储器包括上述方案中所述的半导体结构。

上述方案中，所述存储器为DRAM。

由此可见，本公开实施例提供了一种半导体结构的形成方法、半导体结构及存储器。其中，半导体结构的形成方法包括：提供衬底；通过多次光罩在衬底表面上形成多个光刻图案；多个光刻图案互不重合；通过多个光刻图案对衬底进行刻蚀，形成分立的半导体柱；在每个半导体柱上分别形成字线接触区和位线接触区；位线接触区位于半导体柱一侧的侧壁。这样，通过多次光罩形成多个互不重合的光刻图案，并通过多个光刻图案对衬底进行刻蚀，形成分立的半导体柱，从而形成了排布紧密的半导体柱。同时，位线接触区位于半导体柱一侧的侧壁，也即位线仅接触于半导体柱一侧的侧壁，从而，能够减小位线所占用的面积。综上，本公开实施例所形成的半导体结构能够占用更小的面积，提高芯片的集成度。

附图说明

图1为本公开实施例提供的半导体结构的形成方法的流程图一；

图2为本公开实施例提供的半导体结构的形成方法的示意图一；

图3为本公开实施例提供的半导体结构的示意图一；

图4为本公开实施例提供的半导体结构的示意图二；

图5为本公开实施例提供的半导体结构的示意图三；

图6为本公开实施例提供的半导体结构的形成方法的示意图二；

图7A为本公开实施例提供的半导体结构的形成方法的示意图三；

图7B为本公开实施例提供的半导体结构的形成方法的示意图四；

图7C为本公开实施例提供的半导体结构的形成方法的示意图五；

图7D为本公开实施例提供的半导体结构的形成方法的示意图六；

图8A为本公开实施例提供的半导体结构的形成方法的示意图七；

图8B为本公开实施例提供的半导体结构的形成方法的示意图八；

图8C为本公开实施例提供的半导体结构的形成方法的示意图九；

图8D为本公开实施例提供的半导体结构的形成方法的示意图十；

图9A为本公开实施例提供的半导体结构的形成方法的示意图十一；

图9B为本公开实施例提供的半导体结构的形成方法的示意图十二；

图9C为本公开实施例提供的半导体结构的形成方法的示意图十三；

图9D为本公开实施例提供的半导体结构的形成方法的示意图十四；

图10A为本公开实施例提供的半导体结构的形成方法的示意图十五；

图10B为本公开实施例提供的半导体结构的形成方法的示意图十六；

图10C为本公开实施例提供的半导体结构的形成方法的示意图十七；

图10D为本公开实施例提供的半导体结构的形成方法的示意图十八；

图11A为本公开实施例提供的半导体结构的形成方法的示意图十九；图11B为本公开实施例提供的半导体结构的形成方法的示意图二十；图11C为本公开实施例提供的半导体结构的形成方法的示意图二十一；

图11D为本公开实施例提供的半导体结构的形成方法的示意图二十二；

图12A为本公开实施例提供的半导体结构的形成方法的示意图二十三；图12B为本公开实施例提供的半导体结构的形成方法的示意图二十四；图12C为本公开实施例提供的半导体结构的形成方法的示意图二十五；图12D为本公开实施例提供的半导体结构的形成方法的示意图二十六；图12E为本公开实施例提供的半导体结构的形成方法的示意图二十七；图12F为本公开实施例提供的半导体结构的形成方法的示意图二十八；图12G为本公开实施例提供的半导体结构的形成方法的示意图二十九；图12H为本公开实施例提供的半导体结构的形成方法的示意图三十；

图12I为本公开实施例提供的半导体结构的形成方法的示意图三十一；

图13A为本公开实施例提供的半导体结构的形成方法的示意图三十二；图13B为本公开实施例提供的半导体结构的形成方法的示意图三十三；图13C为本公开实施例提供的半导体结构的形成方法的示意图三十四；

图13D为本公开实施例提供的半导体结构的形成方法的示意图三十五；

图14A为本公开实施例提供的半导体结构的示意图四；

图14B为本公开实施例提供的半导体结构的示意图五；

图14C为本公开实施例提供的半导体结构的示意图六；

图14D为本公开实施例提供的半导体结构的示意图七；

图15为本公开实施例提供的半导体结构的形成方法的流程图二；

图16为本公开实施例提供的半导体结构的形成方法的流程图三；

图17为本公开实施例提供的半导体结构的形成方法的流程图四；

图18为本公开实施例提供的半导体结构的形成方法的流程图五；

图19为本公开实施例提供的存储器的示意图。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

图1是本公开实施例提供的半导体结构的形成方法的可选的流程示意图，将结合图1示出的步骤进行说明。

S101、提供衬底。

本公开实施例中，基底包括半导体材料，基底可由选自于硅(Si)、锗(Ge)、硅锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、硅锗碳(SiGeC)、砷化铟(InAs)与磷化铟(InP)所组成的族群中的至少一种半导体材料形成。在本公开实施例中以基底是硅基底为例进行说明。

S102、通过多次光罩在衬底表面上形成多个光刻图案；多个光刻图案互不重合。

本公开实施例中，每进行一次光罩(Photo Mask)，可以在衬底表面上形成一个光刻图案，从而，经过多次光罩后，可以在衬底表面形成互不重合的多个光刻图案。所形成的多个光刻图案的组合，可以被用于后续的刻蚀(Etch)工艺。

在本公开的一些实施例中，如图2所示，多个光刻图案包括：第一图案和第二图案。第一图案和第二图案均包括多个沿第一方向X排布的圆孔型图案。第一图案和第二图案在第二方向Y上相互错位，从而组合成图2示出的第三图案(即多个光刻图案的组合)。

需要说明的是，图2仅示例出了多个光刻图案的局部特征，而并非对光刻图案的尺寸进行了限制，也并非对光刻图案中圆孔型图案的数量进行了限制。

还需要说明的是，第一方向X和第二方向Y之间可以互相垂直，也可以为任意夹角，后续以第一方向X垂直于第二方向Y进行示例性说明。

S103、通过多个光刻图案对衬底进行刻蚀，形成分立的半导体柱。

本公开实施例中，可以将衬底中被多个光刻图案覆盖的部分保留，并将衬底中未被多个光刻图案覆盖的部分刻蚀消耗掉，这样，便形成了分立的半导体柱。

图3和图4示例出了半导体柱的一种可选的结构，其中，图3为半导体柱的俯视图，图4为半导体柱的剖视图。

本公开实施例中，结合图2和图3，通过图2示出的第三图案(即多个光刻图案的组合)对衬底进行刻蚀，便形成了图3示出的多个半导体柱01。图3示出的多个半导体柱01的排布方式，与图2示出的第三图案相对应。

本公开实施例中，结合图3和图4，半导体柱01沿竖直方向Z延伸。半导体柱01呈蜂窝状排布，其中，半导体柱01沿第一方向X依次排布，且沿第二方向Y交替错位排布；第一方向X和第二方向Y均垂直于竖直方向Z。这样，多个半导体柱01错位排布，在相同的面积下排布得更为紧密，从而，能够减小在衬底00上占用的面积，提高集成度。

需要说明的是，图3和图4仅示例出了部分半导体柱01，并非对半导体柱01的数量进行了限制。

S104、在每个半导体柱上分别形成字线接触区和位线接触区；位线接触区位于半导体柱一侧的侧壁。

本公开实施例中，参考图4，衬底00上形成了多个半导体柱01。每个半导体柱01上分别形成了字线接触区03和位线接触区02，其中，位线接触区02位于半导体柱01一侧的侧壁。

在本公开的一些实施例中，参考图4，位线接触区02的材料为金属半导体化合物，例如，若半导体柱01的材料包括硅，则位线接触区02的材料包括金属硅化物。由于金属半导体化合物的导电性优于半导体材料，这样，采用金属半导体化合物的位线接触区02和位线形成电接触时，可以降低接触电阻，从而降低功耗。

本公开实施例中，结合图4和图5(图5为俯视图)，半导体结构中还会形成位线40和字线50。其中，半导体柱01的部分被位线40包围，也就是说，位线40接触位线接触区02，而半导体柱01仅有一个侧面设置有位线接触区02，这样，位线40将半导体柱01上包含了位线接触区02的一侧包围。

在本公开的一些实施例中，字线接触区03的侧壁上，形成有栅氧化层；栅氧化层位于字线和字线接触区03之间。也就是说，字线接触区03可以作为晶体管的沟道(channel)，在栅极电压(即字线上的电压)的作用下而形成载流子的通路。

可以理解的是，通过多次光罩形成多个互不重合的光刻图案，并通过多个光刻图案对衬底进行刻蚀，形成分立的半导体柱，这样，便形成了排布紧密的半导体柱。同时，位线接触区位于半导体柱一侧的侧壁，也即位线仅接触于半导体柱一侧的侧壁，这样，能够减小位线所占用的面积。综上，本公开实施例所形成的半导体结构能够占用更小的面积，提高芯片的集成度。

在本公开的一些实施例中，图1示出的半导体结构的形成方法还包括S105。

S105、分别形成位线和字线。

本公开实施例中，参考图5(图5为俯视图)，字线50沿第一方向X延伸，位线40沿第二方向Y延伸。结合图4和图5，字线50围绕字线接触区03，位线40接触位线接触区02，字线50位于位线40的上方。

本公开实施例中，继续结合图4和图5，每个半导体柱01可以形成一个VGAA(Vertical Gate All Around，垂直的全环绕栅极)晶体管。其中，字线接触区03形成VGAA晶体管的沟道；字线接触区03被字线50围绕，即形成了全环绕栅极的结构。字线接触区03上下两侧的部分半导体柱01，则分别形成VGAA晶体管的源极和漏极。在同等尺寸下，相比于FinFET(鳍式场效应晶体管)等晶体管结构，半导体柱01所形成的VGAA晶体管的栅极能够更充分地覆盖沟道，从而栅极的控制能力更强。需要说明的是，参考图4，每个半导体柱01还可以形成其他的源/漏极为柱状的晶体管，在此不做限制。

图6至图14(包括图14A、图14B、图14C和图14D)均为形成方法的各步骤中半导体结构的局部结构示意图，用于描述以及清晰地示意出半导体结构形成方法的步骤。图6至图14均为剖视图，且按照图5示出的剖视线A-A`、B-B`、C-C`和D-D`的对应位置进行剖视。

在本公开的一些实施例中，可以通过图15示出的S201～S202来实现图1示出的S102，将结合各步骤进行说明。

S201、在衬底上依次沉积硬掩膜和初始牺牲层。

本公开实施例中，参考图6，在进行光刻之前，可以在衬底00上先依次沉积硬掩膜(Hard Mask，HM)10和初始牺牲层11。其中，硬掩膜10的材料可以包括氮化钛(TiN)、氮化硅(SiN)或氧化硅(SiO)等；初始牺牲层11的材料可以包括多晶硅(Poly)、硅锗(SiGe)或氮氧化硅(SiON)等。

需要说明的是，图6示出的剖视图可以对应图5中任意一条剖视线。也就是说，在剖视线A-A`、B-B`、C-C`和D-D`的对应位置进行剖视，均可以得到图6示出的剖视图。

S202、分别以第一光罩和第二光罩进行光刻，在初始牺牲层上对应形成第一图案和第二图案。

本公开实施例中，结合图2和图6，以第一光罩进行光刻，则可以在初始牺牲层11上形成图2示出的第一图案；以第二光罩进行光刻，则可以在初始牺牲层11上形成图2示出的第二图案。如此，便在牺牲层11上形成了需要得到的光刻图案(即图2示出的第三图案)。

在本公开的一些实施例中，可以通过图15示出的S203来实现图1示出的S103，将结合各步骤进行说明。

S203、按照第一图案和第二图案进行刻蚀，去除初始牺牲层和部分硬掩膜，将衬底刻蚀成分立的半导体柱；半导体柱的顶部覆盖有剩余的硬掩膜。

本公开实施例中，结合图6和图7(包括图7A、图7B、图7C和图7D)，在形成了第一图案和第二图案之后，可以按照第一图案和第二图案进行刻蚀，将初始牺牲层11和部分硬掩膜10去除掉，并将衬底00刻蚀成分立的半导体柱01。其中，半导体柱01的顶部覆盖有剩余的硬掩膜10，从而能够在后续的刻蚀工艺中对半导体柱01形成保护。

在本公开的一些实施例中，可以通过图16示出的S301～S303来形成图5示出的位线40，将结合各步骤进行说明。

S301、在半导体柱之间的间隔区域，沉积第一电介质。

本公开实施例中，参考图8(包括图8A、图8B、图8C和图8D)，可以在半导体柱01之间的间隔区域，沉积第一电介质12。第一电介质12可以为氧化硅(SiO)。

S302、刻蚀第一电介质，形成沿第二方向延伸的第一沟槽；第一沟槽位于交替错位的半导体柱之间，且暴露出半导体柱的侧壁。

本公开实施例中，参考图9(包括图9A、图9B、图9C和图9D)，在沉积了第一电介质12之后，可以对第一电介质12进行刻蚀，形成沿第二方向(即图5中的Y方向)延伸的第一沟槽13。其中，第一沟槽13位于交替错位的半导体柱01之间，且暴露出半导体柱01的侧壁。

S303、在第一沟槽内沉积第一导电材料，形成位线；位线与半导体柱一侧的底部侧壁形成接触。

本公开实施例中，参考图12(包括图12A、图12B、图12C和图12D)，可以在第一沟槽13内沉积第一导电材料，从而形成位线40。位线40形成于被去除的第一牺牲材料所处的位置，位线40与半导体柱01一侧的底部侧壁形成接触。其中，第一导电材料可以是钨(W)等金属材料。

在本公开的一些实施例中，可以通过图17示出的S304～S307来实现图16示出的S303，将结合各步骤进行说明。

S304、在第一沟槽内，沉积第一牺牲材料；第一牺牲材料覆盖半导体柱的底部的侧壁。

本公开实施例中，参考图10(包括图10A、图10B、图10C和图10D)，在形成了第一沟槽13后，可以在第一沟槽13内，沉积第一牺牲材料14。其中，第一牺牲材料14覆盖半导体柱01的底部的侧壁。第一牺牲材料14可以包括氮化硅(SiN)。

S305、在暴露出的第一沟槽的侧壁上，形成第一保护层。

本公开实施例中，参考图11(包括图11A、图11B、图11C和图11D)，在沉积了第一牺牲材料14之后，可以在暴露出的第一沟槽13的侧壁上，沉积形成第一保护层15。也就是说，可以在位于第一牺牲材料14上方的第一沟槽13的侧壁上，形成第一保护层15。第一保护层15可以在后续工艺中保护半导体柱01。第一保护层15可以与第一电介质12为相同的材料，第一保护层15也可以与第一电介质12为不同的材料。

S306、去除第一牺牲材料，仅暴露出半导体柱的底部的侧壁。

本公开实施例中，继续参考图11(包括图11A、图11B、图11C和图11D)，在形成了第一保护层15之后，可以在第一沟槽13中采用选择性刻蚀，将第一牺牲材料14去除，而保留下第一保护层15。这样，半导体柱01的底部的侧壁便被暴露出来，而半导体柱01的底部以上的侧壁则被第一保护层15覆盖。

S307、在第一沟槽内沉积第一导电材料，与半导体柱的底部的侧壁形成接触，从而形成位线。

本公开实施例中，参考图12(包括图12A、图12B、图12C和图12D)，在暴露出半导体柱01的底部的侧壁之后，可以在第一沟槽13内沉积第一导电材料，其中，第一导电材料与半导体柱的底部的侧壁形成接触，第一导电材料可以是钨(W)等金属材料；而后，可以对第一导电材料进行回刻，从而形成位线40。也就是说，位线40形成于被去除的第一牺牲材料所处的位置。

在本公开的一些实施例中，参考图12C和图12D，位线40的顶部表面和第一保护层15的底部相接，即位线40的顶部表面的高度，等于第一保护层15的底部的高度；也就是说，在沉积第一导电材料以形成位线40的过程中，恰好填充了第一牺牲材料被去除后所留的空间。

在本公开的另一些实施例中，参考图12G和图12H，位线40的顶部表面的高度，高于第一保护层15的底部的高度；也就是说，在沉积第一导电材料以形成位线40的过程中，不仅填充了第一牺牲材料被去除后所留的空间，还额外沉积了一部分；这样，所形成的位线40具有更大的截面积，从而具有更低的阻抗，减小了功耗。

在本公开的一些实施例中，可以通过S308来形成图4示出的位线接触区02，将结合各步骤进行说明。

S308、通过热处理工艺，将半导体柱一侧的底部侧壁转化为金属半导体化合物，从而形成位线接触区。

本公开实施例中，参考图12(包括图12A、图12B、图12C和图12D)，在沉积第一导电材料以形成位线40之前，可以在第一沟槽13内沉积钴(Co)等金属材料，并通过热处理工艺，将半导体柱01一侧的底部侧壁转化为金属半导体化合物，例如硅化钴(CoSi)，从而形成位线接触区02。由于金属半导体化合物的导电性优于半导体材料，这样，采用金属半导体化合物的位线接触区02和位线40形成电接触时，可以降低接触电阻，从而降低功耗。

需要说明的是，位线接触区形成于半导体柱的一侧侧壁，而位线接触区的尺寸则不受限制，可以通过控制热处理工艺的反应条件对所形成的位线接触区的尺寸进行调整。例如，图12E示出的位线接触区02比图12C示出的位线接触区02更大，而图12F示出的位线接触区02比图12C示出的位线接触区02更小。

在本公开的一些实施例中，在图17示出的S306和S307之间，还包括S309，将结合各步骤进行说明。

S309、将半导体柱的底部的侧壁向内刻蚀一部分。

本公开实施例中，参考图12I，在去除第一牺牲材料之后，可以将半导体柱01的底部的侧壁向内刻蚀一部分，进而，在第一沟槽13内沉积第一导电材料以形成位线40。这样，所形成的位线40的一部分会突入半导体柱01之中，从而，位线40与半导体柱01具有更大的接触面积，从而，减小了接触电阻。

在本公开的一些实施例中，可以通过图18示出的S401～S404来形成图4示出的字线接触区03和图5示出的字线50，将结合各步骤进行说明。

S401、在位线的上方，再次沉积第一电介质，覆盖位线，且填充第一沟槽。

本公开实施例中，参考图13(包括图13A、图13B、图13C和图13D)，在形成位线40之后，可以在位线40的上方，再次沉积第一电介质12。再次沉积的第一电介质12覆盖了位线40，且填充了第一沟槽13。

在本公开的一些实施例中，结合图12(包括图12A、图12B、图12C和图12D)和图13(包括图13A、图13B、图13C和图13D)，第一保护层15与第一电介质12为相同的材料，因此，第一保护层15和再次沉积的第一电介质12合为一体。

S402、对第一电介质进行回刻，暴露出半导体柱的中部的侧壁。

本公开实施例中，结合图13(包括图13A、图13B、图13C和图13D)和图14(包括图14A、图14B、图14C和图14D)，再次沉积第一电介质12之后，可以对第一电介质12进行回刻，暴露出半导体柱01的中部的侧壁。这里，对第一电介质12进行回刻的截止高度，可以到图14中字线50的底部所对应的高度为止，也就是说，对第一电介质12进行回刻后，为字线50的形成提供了空间。

S403、沉积第二导电材料，覆盖半导体柱的中部的侧壁，则半导体柱的中部形成字线接触区。

本公开实施例中，继续参考图14(包括图14A、图14B、图14C和图14D)，在对第一电介质12进行回刻之后，可以沉积第二导电材料，用以形成字线50。第二导电材料覆盖了半导体柱01的中部的侧壁，从而半导体柱01的中部形成了字线接触区03。

S404、刻蚀第二导电材料，在相邻半导体柱之间形成沿第一方向延伸的第二沟槽，将第二导电材料切断，从而形成字线。

本公开实施例中，继续参考图14(包括图14A、图14B、图14C和图14D)，在沉积了第二导电材料之后，可以对第二导电材料进行刻蚀，从而在相邻半导体柱01之间形成沿第一方向(即图5中的X方向)延伸的第二沟槽。第二沟槽沿第一方向将第二导电材料切断，从而形成沿第一方向延伸的字线50。

在本公开的一些实施例中，在图18示出的S402和S403之间，形成方法还包括S405，将结合各步骤进行说明。

S405、在暴露出的半导体柱的侧壁上，形成栅氧化层。

本公开实施例中，继续参考图14(包括图14A、图14B、图14C和图14D)，在对第一电介质进行回刻之后，可以对暴露出的半导体柱01的侧壁进行氧化，从而，在暴露出的半导体柱01的侧壁上，形成栅氧化层。栅氧化层位于字线50和字线接触区03之间。

在本公开的一些实施例中，在分别形成图5示出的位线40和字线50之后，形成方法还包括S406，将结合各步骤进行说明。

S406、覆盖字线，再次沉积隔离层。

本公开实施例中，继续参考图14(包括图14A、图14B、图14C和图14D)，在形成了位线40和字线50之后，可以沉积覆盖字线50的隔离层。隔离层可以保护字线50，避免短路。需要说明的是，在图14中，隔离层的材料和第一电介质12的材料相同，因此，隔离层和第一电介质12合为一体。

本公开实施例还提供了一种半导体结构，结合图5和图14(包括图14A、图14B、图14C和图14D)，半导体结构包括：

衬底00，包括分立的半导体柱01；每个半导体柱01上包括字线接触区03和位线接触区02；其中，位线接触区02位于半导体柱01一侧的侧壁；

字线50，沿第一方向X延伸，且围绕字线接触区03；

位线40，沿第二方向Y延伸，且接触位线接触区02；其中，半导体柱01的部分被位线40包围。

本公开实施例中，结合图5和图14(包括图14A、图14B、图14C和图14D)，半导体柱01的部分被位线40包围，也就是说，位线40接触位线接触区02，而半导体柱01仅有一个侧面设置有位线接触区02，这样，位线40将半导体柱01上包含了位线接触区02的一侧包围。

本公开实施例中，结合图5和图14(包括图14A、图14B、图14C和图14D)，半导体柱01沿竖直方向Z延伸。半导体柱01呈蜂窝状排布，其中，半导体柱01沿第一方向X依次排布，且沿第二方向Y交替错位排布。第一方向X和第二方向Y均垂直于竖直方向Z。

在本公开的一些实施例中，参考图12C和图12D，半导体结构还包括：第一保护层15。位线40的顶部表面和第一保护层15的底部相接，即位线40的顶部表面的高度，等于第一保护层15的底部的高度；也就是说，在沉积第一导电材料以形成位线40的过程中，恰好填充了第一牺牲材料被去除后所留的空间。

在本公开的另一些实施例中，参考图12G和图12H，半导体结构还包括：第一保护层15。位线40的顶部表面的高度，高于第一保护层15的底部的高度；也就是说，在沉积第一导电材料以形成位线40的过程中，不仅填充了第一牺牲材料被去除后所留的空间，还额外沉积了一部分；这样，所形成的位线40具有更大的截面积，从而具有更低的阻抗，减小了功耗。

本公开实施例中，可以通过多次光罩在衬底表面上形成互不重合的多个光刻图案，而后，通过多个光刻图案对衬底进行刻蚀，来形成分立的半导体柱。

参考图2，多个光刻图案可以包括：第一图案和第二图案。第一图案和第二图案均包括多个沿第一方向X排布的圆孔型图案。第一图案和第二图案在第二方向Y上相互错位，从而组合成图2示出的第三图案(即多个光刻图案的组合)。

结合图2和图3，通过图2示出的第三图案(即多个光刻图案的组合)对衬底进行刻蚀，便形成了图3示出的多个半导体柱01。图3示出的多个半导体柱01的排布方式，与图2示出的第三图案相对应。这样，多个半导体柱错位排布，在相同的面积下排布得更为紧密，从而，能够减小在衬底上占用的面积，提高集成度。

可以理解的是，通过多次光罩形成多个互不重合的光刻图案，并通过多个光刻图案对衬底进行刻蚀，形成分立的半导体柱，这样，便形成了排布紧密的半导体柱。同时，位线接触区位于半导体柱一侧的侧壁，也即位线仅接触于半导体柱一侧的侧壁，这样，能够减小位线所占用的面积。综上，本公开实施例提供的半导体结构能够占用更小的面积，提高集成度。

本公开实施例中，继续参考图14(包括图14A、图14B、图14C和图14D)，字线接触区03的侧壁上，形成有栅氧化层；栅氧化层位于字线50和字线接触区03之间。也就是说，字线接触区03可以作为晶体管的沟道，在栅极电压(即字线上的电压)的作用下而形成载流子的通路。

本公开实施例中，结合图5和图14(包括图14A、图14B、图14C和图14D)，每个半导体柱01可以形成一个VGAA晶体管。其中，字线接触区03形成VGAA晶体管的沟道；字线接触区03被字线50围绕，即形成了全环绕栅极的结构。字线接触区03上下两侧的部分半导体柱01，则分别形成VGAA晶体管的源极和漏极。在同等尺寸下，相比于FinFET等晶体管结构，半导体柱01所形成的VGAA晶体管的栅极能够更充分地覆盖沟道，从而栅极的控制能力更强。

在本公开的一些实施例中，继续参考图14(包括图14A、图14B、图14C和图14D)，位线接触区02的材料为金属半导体化合物。例如，若半导体柱01的材料包括硅，则位线接触区02的材料包括金属硅化物。由于金属半导体化合物的导电性优于半导体材料，这样，采用金属半导体化合物的位线接触区02和位线形成电接触时，可以降低接触电阻，从而降低功耗。

本公开实施例还提供了一种存储器，如图19所示，存储器90包括半导体结构80。半导体结构80包括如图5和图14(包括图14A、图14B、图14C和图14D)所示出的结构。

在本公开的一些实施例中，参考图19，存储器90为DRAM(动态随机存取内存)。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，所述形成方法包括：

提供衬底；

通过多次光罩在所述衬底表面上形成多个光刻图案；多个所述光刻图案互不重合；

通过多个所述光刻图案对所述衬底进行刻蚀，形成分立的半导体柱；

在每个所述半导体柱上分别形成字线接触区和位线接触区；所述位线接触区位于所述半导体柱一侧的侧壁；其中，所述半导体柱的部分被位线包围。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，多个所述光刻图案包括：第一图案和第二图案；

所述第一图案和所述第二图案均包括多个沿第一方向排布的圆孔型图案；所述第一图案和所述第二图案在第二方向上相互错位。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述通过多次光罩在所述衬底表面上形成多个光刻图案，包括：

在所述衬底上依次沉积硬掩膜和初始牺牲层；

分别以第一光罩和第二光罩进行光刻，在所述初始牺牲层上对应形成所述第一图案和所述第二图案。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述通过多个所述光刻图案对所述衬底进行刻蚀，形成分立的半导体柱，包括：

按照所述第一图案和所述第二图案进行刻蚀，去除所述初始牺牲层和部分所述硬掩膜，将所述衬底刻蚀成分立的所述半导体柱；所述半导体柱的顶部覆盖有剩余的所述硬掩膜。

5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：

分别形成位线和字线；其中，所述字线沿第一方向延伸，且围绕所述字线接触区；所述位线沿第二方向延伸，且接触所述位线接触区；所述字线位于所述位线的上方。

6.根据权利要求5所述的半导体结构的形成方法，其特征在于，形成所述位线的方法包括：

在所述半导体柱之间的间隔区域，沉积第一电介质；

刻蚀所述第一电介质，形成沿所述第二方向延伸的第一沟槽；所述第一沟槽位于交替错位的所述半导体柱之间，且暴露出所述半导体柱的侧壁；

在所述第一沟槽内沉积第一导电材料，形成所述位线；所述位线与所述半导体柱一侧的底部侧壁形成接触。

7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述位线接触区的方法包括：

通过热处理工艺，将所述半导体柱一侧的底部侧壁转化为金属半导体化合物，从而形成所述位线接触区。

8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述在所述第一沟槽内沉积第一导电材料，形成所述位线，包括：

在所述第一沟槽内，沉积第一牺牲材料；所述第一牺牲材料覆盖所述半导体柱的底部的侧壁；

在暴露出的所述第一沟槽的侧壁上，形成第一保护层；

去除所述第一牺牲材料，仅暴露出所述半导体柱的底部的侧壁；

在所述第一沟槽内沉积第一导电材料，与所述半导体柱的底部的侧壁形成接触，从而形成所述位线；其中，所述位线的顶部表面的高度，高于或等于所述第一保护层的底部的高度。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，去除所述第一牺牲材料之后，在所述第一沟槽内沉积第一导电材料之前，所述方法还包括：

将所述半导体柱的底部的侧壁向内刻蚀一部分。

10.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述字线接触区和所述字线的方法包括：

在所述位线的上方，再次沉积所述第一电介质，覆盖所述位线，且填充所述第一沟槽；

对所述第一电介质进行回刻，暴露出所述半导体柱的中部的侧壁；

沉积第二导电材料，覆盖所述半导体柱的中部的侧壁，则所述半导体柱的中部形成所述字线接触区；

刻蚀所述第二导电材料，在相邻所述半导体柱之间形成沿所述第一方向延伸的第二沟槽，将所述第二导电材料切断，从而形成所述字线。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，在对所述第一电介质进行回刻之后，以及在沉积所述第二导电材料之前，所述方法还包括：

在暴露出的所述半导体柱的侧壁上，形成栅氧化层。

12.根据权利要求5所述的半导体结构的形成方法，其特征在于，在分别形成所述位线和所述字线之后，所述形成方法还包括：

覆盖所述字线，沉积隔离层。

13.一种半导体结构，其特征在于，所述半导体结构包括：

衬底，包括分立的半导体柱；每个所述半导体柱上包括字线接触区和位线接触区；其中，所述位线接触区位于所述半导体柱一侧的侧壁；

字线，沿第一方向延伸，且围绕所述字线接触区；

位线，沿第二方向延伸，且接触所述位线接触区；其中，所述半导体柱的部分被所述位线包围。

14.根据权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：第一保护层；

所述位线的顶部表面的高度，高于或等于所述第一保护层的底部的高度。

15.根据权利要求13所述的半导体结构，其特征在于，

所述半导体柱沿竖直方向延伸；所述半导体柱呈蜂窝状排布，其中，所述半导体柱沿所述第一方向依次排布，且沿所述第二方向交替错位排布；所述第一方向和所述第二方向均垂直于所述竖直方向。

16.根据权利要求13所述的半导体结构，其特征在于，所述位线接触区的材料为金属半导体化合物。

17.根据权利要求13所述的半导体结构，其特征在于，所述字线接触区的侧壁上，形成有栅氧化层；所述栅氧化层位于所述字线和所述字线接触区之间。

18.一种存储器，其特征在于，所述存储器包括如权利要求13至17任一项所述的半导体结构。

19.根据权利要求18所述的存储器，其特征在于，所述存储器为DRAM。