CN116782642A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了半导体器件及其制作方法，包括衬底、多个插塞以及存储节点焊盘结构。插塞设置在衬底上，包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞。存储节点焊盘结构设置在插塞上，包括多个第一延伸垫以及至少一第二延伸垫。各第一延伸垫相互分隔地沿着第一方向排列成一阵列并分别物理性接触第一插塞中的一个。至少一第二延伸垫具有大于第一延伸垫的一长度，并物理性接触至少一个插塞。如此，藉由延伸垫及分别具有导电材料及绝缘材料的插塞，组成多种结构态样的虚设存储节点插塞改善因存储单元密度持续提升而可能衍生的结构缺陷。

Description

半导体器件及其制作方法

技术领域

本发明涉及一种半导体器件及其制作方法，尤其是涉及一种包括延伸垫的半导体器件及其制作方法。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式闸极结构的DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的DRAM单元。一般来说，具备凹入式闸极结构的DRAM单元会包括一晶体管组件与一电荷存储器件，以接收来自位线及字线的电压信号。然而，受限于工艺技术的缘故，现有具备凹入式闸极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器器件的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体器件及其制作方法，藉由设置分别具有导电材料及绝缘材料的插塞及延伸垫，组成多种结构态样的虚设存储节点插塞。如此，可在不增加额外操作步骤的前提下，形成所述虚设存储节点插塞，有效改善因存储单元密度持续提升而可能衍生的结构缺陷，形成组件可靠度较为优化的半导体器件。并且，因需形成所述虚设存储节点插塞，在施行插塞及延伸垫的光刻制作工艺时，可在组件集成度不同的区域内维持整体相同的光通量，有利于提高半导体器件的制作良率。

为了实现上述目的，本发明的一个实施例提供了一种半导体器件，包括衬底、多个插塞以及存储节点焊盘结构。所述插塞设置在所述衬底上，包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞。所述存储节点焊盘结构设置在所述插塞上，包括多个第一延伸垫以及至少一第二延伸垫。所述第一延伸垫在第一方向具有相同的第一长度，各所述第一延伸垫相互分隔地沿着所述第一方向排列成一阵列并分别物理性接触所述第一插塞中的一个。所述至少一第二延伸垫具有大于所述第一长度的一长度，并物理性接触至少一个所述插塞。

为了实现上述目的，本发明的另一个实施例提供了一种半导体器件，包括衬底、多个插塞以及存储节点焊盘结构。所述插塞设置在所述衬底上，包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞。所述存储节点焊盘结构设置在所述插塞上，包括多个第一延伸垫、至少一第二延伸垫以及延伸边界。所述第一延伸垫在第一方向具有相同的第一长度，各所述第一延伸垫相互分隔地沿着所述第一方向排列成一阵列并分别物理性接触所述第一插塞中的一个。所述至少一第二延伸垫具有大于所述第一长度的一长度。所述延伸边界围绕地设置在所有的所述第一延伸垫及所述至少一第二延伸垫的外侧，所述延伸边界包括沿第二方向延伸的至少一第一边缘和沿第三方向延伸的至少一第二边缘，所述延伸边界物理性接触至少一个所述插塞。

为了实现上述目的，本发明的另一个实施例提供了一种半导体器件的制作方法，包括以下步骤。提供衬底，在所述衬底上形成多个插塞。所述插塞包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞。在所述插塞上形成存储节点焊盘结构，所述存储节点焊盘结构包括多个第一延伸垫以及至少一第二延伸垫。所述第一延伸垫在第一方向具有相同的第一长度，各所述第一延伸垫相互分隔地沿着所述第一方向排列成一阵列并分别物理性接触所述第一插塞中的一个。所述至少一第二延伸垫具有大于所述第一长度的一长度，并物理性接触至少一个所述插塞。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图3所绘示为根据本发明第一实施例中半导体器件的示意图，其中：

图1为半导体器件的俯视示意图；

图2为图1沿着切线A-A’的剖面示意图；以及

图3为图1沿着切线B-B’的剖面示意图。

图4所绘示为根据本发明优选实施例中半导体器件的剖面示意图。

图5至图7所绘示为根据本发明第二实施例中半导体器件的示意图，其中：

图5为半导体器件的俯视示意图；

图6为图5沿着切线C-C’的剖面示意图；以及

图7为图5沿着切线D-D’的剖面示意图。

图8至图10所绘示为根据本发明第三实施例中半导体器件的示意图，其中：

图8为半导体器件的俯视示意图；

图9为图8沿着切线E-E’的剖面示意图；以及

图10为图8沿着切线F-F’的剖面示意图。

图11至图13所绘示为根据本发明第四实施例中半导体器件的示意图，其中：

图11为半导体器件的俯视示意图；

图12为图11沿着切线G-G’的剖面示意图；以及

图13为图11沿着切线H-H’的剖面示意图。

图14至图15所绘示为根据本发明第五实施例中半导体器件的示意图，其中：

图14为半导体器件的俯视示意图；以及

图15为图14沿着切线I-I’的剖面示意图。

图16至图17所绘示为根据本发明第六实施例中半导体器件的示意图，其中：

图16为半导体器件的俯视示意图；以及

图17为图16沿着切线J-J’的剖面示意图。

其中，附图标记说明如下：

10、20、30、40、50、60 半导体器件

100 衬底

100A 存储区域

100A 周边区域

102 浅沟渠隔离

110、310、410、510、610 插塞

112 第一插塞

114、314、414、514、614 第二插塞

120 存储节点焊盘结构

122 第一延伸垫

124 第二延伸垫

126 延伸边界

126a 第一边缘

126b 第二边缘

128 第三延伸垫

132 绝缘侧壁

134 绝缘层

136 绝缘层

140 闸极结构

142 电介质层

144 闸极电介质层

146 闸极

148 盖层

150 电容结构

152 电容

D1 第一方向

D2 第二方向

D3 第三方向

D4 第四方向

P 间距

S1、S2、S3 长度

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请先参照图1至图3，所绘示者为本发明第一实施例中半导体器件10的示意图。半导体器件10包括衬底100、多个插塞110及存储节点焊盘(storage node pad，SN pad)结构120。衬底100例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底等，但不以此为限。插塞110设置在衬底100上，包括具有导电材料的多个第一插塞112，以及具有绝缘材料的多个第二插塞114。在一实施例中，所述导电材料例如包括硅(Si)、硅磷(SiP)、硅锗(SiGe)或锗(Ge)等外延材料、铝(Al)、钛(Ti)、铜(Cu)或钨(W)等低阻值的金属材料、或合适的金属硅化物材料，而所述绝缘材料则例如包括氧化硅、氮氧化硅等，但不以此为限。存储节点焊盘结构120设置在插塞110上，包括多个第一延伸垫122以及多个第二延伸垫124。如图1所示，各第一延伸垫122相互分隔地沿着第一方向D1排列成一阵列，并分别物理性接触第一插塞112中的一个。各第一延伸垫122在第一方向D1上具有相同的第一长度S1，而各第二延伸垫124则在第一方向D1上具有大于第一长度S1的一长度，例如是图1所示的长度S2或长度S3，但不以此为限。需特别说明的是，至少一第二延伸垫124物理性接触至少一个插塞110，例如是物理性接触具有导电材料的第一插塞112及/或具有绝缘材料的第二插塞114。藉此，通过第二延伸垫124、第一插塞112及/或第二插塞114共同组成虚设存储节点插塞，以改善半导体器件10因存储单元密度持续提升而可能衍生的结构缺陷。

在一实施例中，第一插塞112系分别沿第二方向D2(如y方向)及垂直第二方向D2的第三方向D3依序设置并排列成不同于前述阵列(第一延伸垫122的阵列)的另一阵列，而多个第二插塞114分别沿第二方向D2及第三方向D3依序设置并围绕在所有的第一插塞112外侧，如图1所示，各第二插塞114分别物理性接触各第二延伸垫124，以组成围绕地设置在所有的第一插塞112外侧的多个所述虚设存储节点插塞。

细部来说，存储节点焊盘结构120还包括延伸边界126及多个第三延伸垫128。延伸边界126包括沿第二方向D2延伸的至少一第一边缘126a及沿着第三方向D3延伸的至少一第二边缘126b，第二延伸垫124设置在第一边缘126a与第一延伸垫122之间，第三延伸垫128则设置在第二边缘126b与第一延伸垫122之间，使得延伸边界126整体呈现矩框状或其他合适形状，围绕地设置在所有的第一延伸垫122、所有的第二延伸垫124及所有的第三延伸垫128的外侧，藉此达到保护第一延伸垫122、第二延伸垫124或第三延伸垫128的效果。在一实施例中，存储节点焊盘结构120例如包括铝、钛、铜或钨等低阻值的金属材料，但不以此为限。第三延伸垫128分别沿第一方向D1或沿第四方向D4(与第一方向D1交错但不垂直)延伸。其中，任两相邻的第一延伸垫122、第一延伸垫122与相邻的第二延伸垫124、或第一延伸垫122与相邻的第三延伸垫128在第一方向上D1皆是依据相同的间距P而排列成所述阵列，但不以此为限。需注意的是，第二延伸垫124可选择性地接触延伸边界126。举例来说，邻近第一边缘126a的部分第二延伸垫124系一部分物理性接触第一边缘126a，而另一部分则不接触第一边缘126a，如图1所示。并且，接触与不接触第一边缘126a的第二延伸垫124在第二方向D2上周期性的交替排列，不接触第一边缘126a的第二延伸垫124在第一方向D1上的长度S3例如是大于接触第一边缘126a的第二延伸垫124在第一方向D1上的长度S2，但不以此为限。而第三延伸垫128则皆不接触第二边缘126b。

如图2及图3所示，衬底100内设置多个浅沟渠隔离(shallow trench isolation,STI)102，以在衬底100中定义出多个有源区(active area,未绘示)，而各插塞110(包括第一插塞112及第二插塞114)则分别物理性接触所述有源区，以及插塞110上方所设置的第一延伸垫122或第二延伸垫124。相邻的插塞110与相邻的第一延伸垫122或第二延伸垫124之间通过设置在衬底100上的绝缘侧壁(storage node contact isolation，SCISO)132及绝缘层134相互隔绝，而延伸边界126的下方则设置绝缘层136，绝缘层136及绝缘侧壁132的顶面彼此齐高。在一实施例中，绝缘侧壁132例如包括不同于第二插塞114、或绝缘层136的绝缘材料，例如包括氮化硅、碳氮化硅等，但不以此为限。如此，各第一插塞112可电性连接至衬底100以接收并传递来自衬底100(如衬底100内的晶体管组件)的电压讯号。另一方面，同时物理性接触到同一个第二延伸垫124(接触延伸边界126)的一个第一插塞112及一个第二插塞114(如图2所示)，及/或同时物理性接触到同一个第二延伸垫124(不接触延伸边界126)的两个第一插塞112及一个第二插塞114(如图3所示)皆无法电性连接至衬底100，而共同组成所述虚设存储节点插塞。

再如图2及图3所示，半导体器件10还包括多个设置在衬底100内的埋藏式闸极结构140，位在衬底100内组件集成度相对较高的存储区域100A。各闸极结构140包括依序堆叠的电介质层142、闸极电介质层144、闸极146以及盖层148，其中，盖层148的表面可切齐衬底100的顶表面，使得各闸极结构140可作为半导体器件10的埋层式字线(buried word line,BWL)。此外，衬底100内还包括组件集成度相对较低的周边区域100B，例如是设置在存储区域100A的至少一侧，优选地，自如图1所示的俯视图来看，周边区域100B例如是环绕设置在存储区域100A的外侧，但不以此为限。由此，前述所有的第一延伸垫122及第一插塞112例如皆设置在存储区域100A内，前述的延伸边界126则整体设置在周边区域100B内，而第二延伸垫124及第二插塞114则位在周边区域100B、及其与存储区域100A的交界区域内。

在此设置下，本发明第一实施例的半导体器件10可借助第二插塞114及其上方设置的第二延伸垫124组成位在所述交界区域内的多个所述虚设存储节点插塞。并且，由于同一个第二延伸垫124可同时物理性接触第一插塞112及/或第二插塞114，且第二延伸垫124还可选择性地接触第一边缘126a，使得各所述虚设存储节点插塞可具有不同的剖面结构。此外，虽然本实施例的图式并未具体绘示，本领域的一般技术者应可轻易理解第二插塞114与第三延伸垫128也可共同形成具有不同剖面结构的所述虚设存储节点插塞。如此，在半导体器件10的制作工艺中，可在制作第一插塞112的过程中形成第二插塞114而不需操作额外的工艺，并且同步形成第一延伸垫122及第二延伸垫124。半导体器件10的制作工艺得以在光刻工艺进行时，在组件集成度不同的区域内维持整体相同的光通量，提高半导体器件10的制作良率。而本实施例的半导体器件10则具备优化的结构与效能，并可在后续制作工艺中继续在存储区域100A内形成如图4所示的电容结构150。电容结构150的多个垂直式电容152分别电性连接至各第一延伸垫122，以组成一动态随机存取存储器(dynamic randomaccess memory，DRAM)器件并达到更为优化的操作表现。其中，半导体器件10可选择性地在接触第一边缘126a的第二延伸垫124上设置一根以上的垂直式电容152，及/或在未接触第一边缘126a的第二延伸垫124上设置两根以上的垂直式电容152，但不以此为限。

为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10，下文将进一步针对本发明的半导体器件10的制作方法进行说明。

半导体器件10的制作方法包括但不限于以下步骤。首先，提供衬底100，并且，在衬底100内形成浅沟渠隔离102。在一实施例中，浅沟渠隔离102的制作例如是先利用蚀刻工艺在衬底100内分别形成多个沟渠(未绘示)，再在所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，并在平坦化工艺后制成所需的浅沟渠隔离102，同时定义出所述有源区，但不以此为限。接着，在衬底100内形成闸极结构140，位在存储区域100A内。在一实施例中，闸极结构140的制作工艺包括但不限于以下步骤。在衬底100内形成相互平行延伸的多个沟渠(未绘示)，然后，在各所述沟渠内形成覆盖各所述沟渠整体表面的电介质层142、覆盖各所述沟渠下半部表面的闸极电介质层144、填满各所述沟渠下半部的闸极146以及填满各所述沟渠上半部的盖层148。如此，在衬底100内形成闸极结构140作为半导体器件10的所述埋层式字线。

然后，在衬底100上形成多个位线(bit line，BL，未绘示)及插塞110，其中，第一插塞112皆形成在存储区域100A内，第二插塞114则形成在周边区域100B、及其与存储区域100A的交界区域内。虽然本实施例的附图中并未具体绘出所述位线，但本领域者应可轻易理解所述位线相互平行并延伸在与所述埋层式字线(闸极结构140)垂直的方向上，通过下方相对应形成的位线插塞(未绘示，bit line contact，BLC)电性连接衬底100，并通过覆盖在衬底100顶面的一绝缘层(未绘示，例如包含氧化硅-氮化硅-氧化硅结构)而与衬底100内的闸极结构140电性隔绝。

在衬底100上继续形成整体性覆盖的绝缘材料层(未绘示)，然后，在所述绝缘材料层内形成绝缘侧壁132及插塞110。在一实施例中，所述绝缘材料层例如包括氧化硅或氮氧化硅等绝缘材料，并且，插塞110的制作工艺包括但不限于以下步骤。通过掩模层(未绘示)在所述绝缘材料层内形成多个开孔(未绘示)，包括暴露衬底100表面、且位在存储区域100A内的多个第一开孔(未绘示)，以及因残留部分的所述绝缘材料层而未暴露衬底100表面、且位在周边区域100B的多个第二开孔(未绘示)。然后，施行外延工艺，在各所述第一开孔内形成硅、硅磷、硅锗或锗等外延材料，并形成如图1至图3所示的第一插塞112，同时，残留在各所述第二开孔内的所述绝缘材料层则形成如图1至图3所示的第二插塞114。

后续，移除所述掩模层，并在衬底100上依序施行金属硅化工艺与沉积工艺，在各第一插塞112上同时形成金属硅化物层(未绘示)，并且，在插塞110(包括第一插塞112及第二插塞114)上沉积导电材料层(未绘示)。所述导电材料层填满所述第一开孔、所述第二开孔，并进一步覆盖在绝缘侧壁132及剩余的所述绝缘材料层的顶面上。最后，施行自对准多重图案化制作工艺，图案化所述导电材料层，形成如图1至图3所示的存储节点焊盘结构120，包括第一延伸垫122、第二延伸垫124、延伸边界126及第三延伸垫128，并且，在第一延伸垫122、第二延伸垫124、延伸边界126及第三延伸垫128之间的空隙内填入绝缘材料，形成绝缘层134。

另一方面，其余的所述绝缘材料层则在存储节点焊盘结构120形成前，形成如图2及图3所示的绝缘层136，位在延伸边界126的下方，并且具有与绝缘侧壁132齐高的顶面。

由此，即完成半导体器件10的制作。根据前述制作方法，是在存储区域100A内形成第一插塞112，以及在周边区域100B或所述交界区域内形成第二插塞114，并且，在第一插塞112上形成第一延伸垫122时，同步在第二插塞114上形成第二延伸垫124或第三延伸垫128。如此，在施行插塞110或存储节点焊盘结构120的光刻工艺时，不仅无须操作额外的工艺来形成第二插塞114，还得以在组件集成度不同的区域内维持整体相同的光通量，以提高半导体器件10的制作良率。在此操作下，第二插塞114及其上方形成的第二延伸垫124、第三延伸垫128得以共同在周边区域100B、及所述交界区域内形成多个所述虚设存储节点插塞，改善半导体器件10因存储单元密度持续提升而可能衍生的结构缺陷，使得半导体器件10可具备优化的结构与效能。并且，在后续制作工艺中还可在半导体器件10上继续形成如图4所示的电容结构150，组成动态随机存取存储器器件并达到更为优化的操作表现。其中，半导体器件10可选择性地在接触第一边缘126a的第二延伸垫124上设置一根以上的垂直式电容152，及/或在未接触第一边缘126a的第二延伸垫124上设置两根以上的垂直式电容152，但不以此为限。

本发明所属技术领域的一般技术者应可轻易了解，在能满足实际产品需求的前提下，本发明的半导体器件及其制作方法也可能有其它态样而并不限于前述。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件系以相同的标号进行标示，以利于各实施例间互相对照。

请参照图5至图7，所绘示者为本发明第二实施例中半导体器件20的示意图。本实施例的半导体器件20与前述实施例中的半导体器件10大体相同，主要差异在于半导体器件20省略了前述实施例中第二插塞114的设置。

细部来说，本实施例的插塞仅包括具有导电材料的第一插塞112，并且，各第一插塞112的上方分别设置第一延伸垫122或第二延伸垫124。也就是说，不与延伸边界126接触的至少一第二延伸垫124同时物理性接触具有导电材料的两个第一插塞112，如图6所示，使得原先可电性连接至衬底100的两个第一插塞112因同时接触相同的第二延伸垫124而导致短路，进而组成虚设存储节点插塞。或者，与延伸边界126接触的至少一第二延伸垫124物理性接触具有导电材料的一个第一插塞112，如图7所示，使得原先可电性连接至衬底100的第一插塞112因额外接触延伸边界126而导致短路，同样得以组成所述虚设存储节点插塞。

在此设置下，本发明第二实施例的半导体器件20可借助第一插塞112及其上方设置的第二延伸垫124、延伸边界126组成位在所述交界区域内的多个所述虚设存储节点插塞，并具有不同的剖面结构。如此，本实施例的半导体器件20同样可改善因存储单元密度持续提升而可能衍生的结构缺陷，并具备优化的结构与效能。同时，半导体器件20也可在后续制作工艺中继续在存储区域100A内形成如图4所示的电容结构150，使得电容结构150的多个垂直式电容152分别电性连接至各第一延伸垫122，而组成动态随机存取存储器器件并达到更为优化的操作表现。其中，半导体器件20可选择性地在接触第一边缘126a的第二延伸垫124上设置一根以上的垂直式电容152，及/或在未接触第一边缘126a的第二延伸垫124上设置两根以上的垂直式电容152，但不以此为限。

请参照图8至图10，所绘示者为本发明第三实施例中半导体器件30的示意图。本实施例的半导体器件30与前述实施例中的半导体器件10大体相同，主要差异在于半导体器件30还包括具有绝缘材料且物理性接触延伸边界126的多个第二插塞314。

细部来说，本实施例的插塞310包括具有导电材料的多个第一插塞112，以及具有绝缘材料的多个第二插塞314，各第一插塞112分别物理性接触第一延伸垫122中的一个，而各第二插塞314则分别物理性接触第二延伸垫124、第三延伸垫128、或是物理性接触延伸边界126的第一边缘126a或第二边缘126b。如图8所示，多个第二插塞314分别沿第二方向D2及第三方向D3依序设置、排列，并且在第二方向D2及第三方向D3上分别排成多个直列或横行，以重叠第一边缘126a及第二边缘126b，但不以此为限。

需特别说明的是，延伸边界126的第一边缘126a在垂直衬底100的方向上重叠并物理性接触至少一个第二插塞314，并且，至少一第二延伸垫124同时物理性接触具有绝缘材料的一个第二插塞314及具有导电材料的两个第一插塞112，如图9所示，以分别组成位在周边区域100B或所述交界区域内的所述虚设存储节点插塞。或者，延伸边界126的第一边缘126a在垂直衬底100的方向上重叠并物理性接触至少一个第二插塞314，还同时接触与一个第二插塞314及一个第一插塞112物理性接触的至少一第二延伸垫124，如图10所示，以共同组成位在周边区域100B或所述交界区域内的所述虚设存储节点插塞。

在此设置下，本发明第三实施例的半导体器件30系借助第一插塞112、第二插塞314及其上方设置的第二延伸垫124及延伸边界126组成具有不同的剖面结构的多个所述虚设存储节点插塞。虽然本实施例的图式并未具体绘示，本领域的一般技术者应可轻易理解第二插塞314与第三延伸垫128也可共同形成具有不同剖面结构的所述虚设存储节点插塞。如此，本实施例的半导体器件30同样可改善因存储单元密度持续提升而可能衍生的结构缺陷，并具备优化的结构与效能。同时，半导体器件30也可在后续制作工艺中继续在存储区域100A内形成如图4所示的电容结构150，使得电容结构150的多个垂直式电容152分别电性连接至各第一延伸垫122，而组成动态随机存取存储器器件并达到更为优化的操作表现。其中，半导体器件30可选择性地在接触第一边缘126a的第二延伸垫124上设置一根以上的垂直式电容152，及/或在未接触第一边缘126a的第二延伸垫124上设置两根以上的垂直式电容152，但不以此为限。

请参照图11至图13，所绘示者为本发明第四实施例中半导体器件40的示意图。本实施例的半导体器件40与前述实施例中的半导体器件30大体相同，主要差异在于半导体器件40的插塞410包括具有导电材料的多个第一插塞112，其主要设置在存储区域100A内，及具有绝缘材料的多个第二插塞414，其仅设置在周边区域100B内。

如图11所示，多个第二插塞414分别沿第二方向D2及第三方向D3依序设置，并且在第二方向D2及第三方向D3上分别排成多个直列或横行，但不以此为限。其中，第二插塞414排成直列的数量例如大于其排成横行的数量。第二插塞414的上方则设置第二延伸垫124、第三延伸垫128或延伸边界126。插塞410还包括多个第一插塞112，其上方设置第一延伸垫122，各第一插塞112分别物理性接触各第一延伸垫122。

需特别说明的是，延伸边界126的第一边缘126a在垂直衬底100的方向上重叠并物理性接触至少一个第二插塞414，并且，至少一第二延伸垫124(不接触第一边缘126a)同时物理性接触具有绝缘材料的两个第二插塞414及具有导电材料的一个第一插塞112，如图12所示，以分别组成位在周边区域100B或所述交界区域内的所述虚设存储节点插塞。或者，延伸边界126在垂直衬底100的方向上重叠至少一个第二插塞414，还同时接触与两个第二插塞414物理性接触的至少一第二延伸垫124，如图13所示，以共同组成位在周边区域100B域内的所述虚设存储节点插塞。

在此设置下，本发明第四实施例的半导体器件40同样系借助第一插塞112、第二插塞414及其上方设置的第二延伸垫124及延伸边界126组成具有不同的剖面结构的多个所述虚设存储节点插塞。虽然本实施例的图式并未具体绘示，本领域的一般技术者应可轻易理解第二插塞414与第三延伸垫128也可共同形成具有不同剖面结构的所述虚设存储节点插塞。如此，本实施例的半导体器件40同样可改善因存储单元密度持续提升而可能衍生的结构缺陷，并具备优化的结构与效能。同时，半导体器件40也可在后续制作工艺中继续在存储区域100A内形成如图4所示的电容结构150，使得电容结构150的多个垂直式电容152分别电性连接至各第一延伸垫122，而组成动态随机存取存储器器件并达到更为优化的操作表现。其中，半导体器件40可选择性地在接触第一边缘126a的第二延伸垫124上设置一根以上的垂直式电容152，及/或在未接触第一边缘126a的第二延伸垫124上设置两根以上的垂直式电容152，但不以此为限。

请参照图14至图15，所绘示者为本发明第五实施例中半导体器件50的示意图。本实施例的半导体器件50与前述实施例中的半导体器件30大体相同，主要差异在于多个第二插塞514分别沿第二方向D2及第三方向D3依序设置、排列，并且物理性接触延伸边界126的第一边缘126a及第二边缘126b，且邻近第二边缘126b的第三延伸垫128主要接触第一插塞112。

细部来说，如图14所示，半导体器件50的插塞510包括具有导电材料的多个第一插塞112，其主要设置在存储区域100A内并分别物理性接触各第一延伸垫122。插塞510还包括具有绝缘材料的第二插塞514，其仅设置在周边区域100B内并分别物理性接触第三延伸垫128或延伸边界126的第一边缘126a或第二边缘126b。其中，多个第二插塞514在第二方向D2及第三方向D3上排成多个直列或横行，并且，第二插塞514排成直列的数量例如大于其排成横行的数量，但不以此为限。需特别说明的是，延伸边界126的第二边缘126b在垂直衬底100的方向上重叠并物理性接触至少一个第二插塞514，并且，第三延伸垫128(不接触第二边缘126b)同时物理性接触具有绝缘材料的一个第二插塞514及具有导电材料的一个第一插塞112，如图15所示，以分别组成位在周边区域100B的所述虚设存储节点插塞。

在此设置下，本发明第五实施例的半导体器件50同样系借助第一插塞112、第二插塞514及其上方设置的第三延伸垫128及延伸边界126组成具有不同的剖面结构的多个所述虚设存储节点插塞。如此，本实施例的半导体器件50同样可改善因存储单元密度持续提升而可能衍生的结构缺陷，并具备优化的结构与效能。同时，半导体器件50也可在后续制作工艺中继续在存储区域100A内形成如图4所示的电容结构150，使得电容结构150的多个垂直式电容152分别电性连接至各第一延伸垫122，而组成动态随机存取存储器器件并达到更为优化的操作表现。其中，半导体器件50可选择性地在未接触第二边缘126b的第三延伸垫128上设置一根以上的垂直式电容(未绘示)，但不以此为限。

请参照图16至图17，所绘示者为本发明第六实施例中半导体器件60的示意图。本实施例的半导体器件60与前述实施例中的半导体器件30大体相同，主要差异在于多个第二插塞614分别沿第二方向D2及第三方向D3依序设置、排列，并且物理性接触延伸边界126的第一边缘126a及第二边缘126b，且邻近第二边缘126b的第三延伸垫128主要接触第一插塞112。

细部来说，本实施例的插塞610包括具有导电材料的多个第一插塞112，以及具有绝缘材料的多个第二插塞614，各第一插塞112分别物理性接触第一延伸垫122中的一个、第二延伸垫124、或第三延伸垫128，而各第二插塞614则分别物理性接触第二延伸垫124、或是物理性接触延伸边界126的第一边缘126a或第二边缘126b。如图16所示，多个第二插塞614分别沿第二方向D2及第三方向D3依序设置、排列，并且在第二方向D2及第三方向D3上分别排成多个直列或横行，以重叠第一边缘126a及第二边缘126b。其中，第二插塞614排成直列的数量例如大于其排成横行的数量，但不以此为限。需特别说明的是，延伸边界126的第二边缘126b在垂直衬底100的方向上重叠并物理性接触至少一个第二插塞614，并且，至少一第三延伸垫128(不接触第二边缘126b)同时物理性接触具有导电材料的两个第一插塞112，如图17所示，以分别组成位在周边区域100B或所述交界区域内的所述虚设存储节点插塞。

在此设置下，本发明第六实施例的半导体器件60同样系借助第一插塞112、第二插塞614及其上方设置的第二延伸垫124、延伸边界126及第三延伸垫128组成具有不同的剖面结构的多个所述虚设存储节点插塞。如此，本实施例的半导体器件60同样可改善因存储单元密度持续提升而可能衍生的结构缺陷，并具备优化的结构与效能。同时，半导体器件60也可在后续制作工艺中继续在存储区域100A内形成如图4所示的电容结构150，使得电容结构150的多个垂直式电容152分别电性连接至各第一延伸垫122，而组成动态随机存取存储器器件并达到更为优化的操作表现。其中，半导体器件60可选择性地在未接触第二边缘126b的第三延伸垫128上设置一根以上的垂直式电容(未绘示)，但不以此为限。

整体来说，本发明的半导体器件系设置延伸垫及分别具有导电材料及绝缘材料的插塞，组成位在周边区域或交界区域内的多种结构态样的虚设存储节点插塞。所述虚设存储节点插塞例如包括与第二延伸垫或第三延伸垫物理性接触的具有绝缘材料的第二插塞，或包括与第二延伸垫或第三延伸垫同时物理性接触的具有绝缘材料的第二插塞及具有导电材料的第一插塞，或包括与延伸边界物理性接触的具有绝缘材料的第二插塞，或包括与延伸边界物理性接触的第二延伸垫等结构态样，但不以此为限。如此，本发明可在不增加额外操作步骤的前提下，形成所述虚设存储节点插塞，有效改善因存储单元密度持续提升而可能衍生的结构缺陷，形成组件可靠度较为优化的半导体器件。并且，因需形成所述虚设存储节点插塞，在施行插塞及延伸垫的光刻制作工艺时，可在组件集成度不同的区域内维持整体相同的光通量，有利于提高本发明的半导体器件的制作良率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于包括：

衬底；

多个插塞，设置在所述衬底上，所述插塞包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞；以及

存储节点焊盘结构，设置在所述插塞上，包括：

多个第一延伸垫，在第一方向具有相同的第一长度，各所述第一延伸垫相互分隔地沿着所述第一方向排列成一阵列并分别物理性接触所述第一插塞中的一个；以及

至少一第二延伸垫，具有大于所述第一长度的一长度，所述至少一第二延伸垫物理性接触至少一个所述插塞。

2.根据权利要求1所述的半导体器件，其特征在于，所述至少一第二延伸垫物理性接触一个所述第一插塞及一个所述第二插塞。

3.根据权利要求1所述的半导体器件，其特征在于，所述至少一第二延伸垫物理性接触一个所述第一插塞或一个所述第二插塞。

4.根据权利要求1所述的半导体器件，其特征在于，所述至少一第二延伸垫物理性接触两个所述第一插塞或两个所述第二插塞。

5.根据权利要求1所述的半导体器件，其特征在于，还包括：

延伸边界，围绕地设置在所有的所述第一延伸垫及所述至少一第二延伸垫的外侧，所述延伸边界包括沿第二方向延伸的至少一第一边缘和沿第三方向延伸的至少一第二边缘。

6.根据权利要求5所述的半导体器件，其特征在于，所述至少一第二延伸垫物理性接触所述至少一第一边缘。

7.根据权利要求5所述的半导体器件，其特征在于，所述至少一第二延伸垫不接触所述至少一第一边缘或所述至少一第二边缘。

8.根据权利要求5所述的半导体器件，其特征在于，所述第二延伸垫为多个，多个所述第二延伸垫分别接触或不接触所述至少一第一边缘，接触所述至少一第一边缘的多个所述第二延伸垫与不接触所述至少一第一边缘的多个所述第二延伸垫在所述第二方向上周期性的交替排列。

9.根据权利要求8所述的半导体器件，其特征在于，不接触所述至少一第一边缘的各所述第二延伸垫在所述第一方向的长度大于接触所述至少一第一边缘的各所述第二延伸垫在所述第一方向上的长度。

10.根据权利要求5所述的半导体器件，其特征在于，所述延伸边界物理性接触至少一个所述第一插塞或至少一个所述第二插塞。

11.一种半导体器件，其特征在于包括：

衬底；

多个插塞，设置在所述衬底上，所述插塞包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞；以及

存储节点焊盘结构，设置在所述插塞上，包括：

多个第一延伸垫，在第一方向具有相同的第一长度，各所述第一延伸垫相互分隔地沿着所述第一方向排列成一阵列并分别物理性接触所述第一插塞中的一个；以及

至少一第二延伸垫，具有大于所述第一长度的一长度；以及

延伸边界，围绕地设置在所有的所述第一延伸垫及所述至少一第二延伸垫的外侧，所述延伸边界包括沿第二方向延伸的至少一第一边缘和沿第三方向延伸的至少一第二边缘，所述延伸边界物理性接触至少一个所述插塞。

12.根据权利要求11所述的半导体器件，其特征在于，所述延伸边界物理性接触至少一个所述第一插塞或至少一个所述第二插塞。

13.根据权利要求11所述的半导体器件，其特征在于，所述延伸边界的所述至少一第一边缘或所述至少一第二边缘同时物理性接触多个所述第二插塞。

14.根据权利要求11所述的半导体器件，其特征在于，所述延伸边界物理性接触所述至少一第二延伸垫，所述至少一第二延伸垫物理性接触一个所述第一插塞或一个所述第二插塞，或同时物理性接触一个所述第一插塞及一个所述第二插塞。

15.根据权利要求11所述的半导体器件，其特征在于，所述延伸边界不接触所述至少一第二延伸垫，所述至少一第二延伸垫同时物理性接触一个所述第一插塞及一个所述第二插塞，或物理性接触一个所述第一插塞或一个所述第二插塞。

16.根据权利要求11所述的半导体器件，其特征在于，所述第二延伸垫为多个，多个所述第二延伸垫分别物理性接触至少一个所述插塞，多个所述第二延伸垫分别接触或不接触所述至少一第一边缘，接触所述至少一第一边缘的多个所述第二延伸垫与不接触所述至少一第一边缘的多个所述第二延伸垫在所述第二方向上周期性的交替排列。

17.根据权利要求16所述的半导体器件，其特征在于，不接触所述至少一第一边缘的各所述第二延伸垫在所述第一方向的长度大于接触所述至少一第一边缘的各所述第二延伸垫在所述第一方向上的长度。

18.一种半导体器件的制作方法，其特征在于包含：

提供衬底；

在所述衬底上形成多个插塞，所述插塞包括具有导电材料的多个第一插塞及具有绝缘材料的多个第二插塞；以及

在所述插塞上形成存储节点焊盘结构，所述存储节点焊盘结构包括：

多个第一延伸垫，在第一方向具有相同的第一长度，各所述第一延伸垫相互分隔地沿着所述第一方向排列成一阵列并分别物理性接触所述第一插塞中的一个；以及

第二延伸垫，具有大于所述第一长度的一长度，所述第二延伸垫物理性接触至少一个所述插塞。

19.根据权利要求18所述的半导体器件的制作方法，其特征在于，还包括：

在所述插塞上沉积导电材料层；

施行自对准多重图案化制作工艺，图案化所述导电材料层，形成所述第二延伸垫，及所述第一延伸垫；以及

在所述第二延伸垫，及所述第一延伸垫之间的空隙内填入绝缘层。

20.根据权利要求19所述的半导体器件的制作方法，其特征在于，还包括：

在形成所述第二延伸垫，及所述第一延伸垫时，在所述插塞上同时形成延伸边界，所述延伸边界围绕所有的所述第一延伸垫及所述第二延伸垫，所述延伸边界包括沿第二方向延伸的至少一第一边缘和沿第三方向延伸的至少一第二边缘，所述延伸边界物理性接触一个所述插塞。