CN113241346B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其形成方法，半导体器件包括衬底、多个闸极结构、多个隔离鳍片以及至少一位线。栅极结构设置在衬底上，每个栅极结构彼此平行并且沿着第一方向延伸；隔离鳍片设置在衬底上，每个隔离鳍片彼此平行并且分别在每个栅极结构上沿着第一方向延伸。至少一位线设置在衬底上，沿着垂直于第一方向的第二方向延伸，其中，至少一位线包括沿着垂直于衬底的方向延伸的多个引脚，并且每个引脚与每个隔离鳍片在第二方向交替排列。
Description
技术领域
本发明总体上涉及一种半导体器件及其形成方法，更具体地，涉及一种半导体存储器件及其形成方法。
背景技术
动态随机存取存储器(DRAM)是一种易失性存储器，在许多电子设备中被广泛地用作重要部分。传统的动态随机存取存储器装置由多个存储单元聚集形成一阵列，用于数据存储。每个存储单元可以由金属氧化物半导体(MOS)晶体管和的电容器串联组成。
随着提高集成度而不断缩小动态随机存取存储器件的尺寸，存储单元之间的电性连接的建置的变得越来越困难。同时，动态随机存取存储器件的各存储单元内的晶体管和电容器因产品需求及单元密度等考量而有许多不同的结构设计。因此，如何改进动态随机存取存储器制作工艺仍是相关领域的研究热点。
发明内容
本发明的目的之一是提供一种半导体器件及其形成方法，其中所述半导体器件包括梳状或栅状位线，所述梳状或栅状位线具有可选择性地连接或不连接到晶体管的引脚，以便提供更好的功能和性能。此外，所述半导体器件的梳状或栅状位线可以通过双镶嵌制作工艺来形成，并且通过快速和方便的工艺流程来实现所述半导体器件的制作工艺，以节省时间和成本。
为了实现上述目的，本发明的一个实施例提供了一种半导体器件，包括衬底、多个闸极结构、多个隔离鳍片以及至少一位线。所述栅极结构设置在所述衬底中，每个所述栅极结构彼此平行并且沿着第一方向延伸。所述隔离鳍片设置在所述衬底上，每个所述隔离鳍片彼此平行并且分别在每个所述栅极结构上沿着所述第一方向延伸。所述至少一位线设置在所述衬底上，沿着垂直于所述第一方向的第二方向延伸，其中，所述至少一位线包括沿着垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片在所述第二方向交替排列。
为了实现上述目的，本发明的一个实施例提供了一种形成半导体器件的方法，包括以下步骤。首先，提供衬底，并且在所述衬底中形成多个栅极结构，每个所述栅极结构彼此平行并且沿着第一方向延伸。接下来，在所述衬底上形成多个隔离鳍片，其中每个所述隔离鳍片彼此平行并且分别在每个所述栅极结构上沿着所述第一方向延伸。然后，在所述衬底上形成沿着垂直于所述第一方向的第二方向延伸的至少一条位线。所述至少一位线包括沿着垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片在第二方向交替排列。
为了实现上述目的，本发明的一个实施例提供了另一种半导体器件，包括衬底、绝缘层、以及多个闸极结构。所述绝缘层设置在所述衬底上，并且所述栅极结构设置在所述衬底上，其中，所述栅极结构包括设置在所述绝缘层上的第一闸极结构以及部分伸入所述衬底内的第二闸极结构。
在阅读了在以下各种附图中示出的优选实施例的详细描述之后，本发明的目的对于本领域技术人员来说无疑将变得显而易见。
附图说明
图1和图2示出根据本发明的优选实施例的半导体器件的示意图，其中：
图1示出了半导体器件的俯视图；以及
图2示出了沿着图1中的剖面线A-A’截取的剖视图。
图3-12示出根据本发明的优选实施例的半导体器件的形成方法的示意图，其中：
图3示出了形成隔离层之后的半导体器件的俯视图；
图4示出了沿着图3中的剖面线B-B’、C-C’截取的剖视图；
图5示出了形成隔离鳍片之后的半导体器件的俯视图；
图6示出了沿图5中的剖面线B-B’、C-C’截取的剖视图；
图7示出了在形成第一光致抗蚀剂结构之后半导体器件的剖视图；
图8示出了在形成第二光致抗蚀剂结构之后半导体器件的剖视图；
图9示出了形成开口之后的半导体器件的俯视图；
图10示出了沿图9中的剖面线B-B’、C-C’截取的剖视图；
图11示出了形成间隙壁之后的半导体器件的剖视图；
图12示出了形成导电层之后的半导体器件的剖视图；以及
图13示出了形成盖层之后的半导体器件的剖视图。
其中，附图标记说明如下：
100-半导体器件
110-衬底
111-有源区
112-浅沟槽隔离
120-栅极结构
121-沟槽
122-界面电介质层
123-栅极电介质层
124-栅极电极层
125-盖层
130-绝缘层
140-隔离鳍片
141-部分的隔离鳍片
143-部分的隔离鳍片
150-位线
150a-位线触点
151-引脚
152-半导体层
153-引脚
154-阻障层
156-导电层
158-盖层
160-隔离结构
170-间隙壁
171-间隙壁
173-间隙壁
173a-最底表面
210-第一光致抗蚀剂结构
211-牺牲层
213-抗反射层
215-第一光致抗蚀剂层
216-沟槽图案
220-第二光致抗蚀剂结构
221-牺牲层
223-抗反射层
225-第二光致抗蚀剂层
226-通孔图案
240-隔离鳍片
250-沟槽开口
250a-通孔开口
260-隔离层
H1-高度
H2-高度
D1-方向
D2-方向
D3-方向
θ-夹角
具体实施方式
为了更好地理解本发明，将于下文中详细描述优选实施例。本发明的优选实施例在附图中用编号的元件示出。此外，在不脱离本发明的精神的情况下，于下文中描述的不同实施例中的技术特征可以彼此替换、重新组合或混合以构成另一实施例。
图1和图2示出了根据本发明优选实施例的半导体存储器件100的示意图，图1和图2分别示出了半导体器件100的俯视图和剖视图。在本实施例中，半导体器件100例如是动态随机存取存储器件，包括至少一个晶体管结构(未绘示)以及至少一个电容器结构(未绘示)，用于在操作时接受来自于位线(bit lines,BLs)和字线(word lines,WLs)的信号。
半导体器件100包括衬底110，例如硅衬底、外延硅衬底或硅覆绝缘(silicon oninsulator,SOI)衬底，以及至少一浅沟槽隔离112设置在衬底110中，以在衬底110内定义多个有源区(active areas,AAs)111。在一实施例中，有源区111彼此平行以沿着方向D1延伸，并且优选地，方向D1不垂直于y方向(例如方向D2)或x方向(例如方向D3)，例如与y方向(例如方向D2)或x方向(例如方向D3)具有大约30-120度的夹角θ，如图1所示，但不限于此。
多个栅极结构120设置在衬底110内，作为埋藏式字线(buried word lines,BWLs)，用于接收和传输半导体器件100中各个存储单元的信号，其中栅极结构120彼此平行并且沿着方向D2延伸。在本实施例中，栅极结构120的形成通过但不限于以下制作工艺。首先，在衬底110内形成彼此平行以沿着D2方向延伸的多个沟槽121，并且在每个沟槽121中依序形成界面电介质层122、栅极电介质层123、栅极电极层124和盖层125以形成每个栅极结构120。如图2所示，界面电介质层122完全覆盖每个沟槽121的表面，随后形成填充在每个沟槽121的底部中的栅极电介质层123和栅极电极层124，并在栅极电介质层123和栅极电极层124上形成填充在每个沟槽121的顶部中的盖层125。需注意的是，盖层125具有与衬底110的最顶表面(未绘示)齐平的最顶表面(未绘示)，使得每个栅极结构120可以嵌入衬底110中。
接下来，绝缘层130设置在衬底110的所述最顶表面上，优选地包括氧化物-氮化物-氧化物(ONO)结构，并且多个隔离鳍片140和多个位线150设置在绝缘层130上。准确地说，隔离鳍片140也彼此平行并且沿着D2方向延伸，每个隔离鳍片140在衬底110的投影方向(未绘示)上与设置在其下方的每个栅极结构120相互对位，并且位线150彼此平行且沿着方向D3延伸，以横跨过每个隔离鳍片140的一部分，如图1所示。此外，请一并参考图2所示，部分的隔离鳍片141，即被位线150横跨的隔离鳍片140的所述部分，在所述投影方向上具有相对较小的高度H1，并且部分的隔离鳍片141即设置在位线150下方以与位线150重叠，使得部分的隔离鳍片141的顶面可被至少一位线直接覆盖。另一方面，未被位线150横跨的另一部分的隔离鳍片143在投影方向上则具有相对较大的高度H2，并且另一部分的隔离鳍片143显然不与位线150重叠，如图1和图2所示。还需注意的是，每条位线150包括沿着所述投影方向往衬底110延伸的多个引脚(pins)151、引脚153，并且每条引脚151、引脚153沿着方向D3与每条隔离鳍片140交替排列。如图2所示，每个引脚151进一步延伸到衬底110中以直接接触衬底110，每个引脚151的最底表面低于衬底110的所述最顶表面，而引脚153仅在衬底110上延伸并设置在绝缘层130上，而不直接与衬底110接触。因此，位线150的引脚151的底部即可作为位线触点(bit line contacts,BLCs)150a，系设置在位线150下方以电连接用于接收或发送信号的晶体管(未绘出)。意即，半导体器件的位线触点150a和位线150是一体成形。
另一方面，每条位线150还包括从底部到顶部依序堆叠的半导体层152、阻障层154、导电层156和盖层158。优选地，位线150可以通过类似金属栅极置换制作工艺的制作工艺形成，因此半导体层152和阻障层154可以相应地分别包括U形结构，并且导电层156可以填充每个位线沟槽的底部以连接引脚151、引脚153，如图2所示。半导体层152例如包括多晶硅或其他合适的半导体材料，阻障层154例如包括钛或氮化钛，导电层156例如包括低电阻金属，如钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)，盖层158例如包括氧化硅(SiOx)、氮化硅(SiN)、氮氧化硅(SiON)或碳氮化硅(SiCN)，但不限于此。
此外，半导体器件100还包括多个隔离结构160和多个间隙壁170，其中间隙壁170设置在位线150的侧壁和隔离鳍片140的侧壁上，隔离结构160则设置在绝缘层130上方的隔离鳍片140和位线150之间的剩余空间内。准确地说，间隙壁171沿着方向D3设置在位线150的侧壁上，并且间隙壁173沿着方向D2部分地设置在隔离鳍片140的侧壁上，如图1所示。因此，间隙壁171可以设置在隔离结构160和位线150之间，并且间隙壁173可以设置在部分的隔离鳍片141和位线150的引脚151、引脚153之间，使得部分的间隙壁173通过引脚151进一步延伸到衬底110中，以获得同样低于衬底110所述最顶表面的最底表面173a，如图2所示。在一个实施例中，间隙壁171、173可以分别包括单层结构，如图1和图2所示，或者包括多层结构，所述多层结构例如至少具有第一间隙壁层(未绘示)和堆叠在所述第一间隙壁层上的第二间隙壁层(未绘示)，但不限于此。
应注意的是，如图1所示，隔离结构160设置在每个位线接触150a于方向D2上的两个相对侧，隔离鳍片140设置在每个位线接触150a于方向D3上的两个相对侧，并且隔离结构160的最顶表面基本上与另一部分的隔离鳍片143的顶表面相同，并且显着高于部分的隔离鳍片141的顶表面(参考图2所示)。优选地，隔离结构160和隔离鳍片140可以包括蚀刻选择比不同的电介质材料，例如氧化硅、氮化硅、氮化硅、氮化硅和其他合适的材料。在本实施例中，隔离鳍片140可包括氮化硅，隔离结构160包括可氧化硅，但不限于此。
由此，本实施例的半导体器件100中的每条位线150可具有梳状或栅状结构，其中位线150的引脚151、引脚153可选择性地与衬底110接触或不接触，从而可以提供更好的功能和性能。值得注意的是，每个位线150的每个引脚151可以作为位线触点150a，也可称为位线栅极结构(bit line gate structure)，以用于接收或发送信号；每个位线150的每个引脚153则可作为虚拟位线栅极结构(dummy bit line gate structure)，其中设置在衬底110上的位线栅极结构(即延伸到衬底110中的引脚151)和虚拟位线栅极结构(即延伸于衬底上的引脚153)分别包括从底部到顶部堆叠的U形半导体层152、U形阻障层154以及导电层156，而间隙壁173/171分别围绕位线栅极结构(即引脚151)和虚拟位线栅极结构(即引脚153)，并且位线栅极结构(即引脚151)和虚拟位线栅极结构(即引脚153)通过部分的隔离鳍片141而彼此分隔设置。然而，若从如图2的剖视图来看，间隙壁173/171分别设置于位线栅极结构(即引脚151)以及虚拟位线栅极结构(即引脚153)的侧壁上，位线栅极结构(即引脚151)和虚拟位线栅极结构(即引脚153)通过导电层156彼此连接，并且导电层156的连接部分系设置并直接覆盖在部分的隔离鳍片141的顶面上，以用于连接位线栅极结构的导电层156(即引脚151)和虚拟位线栅极结构(即引脚153)的导电层156。在一实施例中，导电层156的所述连接部分可横跨至少两个隔离鳍片141，如图2所示。由此，半导体器件100的位线150即可以通过简化的工艺流程快速且方便地形成，从而节省时间和成本。
为了使本领域技术人员能够实现本发明，说明书随后进一步描述本发明的半导体器件100的形成方法。请参照图3到图13所示，图3到图13分别示出了根据本发明的优选实施例的半导体器件100的形成过程，其中图3和图5是半导体器件100在形成过程中的俯视图，图4和图6是沿图3和图5中B-B’、C-C’剖面线的剖视图，其它附图则是半导体器件100在形成过程中的剖视图。
首先，如图3和图4所示，提供衬底110，其中衬底110内形成有浅沟槽隔离112和有源区111，并且栅极结构120形成在衬底110中，绝缘层130形成在衬底110上，使得栅极结构120的顶表面与衬底110的所述最顶表面齐平，并且使得绝缘层130覆盖有源区111、浅沟槽隔离112以及栅极结构120。需注意的是，栅极结构120的详细特征及其形成方式已经在上文中提及，故不再赘述。如图3和4所示，隔离层260，例如包括像氧化硅、氮化硅、氮氧化硅或碳氮化硅的电介质材料，完全形成在绝缘层130上，用于覆盖下方所有的有源区111和浅沟槽隔离112。在本实施例中，隔离层260优选包括氧化硅，但不限于此。
接下来，如图5和6所示，多个隔离鳍片240形成在隔离层260内，以沿着D2方向延伸。在一个实施例中，隔离鳍片240的形成可以通过以下步骤来实现。首先去除隔离层260的一部分以在隔离层260中形成多个沟槽(未绘示)，其中每个所述沟槽彼此平行并且沿着D2方向延伸以部分暴露下面的绝缘层130，并且在所述沟槽中填充电介质材料以形成顶面与隔离层260齐平的隔离鳍片240。因此，隔离鳍片240可以获得与隔离层260相同的高度，例如是图6所示的高度H2。隔离鳍片240的电介质材料可以是氧化硅、氮化硅、氮化硅或碳氮化硅，但不限于此。优选地，隔离鳍片240的电介质材料可以是相对于隔离层260具有蚀刻选择性的电介质材料，例如氮化硅和二氧化硅，但不限于此。
在以下制作工艺中，形成至少一个位线沟槽，随后在所述至少一位线沟槽内形成至少一个位线150。如图7到图10所示，依序定义出和形成至少一个沟槽开口250和至少一个通孔开口250a以组成所述位线沟槽。在一个实施例中，沟槽开口250和通孔开口250a可以通过双镶嵌制作工艺形成，例如沟槽优先(trench first)双镶嵌制作工艺。确切地说，在衬底110上先形成第一光致抗蚀剂结构210，以限定沟槽开口250，其中，第一光致抗蚀剂结构210包括彼此互相堆叠的牺牲层211(例如为有机电介质层(ODL))、抗反射层213(例如为电介质抗反射涂层(DARC))，以及第一光致抗蚀剂层215，如图7所示，并且，进行至少一个蚀刻制作工艺(未绘示)，将第一光致抗蚀剂层215的沟槽图案216转移到下面的抗反射层213、牺牲层211、隔离层260和隔离鳍片240中，以形成沟槽开口250。同时，在蚀刻制作工艺之后，剩余的隔离层260即形成隔离结构160，如图8所示。此外，所述蚀刻制作工艺系借助绝缘层130作为蚀刻停止层，使得绝缘层130的一部分可以从沟槽开口250被暴露出，如图8和图10所示。另一方面，由于隔离层260和隔离鳍片240的材料之间的蚀刻选择性，从沟槽图案216暴露的隔离鳍片240可以被部分蚀刻而不是被完全蚀刻，从而获得与其余部分的隔离鳍片143的高度H2相比具有降低高度H1的部分的隔离鳍片141。
在形成沟槽开口250之后，完全去除第一光致抗蚀剂结构210，然后形成第二光致抗蚀剂结构220以定义出通孔开口250a。如图8所示，第二光致抗蚀剂结构220包括彼此互相堆叠的牺牲层221(例如有机电介质层)、抗反射层223(例如电介质抗反射涂层)和第二光致抗蚀剂层225，牺牲层221填满沟槽开口250以获得平坦的顶面，然后进行另一蚀刻工艺，以将第二光致抗蚀剂层225的通孔图案226转移到抗反射层223、牺牲层221、绝缘层130和一部分的衬底110中，如图9和图10所示。需注意的是，通孔开口250a进一步延伸到衬底100中，以暴露出衬底110。本领域技术人员还应理解，在另一实施例中，前面所提到的通孔开口250a以及沟槽开口250也可选择通过通孔优先(via first)双镶嵌制作工艺(未绘示)，此外，尽管在图7至图9中仅示出了单一个沟槽开口250和单一个通孔开口250a，沟槽开口250和通孔开口250a的实际数量并不限于此，并且可以根据实际器件要求进行调整。例如，当从如图8所示的俯视图看时，可以形成多个沟槽开口250和多个通孔开口250a，以组成多个所述位线沟槽，并且所述位线沟槽的实际数量也可根据器件中位线150的所需数量进行调整。
接下来，如图11所示，在所述位线沟槽的侧壁(即沟槽开口250和通孔开口250a的侧壁)上形成间隙壁170，并且间隙壁170可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、碳氮化硅或其他合适的材料。在一实施例中，间隙壁170可以包括单层结构，并且其形成可以但不限于通过以下步骤。首先在衬底110上沉积电介质材料层(未绘示)，覆盖其所有暴露表面，并且施行回蚀刻制作工艺以去除设置在水平表面上的所述电介质材料层，从而在所述位线沟槽和隔离鳍片140之间或者所述位线沟槽和隔离结构160之间保留间隙壁171、间隙壁173。然而，在另一个实施例中，间隙壁也可以包括多层结构，并且其形成可以通过类似于上面的步骤来完成。需注意的是，设置在通孔沟槽250的侧壁上的间隙壁171系形成在绝缘层130上，不直接与衬底110接触，设置在通孔开口250a的侧壁上的间隙壁173则可进一步延伸到衬底110中，以直接与衬底110接触，其中间隙壁173具有比衬底110的所述最顶表面低的最底表面173a。
最后，如图12和图13所示，例如通过类似金属栅极置换制作工艺的制作工艺，形成至少一条位线150以填充所述位线沟槽。准确地说，位线150的形成是通过以下步骤：在衬底110上依序共形地形成半导体材料层(未绘示)和阻挡材料层(未绘示)，施行回蚀刻制作工艺以去除所述半导体材料层和所述阻挡材料层，从而在沟槽开口250和通孔开口250a的表面上形成以如图12所示的U形的半导体层152和阻障层154，然后在每个所述位线沟槽的底部填充导电层156。然而，本领域技术人员应理解，在另一个实施例中，也可以省略所述半导体材料层和所述阻挡材料层的回蚀刻制作工艺，以便在衬底110上形成共形且连续的半导体层(未绘示)和阻障层(未绘示)。需注意的是，填充在通孔开口250a中的半导体层152、阻障层154和导电层156即会形成每个位线150的引脚151，以直接与衬底110接触，而填充在沟槽开口250中的半导体层152、阻障层154和导电层156则会形成每个位线150的引脚153，而不直接与衬底110接触，其中每个引脚151、引脚153通过导电层156彼此互相连接，如图12所示。随后，形成盖层158以填充每个所述位线沟槽的顶部，从而构成每个位线150。因此，在如图13的剖视图中，位线150可以具有梳状结构或栅状结构，其中引脚151、引脚153可选择性地延伸到衬底110中以电连接衬底110，并且引脚151设置在两个相邻的引脚153之间，但不限于此。
由此，可获得本发明的优选实施例的半导体器件100，其具有至少一条位线150可作为梳状结构或栅状结构，以实现更好的功能和性能。在前述形成方法中，梳状位线或栅状位线可以借助双镶嵌制作工艺形成，依序地在隔离层260中形成沟槽开口250和通孔开口250a以组成所述位线沟槽，然后在所述位线沟槽中形成每个位线150。在此设置下，梳状或栅状位线即可具有用于直接接触衬底110的引脚151和不接触衬底110的引脚153，其中引脚151、引脚153通过导电层156彼此互相连接，并且导电层156的连接部分直接设置在部分的隔离鳍片141上以重迭于部分的隔离鳍片141。此外，半导体存储器件100的位线150与部分的隔离鳍片141重叠，部分的隔离鳍片141隔开位线150的每个引脚151、引脚153。因此，本实施例的半导体器件100即可通过简化的工艺流程来形成，以节省时间以及成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (18)
1.一种半导体器件，包括：
衬底；
多个栅极结构设置在所述衬底中，所述栅极结构彼此平行并且沿着第一方向延伸；
多个隔离鳍片设置在所述衬底上，所述隔离鳍片彼此平行并且分别在所述栅极结构上沿着所述第一方向延伸；以及
至少一位线设置在所述衬底上，沿着垂直于所述第一方向的第二方向延伸，其中，所述至少一位线包括沿着垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片在所述第二方向交替排列，部分的所述隔离鳍片的顶面以及两侧面同时被所述至少一位线中的同一位线覆盖，未被位线覆盖的另一部分的隔离鳍片在衬底的投影方向上的高度大于被位线覆盖的隔离鳍片的高度。
2.根据权利要求1所述的半导体器件，其特征在于，所述引脚包括多个第一引脚以及多个第二引脚，所述第一引脚未直接接触所述衬底，所述第二引脚直接接触所述衬底。
3.根据权利要求2所述的半导体器件，其特征在于，每个所述第二引脚设置在两个相邻的所述第一引脚之间。
4.根据权利要求1所述的半导体器件，其特征在于，更包括：
第一间隙壁，设置在所述至少一位线的侧壁上；以及
第二间隙壁，设置在所述隔离鳍片的侧壁上，其中所述第二间隙壁的一部分设置在衬底内，并且所述第二间隙壁的所述部分的最底表面低于所述衬底的顶表面。
5.根据权利要求1所述的半导体器件，其特征在于，所述至少一位线包括由下而上堆栈的半导体层、阻障层以及导电层，并且所述半导体层以及所述阻障层包括U型结构。
6.根据权利要求5所述的半导体器件，其特征在于，所述至少一位线还包括设置在所述半导体层、所述阻障层以及所述导电层上方的盖层。
7.一种形成半导体器件的方法，包括：
提供衬底；
在所述衬底中形成多个栅极结构，所述栅极结构彼此平行并且沿着第一方向延伸；
在所述衬底上形成多个隔离鳍片，所述隔离鳍片彼此平行并且分别在所述栅极结构上沿着所述第一方向延伸；以及
在所述衬底上形成沿着垂直于所述第一方向的第二方向延伸的至少一位线，其中所述至少一位线包括沿着垂直于所述衬底的方向延伸的多个引脚，并且每个所述引脚与每个所述隔离鳍片在所述第二方向交替排列，部分的所述隔离鳍片的顶面以及两侧面同时被所述至少一位线中的同一位线覆盖，未被位线覆盖的另一部分的隔离鳍片在衬底的投影方向上的高度大于被位线覆盖的隔离鳍片的高度，所述至少一位线包括由下而上堆栈的半导体层、阻障层以及导电层。
8.根据权利要求7所述的形成半导体器件的方法，其特征在于，所述隔离鳍片的部分设置在所述引脚之间。
9.根据权利要求7所述的形成半导体器件的方法，其特征在于，所述引脚包括多个第一引脚和多个第二引脚，所述多个第一引脚不直接接触所述衬底，所述多个第二引脚直接接触所述衬底，且所述多个第一引脚以及所述多个第二引脚由双镶嵌制作工艺形成。
10.根据权利要求7所述的形成半导体器件的方法，其特征在于，包括：
在所述至少一位线的侧壁上形成第一间隙壁；以及
在所述隔离鳍片的侧壁上形成第二间隙壁，其中所述第一间隙壁和所述第二间隙壁同时形成。
11.根据权利要求10所述的形成半导体器件的方法，其特征在于，所述第一间隙壁和所述第二间隙壁的形成早于所述至少一位线的形成。
12.根据权利要求10所述的形成半导体器件的方法，其特征在于，所述第二间隙壁的一部分设置在所述衬底内，并且所述第二间隙壁的最底表面低于所述衬底的顶表面。
13.一种半导体器件，包括：
衬底；
绝缘层设置在所述衬底上；
多个位线结构设置在所述衬底上，所述位线结构包括：
第一闸极结构设置在所述绝缘层上；以及
第二闸极结构部分伸入所述衬底内；以及
隔离鳍片设置在所述绝缘层上，位在所述第一闸极结构以及所述第二闸极结构之间，部分的所述隔离鳍片的顶面以及两侧面同时被同一所述位线结构覆盖，未被位线覆盖的另一部分的隔离鳍片在衬底的投影方向上的高度大于被位线覆盖的隔离鳍片的高度。
14.根据权利要求13所述的半导体器件，其特征在于，每个所述闸极结构包括由下而上堆栈的半导体层、阻障层以及导电层，并且所述第一闸极结构的所述导电层以及所述第二闸极结构的所述导电层相互连接。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一闸极结构以及所述第二闸极结构的所述半导体层以及所述阻障层分别具有U型结构。
16.根据权利要求14所述的半导体器件，其特征在于，所述导电层的连接部分设置在所述隔离鳍片上，并且横跨至少两个所述隔离鳍片。
17.根据权利要求13所述的半导体器件，其特征在于，更包括：
第三间隙壁，设置于所述第一闸极结构的侧壁上；以及
第四间隙壁，设置于所述第二闸极结构的侧壁上，其中所述第四间隙壁部分伸入所述衬底内。
18.根据权利要求13所述的半导体器件，其特征在于，所述第二闸极结构的最底表面低于所述衬底的最顶表面。
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