CN110707085B - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其形成方法，半导体装置包含基底、第一插塞、接触垫与电容结构。第一插塞则设置在基底上，而接触垫则设置在第一插塞上，使接触垫的顶角处具有凹陷肩部。电容结构设置在接触垫上并与接触垫直接接触。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置及其制作工艺，特别是涉及一种随机动态处理存储器装置及其制作工艺。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。
一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。
发明内容
本发明的一目的在于提供一种半导体装置及其形成方法，其是在图案化接触垫时，额外形成环设于各掩模图案外部的一间隙壁，由此增加各掩模图案的尺寸，以避免该接触垫在多次图案化转移的过程中发生尺寸损失。因此，本发明可在制作工艺简化的前提下，形成结构更为优化的接触垫，以有效避免存储接点插塞断路或接触不良等问题。
为达上述目的，本发明的一实施例提供一种半导体装置，其包含一基底、一第一插塞、一接触垫与一电容结构。该第一插塞则设置在该基底上，而该接触垫则设置在该第一插塞上，使该接触垫的顶角处具有一凹陷肩部。该电容结构设置在该接触垫上并与该接触垫直接接触。
为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，并在该基底上形成一第一插塞。然后，在该第一插塞上形成一接触垫，该接触垫的顶角处形成有一凹陷肩部。之后，在该接触垫上形成一电容结构，直接接触该接触垫。
整体来说，本发明提供一种接触垫的形成方法与结构，其同时利用掩模图案以及额外环设在各该掩模图案外侧的间隙壁来进行该接触垫图案化制作工艺，避免该掩模图案的原始尺寸在经历多阶段的制作工艺后发生尺寸损失，进而影响该接触垫的预定形成尺寸。由此，本发明所形成的各该接触垫的顶部可额外形成有一凹陷肩部，其环绕在各接触垫的上半部顶角处，以补偿各该接触垫可能具有的尺寸损失。并且，该凹陷肩部可呈现垂直状、圆弧状或是呈现花瓣状等样态，使得后续所形成的电容结构的侧壁可直接落在该等凹陷肩部的范围内，避免因电容结构的形成位置偏移而影响到与存储接点插塞之间的接触关系。
附图说明
图1至图4为本发明第一优选实施例中半导体装置的形成方法的步骤示意图，其中：
图1为一半导体装置于形成图案化掩模层之后的上视示意图；
图2为一半导体装置于形成图案化掩模层之后的剖面示意图；
图3为一半导体装置于进行一蚀刻制作工艺后的上视示意图；以及
图4为一半导体装置于进行一蚀刻制作工艺后的剖面示意图。
图5至图10为本发明第二优选实施例中半导体装置的形成方法的步骤示意图，其中：
图5为一半导体装置于进行一蚀刻制作工艺后的剖面示意图；
图6为一半导体装置于形成一间隙壁后的上视示意图；
图7为一半导体装置于形成一间隙壁后的剖面示意图；
图8为一半导体装置于进行另一蚀刻制作工艺后的剖面示意图；
图9为一半导体装置于移除间隙壁与图案化掩模层后的剖面示意图；以及
图10为一半导体装置于形成电容下电极层后的剖面示意图；
图11为本发明一优选实施例中半导体装置的示意图。
主要元件符号说明
100 基底
101 存储器区
102 周边区
110 浅沟槽隔离
120 栅极介电层
160 位线
160a 位线接触插塞
161 半导体层
163 阻障层
165 金属层
167 掩模层
170、190 插塞
180 栅极结构
181 栅极层
183 阻障层
185 金属层
187 掩模层
211、212、213、215 间隙壁
220 介电层
230 金属导电层
237、237a、237b、237c 接触垫
239、239a、239b、239c 接触垫
237s、239s 凹陷肩部
270、290 掩模图案
310、330 间隙壁
350 堆叠层
350a 开口
371 电容下电极层
371a 突出结构
d1、d2、d3 尺寸
P1 间距
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图4，所绘示者为本发明一优选实施例中，半导体装置的形成方法的步骤示意图，其中，图1与图3分别为该半导体装置于形成阶段的上视示意图，其余附图则为该半导体装置于形成阶段中沿着图1与图3中切线A-A’与B-B’的剖面示意图。
在本实施例中，该半导体装置例如是一随机动态处理存储器(dynamic randomaccess memory,DRAM)元件等存储器装置，但不以此为限。详细来说，该半导体装置首先包含一基底，例如为一半导体基底，如硅基底(silicon substrate)、含硅基底(silicon-containing substrate)、外延硅基底(epitaxial silicon substrate)、硅覆绝缘基底(silicon-on-insulator substrate)等，基底100上还定义有一第一区域101，例如是该半导体装置的一存储器区域(memory cell region)，以及一第二区域102，则例如是该半导体装置的一周边区域(periphery region)，如图1、图2所示。
基底100上形成有至少一浅沟槽隔离shallow trench isolation,STI)110，以在基底100定义出多个主动(有源)区(active area,AA,未绘示)。浅沟槽隔离110的制作工艺例如是先利用蚀刻方式而于基底100中形成至少一沟槽，再在该沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。此外，基底100的第一区域101内还可形成有多个埋藏式栅极(未绘示)，该些埋藏式栅极较佳是相互平行地沿着同一方向(未绘示)延伸，并横跨该些主动区，而作为该半导体装置的埋藏式字符线(buried word line,BWL,未绘示)。而基底100的第一区域101上则可形成有多个位线160，其是相互平行地沿着垂直于该些埋藏式字符线的另一方向(未绘示)延伸，以同时横跨该主动区与位在基底100内的该些埋藏式字符线。
各位线160例如包含依序堆叠的一半导体层161、一阻障层163、一金属层165与一掩模层167，其中，部分位线160下方还形成有一位线接触插塞(bit line contact,BLC)160a，其是与位线160的半导体层161一体成形，如图2所示。另一方面，在基底100的周边区102上，则形成有至少一栅极结构180，其是形成在一介电层220内并包含依序堆叠的一栅极介电层120、一栅极层181、一阻障层183、一金属层185与一掩模层187。在一实施例中，栅极结构180与各位线160例如是一并形成，而使栅极层181与半导体层161可同时包含多晶硅(polysilicon)或非晶硅(amorphous silicon)；阻障层183与阻障层163可同时包含钛(Ti)或氮化钛(TiN)；金属层185与金属层165可同时包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质；掩模层187与掩模层167可同时包含氧化硅、氮化硅或碳氮化硅(SiCN)等材质，以整合各位线160与栅极结构180的制作工艺，但不以此为限。
各位线160与栅极结构180两侧还形成有一侧壁结构与多个插塞170、190。在本实施例中，该侧壁结构包含间隙壁211/212、213、215，其例如是通过不同的沉积与蚀刻制作工艺而形成，而使相邻间隙壁211/212、213、215之间可分别具有不同蚀刻选择的材质，如氧化硅、氮氧化硅(SiON)或氮化硅等，再于间隙壁211/212、213、215形成后，在剩下的空间中定义出多个插塞沟槽(未绘示)，并填入一金属导电层230，例如包含一阻障层(钛/氮化钛，未绘示)与钨等低阻值的金属材质，构成分别位在第一区域101与第二区域102内的插塞170、190。需注意的是，金属导电层230不仅填满该些插塞沟槽，还进一步覆盖至各位线160与介电层220上，如图2所示。
接着，形成一图案化掩模层，以图案化金属导电层230覆盖在各位线160与介电层220上的部份，形成可电连接各插塞170、190的多个接触垫(conductive pad)237、239。具体来说，该图案化掩模层在第一区域101、第二区域102上分别具有多个掩模图案270、290，对位于下方的各插塞170、190。在一实施例中，掩模图案270较佳为形成一阵列排列(arrayarrangement)，使各掩模图案270之间具有相同的间距(pitch)P1，例如是约为65纳米(nm)至70纳米，并且大体上呈现相同、规则的形状，如平行四边形或图1所示的菱形，与相同的尺寸(dimension)d1，但不以此为限。另一方面，掩模图案290则相互平行且朝向一方向(未绘示，例如是Y方向)延伸，如图1所示。
然后，通过该图案化掩模层进行一蚀刻制作工艺，完全移除暴露在该图案化掩模层外的金属导电层230，以将第一区域101、第二区域102上的掩模图案270、290分别转移至下方的金属导电层230。如此，即可将覆盖在各位线160与介电层220上的金属导电层230图案化为相互分隔的各接触垫237、239，而暴露出部分的间隙壁215与介电层220，如图3、图4所示。需注意的是，在实际制作工艺时，各种所经过的曝光、显影、蚀刻等制作工艺的条件，可能使得所形成的各图案(如接触垫237、239)的尖角圆角化而无法完整呈现掩模图案270、290的轮廓，特别是在形成尺寸较小、布局较密集的图案(如接触垫237)时。举例来说，本实施例的接触垫237在形成时，即因前述原因而形成约略成圆形或椭圆形的图案，如图3所示。
由此，即完成本发明第一优选实施例中的半导体装置。本实施例的形成方法主要是通过形成在不同区域101、102的掩模图案270、290进行图案化制作工艺，而在不同区域101、102上形成布局、尺寸都不同的接触垫237、239，以电连接下方的插塞170、190。由此，形成在第一区域101内的接触垫237则可作为一存储节点接垫(SN pad)，使各插塞170能通过形成在基底100表面的一导体层(未绘示)而电连接至该半导体装置的一晶体管元件(未绘示)的一源极/漏极区(未绘示)，而作为一存储节点(storage node contact,SNC)。而形成在第二区域102内的接触垫239则可作为一导线，通过各插塞190而电连接至栅极结构180两侧的源极/漏极区(未绘示)。
然而，在某些情况下，若是各图案(如接触垫237、239)尖角圆角化的情况过于严重，虽然不会影响各接触垫237之间的间距P1与布局，但却有可能造成接触垫237的尺寸d2损失，而略小于各掩模图案270的尺寸d1。如此，所形成的半导体装置极有可能发生存储接点插塞断路或接触不良等缺陷。
因此，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明半导体装置的形成方法也可能有其它态样，而不限于前述。因此，下文将进一步针对本发明半导体装置的形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参照图5至图10所示，其绘示本发明第二优选实施例中的半导体装置的形成方法，其中，图6分别为该半导体装置于形成阶段的上视示意图，其余附图则为该半导体装置于形成阶段中沿着图6中切线A-A’与B-B’的剖面示意图。本实施例的步骤大体上与前述第一优选实施例相同，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，在形成如图2所示的结构与该图案化掩模层后，先通过该图案化掩模层进行一第一蚀刻制作工艺，以在金属导电层230上形成多个不会贯穿金属导电层230的开口230a，如图5所示。换言之，在该第一蚀刻制作工艺中仅移除一小部分的金属导电230，而不至于暴露出下方的间隙壁215与介电层220，因此，覆盖在各位线160与介电层220上的金属导电层230仍维持其整体性与连续性地覆盖态样，如图5所示。
接着，形成环绕各掩模图案270、290的一间隙壁310、330。间隙壁310、330较佳的是包含与该图案化掩模层具有蚀刻选择的材质，如氮化硅、碳氮化硅等。在一实施例中，该图案化掩模层与间隙壁310、330可选择由不同的沉积制作工艺所形成，如原子层化学气相沉积(atomic layer chemical vapor deposition,ALCVD)等，而可分别包含密度不同的氮化硅材质，但不以此为限。而间隙壁310、330的制作工艺则例如是先形成一材料层(未绘示)，整体性地覆盖各掩模图案270、290与各开口230a的表面，再通过一回蚀刻制作工艺，移除覆盖在各掩模图案270、290顶面等处的该材料层，形成如图6的一上视图所示环设在各掩模图案270、290四周的间隙壁310、330。另一方面，若从如图7所示的一侧视图来看，间隙壁310、330则是形成在各掩模图案270、290两侧。
然后，通过该图案化掩模层进行一第二蚀刻制作工艺，进一步蚀刻覆盖在各位线160与介电层220上的导电层金属230，以将第一区域101、第二区域102上的掩模图案270、290与间隙壁310、330一并转移至下方的金属导电层230。如此，即可将覆盖在各位线160与介电层220上的金属导电层230图案化为相互分隔的各接触垫237a、239a，如图8所示。之后，则可依序移除间隙壁310、330与该图案化掩模层，使得各接触垫237a、239a在顶部可具有一凹陷肩部237s、239s，如图9所示。由于，凹陷肩部237s、239s是形成在原先间隙壁310的设置位置上，若从一上视图(未绘示)来看，凹陷肩部237s、239s应呈现一环状(未绘示)而分别环设在各接触垫237a、239a的上半部顶角处。
需注意的是，本实施例同时通过掩模图案270、290与间隙壁310、330的图案转移来形成各接触垫237a、239a，因此，可通过额外形成的间隙壁310、330补偿掩模图案270、290在经历多阶段的制作工艺后可能发生的尺寸损失，避免影响接触垫237a、239a的预定尺寸。由此，本实施例中各接触垫237a、239a的尺寸d3不至于小于各掩模图案270、290的尺寸d1，并且，较佳为通过调整间隙壁310、330的沉积厚度，而使各接触垫237a、239a在维持原始间距P1的前提下，使其尺寸d3可约等于掩模图案270的尺寸d1，但不以此为限。在一实施例中，间隙壁310、330的沉积厚度例如是约为各掩模图案270、290尺寸d1的六分之一至八分之一左右，而使后续所形成的各凹陷肩部237S、239S的尺寸可约为各接触垫237a、239a尺寸d3的六分之一至八分之一左右。
如此，即完成本发明第二优选实施例中的半导体装置。本实施例的形成方法同样形成在不同区域101、102的掩模图案270、290配合额外环绕在各掩模图案270、290外侧的间隙壁310、330来进行图案化制作工艺，而在不同区域101、102上形成布局、尺寸都不同的接触垫237a、239a，以电连接下方的插塞170、190。本案实施例利用额外形成的间隙壁310、330补偿掩模图案270、290在经历多阶段的制作工艺后可能发生的尺寸损失，使得所形成的各接触垫237a可在维持原始间距P1的前提下，仍保有预定的尺寸d1。并且，本实施例的半导体装置通过额外设置在接触垫237a、239a上半部的凹陷肩部237s、239s，而能维持一定的尺寸，因而使得各接触垫237a、239a的整体宽度可略大于下方的插塞170、190，如图9所示。在此情况下，各插塞170、190与其上设置的各接触垫237a、239a整体上为一体成形并呈现十字型，而提供更为稳定的导电结构。
后续，即可在基底100第一区域101上方继续形成电容结构(未绘示)，以直接接触并电连接下方的各接触垫237a。其中，各电容结构至少包含依序堆叠的一电容下电极层371、一电容介电层(未绘示)与一电容上电极层(未绘示)。在形成各电容结构时，例如是在基底100上形成整体覆盖的一堆叠层350，并于第一区域101内定义出多个开口350a，对位于下方的各接触垫237a，之后再依序形成电容下电极层371、该电容介电层与该电容上电极，填满开口350a以构成各该电容结构。需注意的是，在形成电容结构时，若各开口350a的定义位置发生偏移或是各接触垫237a的尺寸过度损失则会影响存储接点插塞与该电容结构之间的连接。本实施例的各接触垫237a因形成有凹陷肩部237s，不仅可确保其尺寸的维持，在定义部分开口350a时，特别是当开口350a位置发生偏移时，各开口350a的侧壁仍可落在凹陷肩部237s的范围内，如图10所示。在此情况下，所填入的电容下电极层371则可一并填入至少部分的凹陷肩部237s内，而形成向下延伸的一突出结构371a，并且，使得后续所形成的电容结构的侧壁因而落在凹陷肩部237s的范围内，进而维持该电容结构与存储接点插塞之间良好的接触关系。
请参照图11所示，其绘示本发明其他优选实施例中的半导体装置，该些半导体装置的形成方法大体上与前述第二优选实施例相同，于此不在赘述。本实施例的半导体装置与前述第二优选实施例主要差异在于形成接触垫237b、237c、239b、239c时，因实际蚀刻制作工艺的操作条件而可能使所形成的各图案的尖角圆角化，使得各接触垫237b、237c、239b、239c的该凹陷肩部可呈现如图11所示的样态，例如是约为凹陷圆弧状，或是呈现花瓣状，但不以此为限。而该些其他实施例中的各接触垫237b、237c、239b、239c也能通过凹陷圆弧状或是花瓣状的该等凹陷肩部补偿原始掩模图案270、290可能发生的尺寸损失，避免影响各接触垫237b、237c、239b、239c的预定尺寸，以确保各存储接点插塞与后续电容结构之间的良好接触。
此外，在前述实施例中，虽然各接触垫所形成的凹陷肩部都以凹陷的态样为实施样态进行说明，但并不局限于此。在另一实施例中，也可选择在各掩模图案270、290外侧形成包含一导电材料的间隙壁(未绘示)，该导电材料可与金属导电层230相同或不同。如此，在图案化各接触垫之后，可选择不移除或是不完全移除该间隙壁，而在各该接触垫上半部残留一突出肩部(未绘示)。
整体来说，本发明提供一种接触垫的形成方法与结构，其同时利用掩模图案以及额外环设在各该掩模图案外侧的间隙壁来进行该接触垫图案化制作工艺，避免该掩模图案的原始尺寸在经历多阶段的制作工艺后发生尺寸损失，进而影响该接触垫的预定形成尺寸。由此，本发明所形成的各该接触垫的顶部可额外形成有一凹陷肩部，其环绕在各接触垫的上半部顶角处，以补偿各该接触垫可能具有的尺寸损失。并且，该凹陷肩部可呈现垂直状、圆弧状或是呈现花瓣状等样态，使得后续所形成的电容结构的侧壁可直接落在该等凹陷肩部的范围内，避免因电容结构的形成位置偏移而影响到与存储接点插塞之间的接触关系。除此之外，本发明的半导体装置与制作工艺虽主要以随机动态处理存储器等半导体存储装置为实施样态进行说明，但其实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在制作工艺简化与成本节省的前提下，形成结构优化的接触垫或其他连接元件，以避免发生内连接系统断路或接触不良等问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种半导体装置，其特征在于，包含：
基底；
第一插塞，设置在该基底上；
位线，设置在该基底上，该位线邻接于该第一插塞；
侧壁结构，设置在该位线与该第一插塞之间；
接触垫，设置在该第一插塞上，其中该接触垫从该位线和该侧壁结构的上表面突出，该接触垫直接接触该侧壁结构的该上表面且包括分别位于该接触垫两相对侧的顶角处的凹陷肩部；以及
电容结构，设置在该接触垫上并与该接触垫直接接触，其中在投影方向上整个该电容结构的覆盖区域完全设置于整个该接触垫的覆盖区域内，该电容结构的侧壁设置在该接触垫的该凹陷肩部上，该电容结构还包含下电极层，且该下电极层填入该接触垫的该凹陷肩部内。
2.依据权利要求1所述的半导体装置，其特征在于，该顶角处的该凹陷肩部圆角化。
3.依据权利要求1所述的半导体装置，其特征在于，该凹陷肩部呈圆弧状或花瓣状。
4.依据权利要求1所述的半导体装置，其特征在于，该凹陷肩部具有一宽度，该宽度约为该接触垫的宽度的六分之一至八分之一。
5.依据权利要求1所述的半导体装置，其特征在于，该基底包含第一区域与第二区域，该位线与该插塞都设置在该第一区域内。
6.依据权利要求5所述的半导体装置，其特征在于，还包含：
栅极结构，设置在该基底上，位于该第二区域内；
第二插塞，设置在该基底上，位于该第二区域内，该第二插塞电连接该栅极结构两侧的源极/漏极区；以及
另一接触垫，设置在该第二插塞上，且该另一接触垫的顶角处具有凹陷肩部。
7.依据权利要求1所述的半导体装置，其特征在于，该接触垫与该第一插塞是一体成形。
8.一种半导体装置的形成方法，其特征在于，包含：
提供基底；
在该基底上形成第一插塞；
在该基底上形成位线，该位线邻接该第一插塞；
在该位线与该第一插塞之间形成侧壁结构；
在该第一插塞上形成接触垫，其中该接触垫和该第一插塞一体形成交叉结构，该交叉结构的水平部设置于该侧壁结构的上表面上且包括分别位于该接触垫两相对侧的顶角处的凹陷肩部；以及
在该接触垫上形成电容结构，直接接触该接触垫，其中在投影方向上整个该电容结构的覆盖区域完全设置于整个该接触垫的覆盖区域内。
9.依据权利要求8所述的半导体装置的形成方法，其特征在于，形成该接触垫还包含：
在该基底上形成导电层，覆盖在该第一插塞上；
在该导电层上形成图案化掩模层；
通过该图案化掩模层进行第一蚀刻制作工艺，以在该导电层的上半部形成开口。
10.依据权利要求9所述的半导体装置的形成方法，其特征在于，还包含：
在该图案化掩模层与该开口侧壁上形成间隙壁；以及
通过该图案化掩模层与该间隙壁进行第二蚀刻制作工艺，以形成该接触垫。
11.依据权利要求10所述的半导体装置的形成方法，其特征在于，还包含：
在形成该接触垫之后，移除该图案化掩模层与该间隙壁，以形成该接触垫的该凹陷肩部。
12.依据权利要求8所述的半导体装置的形成方法，其特征在于，形成该电容结构还包含：
形成下电极层，填入该凹陷肩部。
13.依据权利要求8所述的半导体装置的形成方法，其特征在于，该基底包含第一区域与第二区域，该位线与该第一插塞都形成在该第一区域内。
14.依据权利要求13所述的半导体装置的形成方法，其特征在于，还包含：
在该基底上形成栅极结构，位于该第二区域内；
在该基底上形成第二插塞，位于该第二区域内，该第二插塞电连接该栅极结构两侧的源极/漏极区；以及
在该第二插塞上形成另一接触垫，且该另一接触垫的顶角处具有凹陷肩部。
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