CN116761425A - 一种半导体存储器件及其制作方法 - Google Patents
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Abstract
本发明实施例公开了一种半导体存储器件及其制作方法，半导体存储器件包括衬底，衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；多条位线，相互分隔地设置在衬底上；位线触点，设置在位线下方并部分伸入有源区；间隙壁，设置在位线以及位线触点的侧壁上；衬垫层，沿着位线触点的外侧朝远离衬底的方向延伸，其中，衬垫层包括埋设在位线内的第一部份，第一部份沿位线延伸的方向相对设置在位线触点的两侧。如此，本发明实施例可以提供组件可靠度佳的半导体存储器件。
Description
技术领域
本发明实施例涉及到半导体器件技术领域，特别是涉及一种半导体存储器件及其制作方法。
背景技术
随着各种电子产品朝小型化发展之趋势，半导体存储器件的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一存储器组件串联组成，以接收来自字线(word line,WL)及位线(bitline,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器件的效能及可靠度。
发明内容
本发明实施例之一目的在于提供一种半导体存储器件及其制作方法，其是在位线触点的外侧额外设置衬垫层，缩小位线触点开口的口径。如此。本发明实施例的制作方法得以形成组件可靠度较佳的半导体存储器件，有效避免产生由存储单元密度持续提升而可能衍生的结构缺陷。
为达上述目的，本发明的一实施例提供一种半导体存储器件，包括：
衬底，所述衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；
多条位线，相互分隔地设置在所述衬底上；
位线触点，设置在所述位线下方并部分伸入所述有源区；
间隙壁，设置在所述位线以及所述位线触点的侧壁上；
衬垫层，沿着所述位线触点的外侧朝远离所述衬底的方向延伸，其中，所述衬垫层包括埋设在所述位线内的第一部份，所述第一部份沿所述位线延伸的方向相对设置在所述位线触点的两侧。
可选地，还包括：存储节点插塞，设置在各所述有源区上并与所述位线相互交替地设置；
所述衬垫层包括设置在所述位线触点与所述存储节点插塞之间的第二部份。
可选地，部分的所述间隙壁设置在所述第二部份上。
可选地，所述衬垫层与所述衬底内的所述浅沟槽隔离接触。
可选地，还包括：
电介质层，位于所述位线与所述衬底之间，其中，所述衬垫层与所述电介质层的表面接触。
可选地，所述衬垫层围绕所述位线触点设置，并包括不同于所述浅沟槽隔离的绝缘材料。
可选地，还包括：
多条字线，相互分隔地设置在所述衬底内；以及
多个字线隔离层，设置在所述衬底上并对应所述字线，其中，所述衬垫层的所述第二部份位在相邻的所述字线隔离层之间，并包括相同于所述字线隔离层的材料。
可选地，各所述位线包括金属位线。
为达上述目的，本发明的另一实施例提供一种半导体存储器件，包括：
衬底，所述衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；
多条位线，相互分隔地设置在所述衬底上，各所述位线包括由下而上依序堆叠的导电层与盖层，且所述盖层的顶部具有多个突出部；
位线触点，设置在所述位线下方并部分伸入所述有源区，其中，各所述突出部在垂直于所述衬底的方向上环绕着各所述位线触点设置。
可选地，还包括：
多个衬垫层，沿着所述位线触点的外侧朝远离所述衬底的方向延伸；
其中，沿垂直于所述衬底的方向，各所述突出部与各所述衬垫层重叠。
可选地，各所述衬垫层部份埋设在所述位线内。
可选地，还包括：间隙壁，设置在所述位线以及所述位线触点的侧壁上；存储节点插塞，设置在各所述有源区上并与所述位线相互交替地设置；
各所述衬垫层部份夹设在所述位线触点上的所述间隙壁与所述存储节点插塞之间。
为达上述目的，本发明的另一实施例提供一种半导体存储器件的制作方法，包括：
提供衬底，所述衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；
在所述衬底上形成多条位线，所述位线相互分隔地设置；
在所述位线下方形成位线触点，所述位线触点部分伸入所述有源区；
在所述位线以及所述位线触点的侧壁上形成间隙壁；
在所述衬底上形成衬垫层，所述衬垫层沿着所述位线触点的外侧朝远离所述衬底的方向延伸，其中，所述衬垫层包括埋设在所述位线内的第一部份，所述第一部份沿所述位线延伸的方向相对设置在所述位线触点的两侧；以及
在各所述有源区上形成存储节点插塞，所述存储节点插塞与所述位线相互交替地设置。
可选地，所述衬垫层还包括形成在所述位线触点与所述存储节点插塞之间的第二部份，并且，部分的所述间隙壁形成在所述第二部份上。
可选地，还包括：
在所述衬底上形成电介质层；
在所述电介质层上形成牺牲层，所述牺牲层内形成有开口；
在所述衬底上形成衬垫材料层，覆盖所述牺牲层与所述开口的表面，并且，；
部分移除所述电介质层与所述衬底，在所述衬底内形成触点开口；以及
部分移除所述衬垫材料层，形成所述衬垫层。
可选地，在部分移除所述电介质层后，形成所述衬垫材料层。
可选地，在部分移除所述电介质层前，形成所述衬垫材料层。
可选地，还包括：
在所述衬底上形成电介质材料层，填充在各所述位线之间；
部分移除所述电介质材料层，形成多个插塞开口，暴露各所述有源区；以及
在各所述插塞开口内形成所述存储节点插塞。
可选地，所述衬垫材料层包括形成在所述位线触点与所述存储节点插塞之间的第二部份；
在所述衬底上形成衬垫层，包括：
在形成所述插塞开口时，移除所述衬垫层形成在所述位线触点与所述存储节点插塞之间的所述第二部份，得到所述衬垫层；
其中，所述衬垫层包括相同于所述浅沟槽隔离的材料。
可选地，还包括：
在所述衬底内形成多条字线；以及
在所述衬底上形成多个字线隔离层，分别对应所述字线，其中，所述衬垫层的所述第二部份形成在相邻的所述字线隔离层之间，并包括相同于所述字线隔离层的材料。
附图说明
所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图16所绘示为根据本发明实施例第一实施例中半导体存储器件在制作过程中的结构示意图，其中：
图1为半导体存储器件在形成掩模结构后的俯视示意图；
图2为图1沿着切线A-A’的剖面示意图；
图3为半导体存储器件在形成衬垫材料层后的剖面示意图；
图4为半导体存储器件在形成触点开口后的俯视示意图；
图5为图4沿着切线A-A’的剖面示意图；
图6为半导体存储器件在形成位线触点后的剖面示意图；
图7为半导体存储器件在形成盖层后的俯视示意图；
图8为图7沿着切线A-A’的剖面示意图；
图9为图7沿着切线B-B’的剖面示意图；
图10为半导体存储器件在形成位线后的俯视示意图；
图11为图10沿着切线A-A’的剖面示意图；
图12为为图10沿着切线B-B’的剖面示意图；
图13为半导体存储器件在形成间隙壁后的俯视示意图；
图14为图13沿着切线A-A’的剖面示意图；
图15为半导体存储器件在形成触点后的俯视示意图；以及
图16为图15沿着切线A-A’的剖面示意图；
图17至图18所绘示为根据本发明实施例第二实施例中半导体存储器件在制作过程中的结构示意图，其中：
图17为半导体存储器件在形成触点后的俯视示意图；以及
图18为图17沿着切线A-A’的剖面示意图；
图19所绘示为根据本发明实施例第三实施例中半导体存储器件在制作过程中的剖面结构示意图。
其中，附图标记说明如下：
100/200/300、半导体存储器件；110、衬底；112、浅沟槽隔离；114-有源区；120-闸极结构；130-电介质层；132-氧化物层；134/136-氮化物层；138-底半导体层；140-掩模结构；142-牺牲层；144-含硅硬掩模层；146-图案化光刻胶层；148-图案；150/350-开口；150a-触点开口；152/352-衬垫材料层；154/254-衬垫层；154a-第一部分；154b-第二部分；160-位线；161-位线触点；162-半导体层；164-阻障层；166-导电层；168-盖层；168a-突出部；170-间隙壁；172-存储节点插塞；D1-第一方向；x/y-方向。
具体实施方式
为使熟习本发明实施例所属技术领域之一般技艺者能更进一步了解本发明实施例，下文特列举本发明实施例之较佳实施例，并配合所附图示，详细说明本发明实施例的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明实施例的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请先参照图1至图16，所绘示者为本发明实施例第一实施例中半导体存储器件100在制作过程中的结构示意图，其中，图1、图4、图7、图10、图13与图15为半导体存储器件100在制作过程中的俯视示意图，而其余图式则为半导体存储器件100在制作过程中的剖面示意图。如图1及图2所示，半导体存储器件100例如包括衬底110，例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘体上覆硅(silicon-on-insulator,SOI)衬底等，衬底110内设置至少一浅沟槽隔离(shallow trench isolation,STI)112，以在衬底110上定义出多个有源区(active area)114。也就是说，浅沟槽隔离112环绕着有源区114而设置在有源区114的外侧。
细部来说，有源区114相互平行、分隔地朝着第一方向D1延伸，并且在第一方向D1上具有相同的长度(未绘示)，以整体上呈现一特定排列，例如是图1所示的阵列排列(arrayarrangement)等，但不限于此。在一实施例中，有源区114的形成可借助但并不限定为以下的制作工艺。首先，提供块状衬底(bulk silicon，未绘示)，在所述块状衬底上形成一掩模层(未绘示)，所述掩模层包括可用以定义有源区114的图案，通过所述掩模层部分覆盖所述块状衬底并进行蚀刻制作工艺，部分移除所述块状衬底形成有源区114以及环绕有源区114的至少一浅沟渠(shallow trench,未绘示)，再在所述浅沟渠内填入绝缘材料(未绘示)如氧化硅、氮化硅或氮氧化硅等，以形成浅沟槽隔离112。由此，即完成衬底110的制作，衬底110内形成有顶面切齐衬底110表面的浅沟槽隔离112与有源区114。此外，在另一实施例中，还可借助一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺形成定义有源区114的图案化掩模(未绘示)，但并不限于此。
再如图1所示，半导体存储器件100还包括埋设在衬底110内的多个埋藏式闸极结构120，闸极结构120相互平行地在y方向上延伸，并同时与有源区114、浅沟槽隔离112交错。细部来说，各闸极结构120分别包括由下而上依序堆叠的电介质层(未绘示)、闸极电介质层(未绘示)、闸极(未绘示)以及盖层(未绘示)，其中，所述盖层的表面可切齐衬底110的顶表面，使得闸极结构120可作为半导体存储器件100的多条埋藏式字线(word line,WL)，用以开关后续制作工艺中所形成在衬底110内的晶体管组件(未绘示)以接收来自后续制作工艺中所形成的存储单元(memory cell,未绘示)的电压信号。在一实施例中，闸极结构120的形成可借助但并不限定为以下的制作工艺，首先，在衬底110内形成多个沟渠(未绘示)，然后，依序在各所述沟渠内形成覆盖所述沟渠整体表面的所述电介质层、闸极电介质材料层(未绘示)、以及填满所述沟渠的闸极层(未绘示)，并在回蚀刻部分的所述闸极层与所述闸极电介质材料层后形成覆盖各所述沟渠的下半部表面的所述闸极电介质层、以及填满各所述沟渠下半部的所述闸极，然后，形成填满所述沟渠上半部的所述盖层。
此外，如图2所示，半导体存储器件100还包括设置在衬底110上的电介质层130，直接覆盖各所述字线(即闸极结构120,图2未绘出)的顶面。在一实施例中，电介质层130优选地具有一复合层结构，例如包含由下而上依序堆叠的氧化物层132-氮化物层134-氧化物层136(oxide-nitride-oxide,ONO)结构，但不以此为限。然后，在衬底110上依序形成底半导体层138及掩模结构140，以在衬底110内形成如图4至图6所示的多个触点开口150a。细部来说，掩模结构140例如包含依序堆叠在电介质层130上方的牺牲层(例如包含有机电介质材料)142、含硅硬掩模(silicon-containing hard mask,SHB)层144以及图案化光刻胶层146，其中，图案化光刻胶层146具有可用以定义至少一个触点开口150a的至少一个图案148。在一实施例中，底半导体层138例如包括一半导体材料，优选地包括与牺牲层142具显着蚀刻选择的材料如掺杂多晶硅、掺杂非晶硅等含硅材料，但不以此为限。
然后，通过图案化光刻胶层146进行蚀刻制作工艺，将图案化光刻胶层146的图案148依序转移到下方的含硅硬掩模层144、牺牲层142、底半导体层138与电介质层130内，形成如图3所示的多个开口150，分别对位各有源区114。并且，在开口150形成后，完全移除图案化光刻胶层146与含硅硬掩模层144。接着，再如图3所示，在衬底110上形成衬垫材料层152，共型地覆盖在剩余的牺牲层142、底半导体层138与开口150的暴露表面上。在一实施例中，衬垫材料层152例如包括氧化硅或氮氧化硅等材料，优选地包括相同于浅沟槽隔离112的材料，但不以此为限。在另一实施例中，衬垫材料层152也可选择包括不同于浅沟槽隔离112的绝缘材料，如氮化硅或碳氮化硅等材料。
进行另一蚀刻制作工艺，通过如图3所示的开口150的轮廓向下蚀刻衬垫材料层152与部分的衬底110，形成多个触点开口150a，如图4及图5所示。同时，材料与衬垫材料层152相近的牺牲层142也在所述另一蚀刻制作工艺一并被移除，而暴露出下方的底半导体层138。其中，各触点开口150a例如是形成在相邻的两字线(即闸极结构120)之间，使得各有源区114的一部分(即衬底110)自各触点开口150a的底部暴露出。需注意的是，在所述另一蚀刻制作工艺中，系完全移除覆盖在牺牲层142顶面与如图3所示的开口150底面的衬垫材料层152，并部分移除覆盖在开口150侧壁的衬垫材料层152，形成多个衬垫层154。如此，衬垫层154直接形成在衬底110上，并覆盖在各触点开口150a的相对侧壁上，其中，衬垫层154的下半部侧壁被底半导体层138部分覆盖，而衬垫层154的上半部侧壁则完全暴露。换言之，各衬垫层154在如图4所示的俯视图中系环绕设置在各触点开口150a的侧壁上，是以，借助衬垫层154的设置可有效地控制各触点开口150a的口径，避免所述口径在前述蚀刻制作工艺中衍生因过度蚀刻而产生扩口等问题。
如图6所示，在各触点开口150a内形成位线触点(bit line contact,BLC)161，位线触点161的顶面低于衬垫层154的顶面，优选地系与底半导体层138的顶面齐高，但不以此为限。在其他实施例中，也可在实际器件需求下，选择性地形成顶面低于或高于底半导体层138的所述顶面的位线触点(未绘示)。位线触点161例如包括硅磷(SiP)等导电材料，优选地包括掺杂浓度较高的磷，但不以此为限。位线触点161的形成可借助但并不限定为以下的制作工艺，首先，施行一化学气相沉积(CVD)制作工艺，在触点开口150a内形成一导电材料层(例如包括硅磷等导电材料)，至少填满触点开口150a，接着，进行一回蚀刻制作工艺例如是一干式蚀刻制作工艺，部分移除所述导电材料层至部份填满触点开口150a的位置，以作为位线触点161。
如图7至图9所示，在衬底110上依序形成半导体层162(例如包含多晶硅、掺杂硅、掺杂磷或硅磷等材料)、阻障层164(例如包含钛及/或氮化钛)、导电层166(例如包含钨、铝或铜等低阻质的金属)与盖层168(例如包含氧化硅、氮化硅或氮氧化硅等)，覆盖在底半导体层138、衬垫层154及位线触点161上。其中，部分的半导体层162可填入触点开口150a内。需注意的是，由于各触点开口150a的周围额外设有突出衬底110表面的衬垫层154，使得依序堆叠在衬垫层154上方的半导体层162、阻障层164、导电层166与盖层168等也形成相应的突出部，使得位在顶部的盖层168的顶面形成多个向上突起的突出部168a，在如图7所示的俯视图中例如呈现环状。并且，突出部168a在垂直衬底110的方向上分别对位衬垫层154以环绕着各触点开口150a，如图8至图9所示。
如图10至图12所示，进行图案化制作工艺，图案化依序堆叠在电介质层130上方的底半导体层138、半导体层162、阻障层164、导电层166与盖层168等，形成多条位线160，相互平行且相互间隔地沿着x方向延伸并分别与有源区114与闸极结构120交错。其中，部分的位线160下方具有位线触点161，可伸入并直接接触部分的有源区114，进而电连接形成在衬底110内的所述晶体管组件，以接收或传递后续制作工艺中所形成的所述存储单元的电压信号。
需注意的是，在形成位线160时，衬垫层154的第一部分154a系部分埋设在位线160的底半导体层138内，且部分埋设在位线160的半导体层162内，使得第一部分154a在位线160延伸的方向(即x方向)上介于位线触点161与位线160之间，并在垂直于衬底110的方向上位在各有源区114的上方，如图10及图12所示。另一方面，衬垫层154的第二部分154b则在图案化底半导体层138、半导体层162、阻障层164、导电层166与盖层168后暴露出，使得第二部分154b在垂直位线160的方向(即y方向)上位在各位线160的侧壁上，且不直接接触各位线160的所述侧壁而在其间夹设出一间隙(gap,未绘示)，如图10及图11所示。此外，第二部分154b在垂直于衬底110的方向上位在浅沟槽隔离112的上方，而在衬垫层154与浅沟槽隔离112包括相同材料的实施例中，而第二部分154b可视为浅沟槽隔离112延伸在衬底110表面的延伸部分，但不以此为限。
然后，如图13及图14所示，进行沉积与回蚀刻制作工艺，在各位线160、位线触点161与第二部分154b的侧壁上形成间隙壁170，例如包括氧化硅、氮化硅、氮氧化硅、或碳氮化隙等材料。其中，间隙壁170可选择性地具有如图14所示单层结构或是具有复合层结构(未绘示)，所述复合层结构例如包括依序堆叠在各位线160侧壁上的第一间隙壁(未绘示，例如包含氮化硅)、第二间隙壁(未绘示，例如包含氧化硅)以及第三间隙壁(未绘示，例如包含氮化硅)，但不以此为限。需注意的是，在本实施例中，间隙壁170优选地填满夹设在各位线160与第二部分154b之间的所述间隙，但不以此为限。在另一实施例中，也可选择调整沉积与回蚀刻制作工艺的操作条件，使得间隙壁170部分填满夹设在各位线160与第二部分154b之间的所述间隙而形成气孔(void,未绘示)，或是未填满夹设在各位线160与第二部分154b之间的所述间隙而形成气隙(air gap,未绘示)，以进一步电性隔绝各位线160与后续形成在相邻位线160之间的导电组件等。另一方面，衬垫层154的第一部分154a则仍部分埋设在位线160的底半导体层138内，且部分埋设在位线160的半导体层162内，如前述图12所示。
后续，如图15及图16所示，形成多个触点172，与位线160交替地设置在的衬底110上，通过其间设置的间隙壁170使得触点172与位线160之间相互电性隔绝。其中，各触点172穿过电介质层130，而直接接触衬底110内的各有源区114，以作为存储节点插塞(storagenode contact)。在一实施例中，触点172例如包括铝、钛、铜或钨等低阻值的金属材料，但不以此为限。此外，触点172的形成可借助但并不限定为以下的制作工艺。首先，在位线160之间填充一电介质材料层(未绘示，例如包括氧化硅、氮氧化硅等电介质材料)。接着，借助形成在衬底110上的另一掩模层(未绘示)，部分移除所述电介质材料层与电介质层130，以在各位线之间形成多个插塞开口(未绘示)暴露出衬底110内的各有源区114的两端。然后，依序进行沉积制作工艺与回蚀刻制作工艺，在各所述插塞开口内形成触点172伸入所述插塞开口内，使得各触点172的顶面可与各位线160与间隙壁172的顶面齐平，但不以此为限。
需注意的是，在本实施例中，在所述插塞开口形成时，并未额外蚀刻到衬垫层154的第二部分154b及其上方覆盖的间隙壁170，使得在触点172形成后，衬垫层154的第二部分154b在y方向上系夹设在各触点172与各位线160之间，如图16所示。另一方面，衬垫层154的第一部分154a则仍部分埋设在位线160的底半导体层138内，且部分埋设在位线160的半导体层162内，如前述图12所示。在另一实施例中，触点172的制作还可借助自对准双重图案化制作工艺或是自对准反向图案化制作工艺，但不以此为限。此外，另需注意的是，在本实施例中还可在所述插塞开口形成前，在衬底110上先形成多个字线隔离层(未绘示，例如包括氮化硅、碳氮化硅等材料)，对应衬底110内的所述字线(即闸极结构120)，使得衬垫层154的第二部份154b在x方向上位在相邻的所述字线隔离层之间。在一实施例中，所述字线隔离层例如包括相同于衬垫层154的材料，但不以此为限。
由此，即完成本发明实施例第一实施例中半导体存储装置100的制作。依据本实施的制作方法，额外地在如图5所示的触点开口150a的侧壁设置衬垫层154，缩小触点开口150a的口径，以改善由过度蚀刻所导致触点开口150a的所述口径扩增等问题。并且，由于位线160与位线触点161是形成在衬垫层154形成之后，至少部分(即第一部分154a)的衬垫层154的系埋设在位线160内，得以在图案化位线160时有效地保护位线触点161。细部来说，如前述图12所示，埋设在位线160内的第一部分154a在位线160延伸的方向(即x方向)上介于位线触点161与位线160之间，而如前述图16所示，衬垫层154还包括第二部分154b，系在图案化位线160后暴露出，并在垂直位线160的方向(即y方向)上位在位线160与触点172之间。如此。本发明实施例的制作方法得以在后续制作工艺中继续形成存储器组件，并由所述存储器组件与所述晶体管组件共同组成一动态随机处理存储器(dynamic random accessmemory,DRAM)器件，但不以此为限。本发明实施例的半导体存储器件具有结构可靠性佳的位线触点161等组件，可有效避免产生由后续制作工艺中所形成的存储单元密度持续提升而可能衍生的结构缺陷。
然而，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明实施例之半导体存储器件及其制作工艺也可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在一实施例中，位线160也可选择包括金属位线。下文将进一步针对本发明实施例中半导体存储器件及其制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明实施例之各实施例中相同之组件是以相同之标号进行标示，以利于各实施例间互相对照。
请参照图17至图18所示，其绘示本发明实施例第二实施例中半导体存储器件200在制作过程中的结构示意图，其中，图17为半导体存储器件200在制作过程中俯视示意图，而图18则为半导体存储器件200在制作过程中的剖面示意图。本实施例的前段步骤大体上与前述第一实施例相同，如图1至图16所示，在此不再赘述。本实施例的制作工艺与前述第一实施例的主要差异在于，本实施例的衬垫层254仅包括埋设在各位线160内的第一部分154a。
细部来说，如图17至图18所示，在形成本实施例的触点172时，系在部分移除所述电介质材料层与电介质层130时，一并移除如前述实施例中所述的第二部分154b(如图10至图11所示)及其上方所覆盖的间隙壁170，而形成多个插塞开口(未绘示)。另一方面，的第一部分154a则仍部分埋设在位线160的底半导体层138内，且部分埋设在位线160的半导体层162内，如前述实施例中图12所示。如此，各所述插塞开口与各位线160之间仅设有间隙壁170，并且，在触点172形成后，各触点172与各位线160之间同样仅有间隙壁170，如图18所示。
由此，即完成本发明实施例第二实施例中半导体存储装置200的制作。依据本实施的制作方法，衬垫层254虽然仅包括埋设在各位线160内的第一部分154a，同样能缩小如图5所示的触点开口150a的口径，改善由过度蚀刻所导致触点开口150a的所述口径扩增的问题，同时在图案化位线160时有效地保护位线触点161。如此，本发明实施例的制作方法仍得以在后续制作工艺中继续形成存储器组件，并由所述存储器组件与所述晶体管组件共同组成一动态随机处理存储器器件，但不以此为限。本发明实施例的半导体存储器件200同样具有结构可靠性佳的位线触点161等组件，可有效避免产生由后续制作工艺中所形成的存储单元密度持续提升而可能衍生的结构缺陷。
请参照图19所示，其绘示本发明实施例第三实施例中半导体存储器件在制作过程中的剖面结构示意图。本实施例的步骤大体上与前述第一实施例相同，相同之处在此不再赘述。本实施例的制作工艺与前述第一实施例的主要差异在于，本实施例的衬垫层(未绘示)形成在电介质层130的表面上，而不直接接触衬底110内的浅沟槽隔离112。
细部来说，如图19所示，本实施例在通过如图1及图2所示的图案化光刻胶层146进行所述蚀刻制作工艺时，系将图案化光刻胶层146的图案148仅依序转移到下方的含硅硬掩模层144、牺牲层142与底半导体层138内，形成如图19所示的多个开口350，分别对位各有源区114。并且，在开口350形成后，完全移除图案化光刻胶层146与含硅硬掩模层144。接着，再如图19所示，在衬底110上形成衬垫材料层352，共型地覆盖在剩余的牺牲层142、底半导体层138与开口350的暴露表面上。在此操作下，通过后续进行的各项制作工艺(如前述第一实施例中图4至图16所示的各项制作工艺)，即可形成直接接触电介质层130的表面的所述衬垫层，同样设置在如前述图6所示的位线触点161的外侧，其中，所述衬垫层可同时包括如前述第一实施例所述的第一部分154a与第二部分154b，或是仅包括如前述第二实施例所述的第一部分154a。
由此，即完成本发明实施例第三实施例中半导体存储装置300的制作。依据本实施的制作方法，所述衬垫层虽是设置在电介质层130上，同样能缩小如图5所示的触点开口150a的口径，改善由过度蚀刻所导致触点开口150a的所述口径扩增的问题，同时在如前述图10至图12所示的图案化位线160时有效地保护位线触点161如此。本发明实施例的制作方法仍得以在后续制作工艺中继续形成存储器组件，并由所述存储器组件与所述晶体管组件共同组成一动态随机处理存储器器件，但不以此为限。本发明实施例的半导体存储器件300同样具有结构可靠性佳的位线触点161等组件，可有效避免产生由后续制作工艺中所形成的存储单元密度持续提升而可能衍生的结构缺陷。
整体来说，本发明实施例的制作方法系额外地在触点开口的侧壁设置衬垫层，缩小所述触点开口的口径，以改善由过度蚀刻所导致所述触点开口的所述口径扩增等问题。并且，由于位线与位线触点是形成在所述衬垫层形成之后，所述衬垫层得以在图案化所述位线时，有效地保护所述位线触点。如此。本发明实施例的制作方法得以形成组件可靠度较佳的半导体存储器件，使得所形成的所述位线触点具有优化的结构可靠性，得以有效避免产生由后续制作工艺中所形成的存储单元密度持续提升而可能衍生的结构缺陷。
以上所述仅为本发明实施例的优选实施例而已，并不用于限制本发明实施例，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (20)
1.一种半导体存储器件，其特征在于，包括：
衬底，所述衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；
多条位线，相互分隔地设置在所述衬底上；
位线触点，设置在所述位线下方并部分伸入所述有源区；
间隙壁，设置在所述位线以及所述位线触点的侧壁上；
衬垫层，沿着所述位线触点的外侧朝远离所述衬底的方向延伸，其中，所述衬垫层包括埋设在所述位线内的第一部份，所述第一部份沿所述位线延伸的方向相对设置在所述位线触点的两侧。
2.依据权利要求第1项所述之半导体存储器件，其特征在于，还包括：存储节点插塞，设置在各所述有源区上并与所述位线相互交替地设置；
所述衬垫层包括设置在所述位线触点与所述存储节点插塞之间的第二部份。
3.依据权利要求第2项所述之半导体存储器件，其特征在于，部分的所述间隙壁设置在所述第二部份上。
4.依据权利要求第1项所述之半导体存储器件，其特征在于，所述衬垫层与所述衬底内的所述浅沟槽隔离接触。
5.依据权利要求第1项所述之半导体存储器件，其特征在于，还包括：
电介质层，位于所述位线与所述衬底之间，其中，所述衬垫层与所述电介质层的表面接触。
6.依据权利要求第2项所述之半导体存储器件，其特征在于，所述衬垫层围绕所述位线触点设置，并包括不同于所述浅沟槽隔离的绝缘材料。
7.依据权利要求第6项所述之半导体存储器件，其特征在于，还包括：
多条字线，相互分隔地设置在所述衬底内；以及
多个字线隔离层，设置在所述衬底上并对应所述字线，其中，所述衬垫层的所述第二部份位在相邻的所述字线隔离层之间，并包括相同于所述字线隔离层的材料。
8.依据权利要求第1项所述之半导体存储器件，其特征在于，各所述位线包括金属位线。
9.一种半导体存储器件，其特征在于，包括：
衬底，所述衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；
多条位线，相互分隔地设置在所述衬底上，各所述位线包括由下而上依序堆叠的导电层与盖层，且所述盖层的顶部具有多个突出部；
位线触点，设置在所述位线下方并部分伸入所述有源区，其中，各所述突出部在垂直于所述衬底的方向上环绕着各所述位线触点设置。
10.依据权利要求第9项所述之半导体存储器件，其特征在于，还包括：
多个衬垫层，沿着所述位线触点的外侧朝远离所述衬底的方向延伸；
其中，沿垂直于所述衬底的方向，各所述突出部与各所述衬垫层重叠。
11.依据权利要求第10项所述之半导体存储器件，其特征在于，各所述衬垫层部份埋设在所述位线内。
12.依据权利要求第10项所述之半导体存储器件，其特征在于，还包括：间隙壁，设置在所述位线以及所述位线触点的侧壁上；存储节点插塞，设置在各所述有源区上并与所述位线相互交替地设置；
各所述衬垫层部份夹设在所述位线触点上的所述间隙壁与所述存储节点插塞之间。
13.一种半导体存储器件的制作方法，其特征在于，包括：
提供衬底，所述衬底内包括多个有源区及相邻两个有源区之间的浅沟槽隔离；
在所述衬底上形成多条位线，所述位线相互分隔地设置；
在所述位线下方形成位线触点，所述位线触点部分伸入所述有源区；
在所述位线以及所述位线触点的侧壁上形成间隙壁；
在所述衬底上形成衬垫层，所述衬垫层沿着所述位线触点的外侧朝远离所述衬底的方向延伸，其中，所述衬垫层包括埋设在所述位线内的第一部份，所述第一部份沿所述位线延伸的方向相对设置在所述位线触点的两侧；以及
在各所述有源区上形成存储节点插塞，所述存储节点插塞与所述位线相互交替地设置。
14.依据权利要求第13项所述之半导体存储器件的制作方法，其特征在于，所述衬垫层还包括形成在所述位线触点与所述存储节点插塞之间的第二部份，并且，部分的所述间隙壁形成在所述第二部份上。
15.依据权利要求第13项所述之半导体存储器件的制作方法，其特征在于，还包括：
在所述衬底上形成电介质层；
在所述电介质层上形成牺牲层，所述牺牲层内形成有开口；
在所述衬底上形成衬垫材料层，覆盖所述牺牲层与所述开口的表面，并且，部分移除所述电介质层与所述衬底，在所述衬底内形成触点开口；以及
部分移除所述衬垫材料层，形成所述衬垫层。
16.依据权利要求第15项所述之半导体存储器件的制作方法，其特征在于，在部分移除所述电介质层后，形成所述衬垫材料层。
17.依据权利要求第15项所述之半导体存储器件的制作方法，其特征在于，在部分移除所述电介质层前，形成所述衬垫材料层。
18.依据权利要求第15项所述之半导体存储器件的制作方法，其特征在于，还包括：
在所述衬底上形成电介质材料层，填充在各所述位线之间；
部分移除所述电介质材料层，形成多个插塞开口，暴露各所述有源区；以及
在各所述插塞开口内形成所述存储节点插塞。
19.依据权利要求第18项所述之半导体存储器件的制作方法，其特征在于，所述衬垫材料层包括形成在所述位线触点与所述存储节点插塞之间的第二部份；
在所述衬底上形成衬垫层，包括：
在形成所述插塞开口时，移除所述衬垫层形成在所述位线触点与所述存储节点插塞之间的所述第二部份，得到所述衬垫层；
其中，所述衬垫层包括相同于所述浅沟槽隔离的材料。
20.依据权利要求第14项所述之半导体存储器件的制作方法，其特征在于，还包括：
在所述衬底内形成多条字线；以及
在所述衬底上形成多个字线隔离层，分别对应所述字线，其中，所述衬垫层的所述第二部份形成在相邻的所述字线隔离层之间，并包括相同于所述字线隔离层的材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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