CN213026125U - 半导体存储装置 - Google Patents

Abstract

本实用新型公开了一种半导体存储装置，该半导体存储装置包含基底、多个闸极、多个位线、以及虚置位线。多个闸极沿着第一方向设置在基底内，多个位线沿着第二方向设置在基底上，虚置位线沿着第二方向设置在多个位线外侧，虚置位线的一侧壁上设有多个突出部，多个突出部系自多个位线的顶面延伸至底面，并且多个突出部在第二方向上具有相同的长度。藉此，利用该些突出部可隔离延伸至位线之外的该些闸极，而在简化的制作工艺下，形成组件可靠度较佳的半导体存储装置。

Description

半导体存储装置

技术领域

本实用新型涉及一种半导体装置，尤其是涉及一种半导体存储装置。

背景技术

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。

一般来说，具备凹入式闸极结构之DRAM单元会包含一晶体管组件与一电荷贮存装置，以接收来自于位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器组件之效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体存储装置，系借助自对准双重图案化制作工艺同时形成位在多个插塞之间的绝缘结构，以及位在虚置位线侧壁上的多个突出部。藉此，可利用该些绝缘结构隔离各个插塞，并且透过该些突出部进一步隔离延伸至外围区域内的字线，而在简化的制作工艺下，形成组件可靠度较佳的半导体存储装置，以改善其效能。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置，其包含一基底；多个闸极；多个位线；以及两虚置位线。多个闸极沿着一第一方向设置在该基底内。多个位线沿着一第二方向设置在该基底上，该第二方向垂直该第一方向。两虚置位线沿着该第二方向设置在该些位线外侧，各该虚置位线的一侧壁上设有多个突出部，该些突出部系自各该位线的顶面延伸至底面，并且各该突出部在该第二方向上具有相同的长度。

附图说明

图1至图7绘示本实用新型第一优选实施例中半导体存储装置的示意图；其中

图1为本实用新型的半导体存储装置的俯视示意图；

图2为图1中沿着切线A-A’的剖面示意图；

图3为本实用新型的半导体存储装置形成位线后的剖面示意图；

图4为图3中沿着切线A-A’的剖面示意图；

图5为本实用新型的半导体存储装置进行一自对准双层图案化制作工艺的俯视示意图；

图6为图5中沿着切线A-A’的剖面示意图；以及

图7为本实用新型的半导体存储装置形成绝缘结构后的立体示意图；

图8至图9绘示本实用新型第二优选实施例中半导体存储装置的示意图；其中

图8为本实用新型的半导体存储装置进行一自对准双层图案化制作工艺的俯视示意图；以及

图9为本实用新型的半导体存储装置形成绝缘结构后的立体示意图；

图10至图11绘示本实用新型第三优选实施例中半导体存储装置的示意图；其中，

图10为本实用新型的半导体存储装置进行一自对准双层图案化制作工艺的俯视示意图；以及

图11为本实用新型的半导体存储装置形成绝缘结构后的立体示意图。

其中，附图标记说明如下：

100、基底；101、主动区；102、存储区域；104、外围区域；106、浅沟渠隔离；108、沟渠；110、字线；112、介电层；113、闸极介电层；114、闸极；116、第一绝缘层；124、第二绝缘层；130、插塞孔；160、位线；160a、位线接触插塞；161、半导体层；163、阻障层；165、金属层；167、屏蔽层；169、虚置位线；170、侧壁层；180、第三绝缘层；181a、第一图案化牺牲图案；181b、第二图案化牺牲图案；181d、图案化牺牲图案；182、侧壁子；190、绝缘结构；191、第一部分；193、第二部分；200、插塞。

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。

请参照图1至图7，所绘示者为本实用新型第一优选实施例中，半导体存储装置的形成方法的示意图，其中，图1、图3及图5为一半导体存储装置于制作工艺中的俯视示意图，图2、图4及图6分别为图1、图3及图5中沿着切线A-A’的剖面示意图。

在本实施例中，该半导体存储装置例如是包含一凹入式闸极的随机动态处理存储器(dynamic random access memory,DRAM)，其包含有至少一晶体管组件(未绘示)以及至少一电容结构(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于字线(wordline,WL)110及位线(bit line,BL)160的电压信号。首先，如图1及图2所示，该半导体存储装置包含一存储区域(memory cell region)102以及环绕存储区域102的一外围区域(periphery region)104。具体来说，该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100的存储区域102内定义有多个主动区(active area,AA)101，主动区101相互平行且相互间隔地沿着一第一方向D1延伸，而呈一矩阵排列。基底100内还形成有多个埋藏式的闸极114，而可作为一埋藏式的字线(buried word line,BWL)110。各闸极114例如是相互平行地沿着一第二方向D2延伸，并横跨于各主动区101(在第一方向D1上)的下方，如图1所示。

在一实施例中，该半导体存储装置可利用以下步骤形成，但并不仅限于此。首先，在基底100内形成至少一浅沟渠隔离(shallow trench isolation,STI)106，以在基底100定义出图1所示的各主动区101。接着，在基底100形成多个沟渠108，各沟渠108彼此平行且朝向第二方向D2延伸，并且，在各沟渠108内依序形成覆盖沟渠108整体表面的一介电层112、填满沟渠108下半部的闸极介电层113与埋藏式的闸极114以及填满沟渠108上半部的一第一绝缘层116，其中，第一绝缘层116顶面系切齐基底100的表面，如图2所示。由此，位在各沟渠108内的闸极114则可同样地彼此平行且朝向第二方向D2延伸，形成如图1所示的字线110。

然后，如图2所示，继续在基底100的该表面上形成一第二绝缘层124，以及多个插塞孔130，其中，插塞孔130系位在相邻的两字线110之间，并暴露出一部分的基底100。第二绝缘层124例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，以覆盖基底100及其内的字线110。插塞孔130可利用以下步骤形成，但并不限于此。首先，在基底100上形成一掩膜结构(未绘示)，该掩膜结构可具有至少一个可用以定义插塞孔130的开口(未绘示)，而暴露出部分的第二绝缘层124，利用该掩膜结构进行一蚀刻工艺，移除自该开口暴露出的第二绝缘层124及其下方的部分基底100，以在基底100内形成插塞孔130，再完全移除该掩膜结构。在一实施例中，形成插塞孔130时，还可一并进行一离子布植工艺，例如是一抗接面击穿(anti-punch-through)离子布植工艺，以在插塞孔130所暴露出的基底100内进一步形成一掺杂区(未绘示)，以达到避免电流渗漏的效果。

再如图3至图4所示，在基底100上形成多个位线160以及虚置位线169。在本实施例中，位线160以及虚置位线169的形成可借助一自对准双重图案化(self-aligned doublepatterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reversepatterning,SARP)制作工艺，但并不限于此。详细来说，系先在基底100上先形成一半导体层(未绘示，例如是一多晶硅层)，填满插塞孔130并进一步覆盖在基底100上，再依序于该半导体层上形成一阻障层(未绘示，例如包含一钛层及/或一氮化钛层)、一金属层(未绘示，例如是钨、铝或铜等低阻质的金属)以及一屏蔽层(未绘示，例如是氮化硅、氧化硅或碳氮化硅等绝缘材质)，但不以此为限。然后，进行该自对准双重图案化制作工艺或者是该自对准反向图案化制作工艺，图案化该半导体层、该阻障层、该金属层以及该屏蔽层而在基底100上形成多个位线160以及两个虚置位线169。如图3所示，多个位线160形成在存储区域102内，两个虚置位线169形成在外围区域104内，并在第二方向D2上位在多个位线160的两相对侧。并且，多个位线160以及两个虚置位线169相互平行地沿着一第三方向D3延伸，使得多个位线160可同时横跨第一方向D1上的主动区101以及第二方向D2上的字线110，其中，第三方向D3系不同于第一方向D1与第二方向D2，优选地是与第二方向D2垂直而不垂直于第一方向D1，但不以此为限。在本实施例中，各虚置位线169的线宽(例如是在第二方向D2上的宽度)W2较佳系大于各位线160的线宽，但不以此为限。藉此，在进行位线160以及的虚置位线169的制作工艺时，位线160的制作工艺较不会受到邻近虚置位线169的制作工艺的影响，而可形成组件可靠度较佳的位线。

此外，如图4所示，各个位线160是由图案化制作工艺后的半导体层161、阻障层163、金属层165以及屏蔽层167所共同组成，而填入各个插塞孔130内的半导体层161即形成各个位线接触插塞(bit line contact,BLC)160a，分别位在各个位线160的下方，介于两相邻的字线110之间。如此，位线接触插塞160a是与位线160即可一体成型，而位线160与字线110则可藉由第二绝缘层124相互隔离，并可进一步透过位线接触插塞160a电连接至该半导体存储装置中的该至少一晶体管组件的一源极/汲极区。另一方面，各个虚置位线169同样是由图案化制作工艺后的半导体层(未绘示)、阻障层(未绘示)、金属层(未绘示)以及屏蔽层(未绘示)所共同组成。而后，继续在各个位线160以及各个虚置位线169的侧壁形成一侧壁层170。在一实施例中，侧壁层170可以具有一单层结构(如图3所示)，例如包含整体相同的介电材料，如氧化硅、氮化硅、氮氧化硅等，也可以具有一复合层结构，例如包含依序形成的第一侧壁层、第二侧壁层等，且该第一侧壁层、该第二侧壁层可包含不同的介电材料。

接着，如图5至图7所示，在基底100上形成一绝缘结构190。在本实施例中，绝缘结构190的形成同样可借助一自对准双重图案化制作工艺，但并不限于此。详细来说，系先在基底100上先形成一第三绝缘层180，填满位线160以及虚置位线169之间的空间，并进一步覆盖在虚置位线169两侧的基底100上。并且，第三绝缘层180的顶面可与位线160以及虚置位线169的顶面齐平，如图6所示。在一实施例中，第三绝缘层180可包括一合适的绝缘材质，如氮化硅、氧化硅或碳氮化硅等，较佳是与位线160上方的屏蔽层167包括相同的绝缘材质，但不以此为限。然后，透过一光刻工艺在第三绝缘层180、位线160以及虚置位线169的上方形成长条状的多个第一图案化牺牲图案(mandrels)181a以及多个第二图案化牺牲图案181b，再依序进行沉积及回蚀刻工艺，以在各个第一图案化牺牲图案181a以及各个第二图案化牺牲图案181b的侧壁形成一侧壁子182，如图5以及图6所示。其中，第一图案化牺牲图案181a以及第二图案化牺牲图案181b皆是相互平行地沿伸于第二方向D2上，并具有相同的长度(未标示)。并且，各个第一图案化牺牲图案181a以及各个第二图案化牺牲图案181b较佳系形成在相邻的两字线110之间，使得后续形成在第一图案化牺牲图案181a以及第二图案化牺牲图案181b侧壁上的一部分侧壁子182(在第二方向D2上的部分，即垂直部分)可对位于基底100内的字线110，如图6所示。

需注意的是，第一图案化牺牲图案181a以及第二图案化牺牲图案181b的两端可分别延伸至两侧的虚置位线169上(意即，延伸至外围区域104)，例如可分别延伸至虚置位线169的外侧(远离位线160的一侧)侧壁或是内侧(邻接位线160的一侧)侧壁上。换言之，在本实施例中，第一图案化牺牲图案181a(或是第二图案化牺牲图案181b)之间虽是彼此对位并排，但是各个第一图案化牺牲图案181a与各个第二图案化牺牲图案181b之间并非对位并排，而是错位排列。举例来说，相邻的第一图案化牺牲图案181a以及第二图案化牺牲图案181b的两端在第二方向D2上系错开一段距离，例如错开约等于或小于虚置位线169线宽的距离，如图5所示，但不以此为限。在此情况下，后续形成在第一图案化牺牲图案181a侧壁上的一部分侧壁子182(在第三方向D3上的部分，即水平部分)以及形成在第二图案化牺牲图案181b侧壁上的一部分侧壁子182(在第三方向D3上的部分，即水平部分)则同样会错开一段距离，例如系错开约等于或小于虚置位线169线宽的距离，如图5所示。并且，该部分(即水平部分)的侧壁子182可恰好落在虚置位线169外侧的该侧壁上方或是位在虚置位线169的上方，如图5所示。落在虚置位线169外侧的该侧壁上方的该部分侧壁子182在第二方向D2上可具有一厚度。

后续，完全地去除第一图案化牺牲图案181a与第二图案化牺牲图案181b，并透过侧壁子182的覆盖而对下方的第三绝缘层180进行一蚀刻工艺，形成绝缘结构190，如图7所示。如此，绝缘结构190可包括延伸于第二方向D2上的多个第一部分191，以及延伸于第三方向D3上的多个第二部分193，各个第二部分193对位于该两相邻的第一部分191。详细来说，第一部分191的形成系对应于侧壁子182在第二方向D2上的部分(即垂直部分)，然而，侧壁子182的该部分在进行图案转移时会部分受到第三方向D3上的位线160遮挡，使得所形成的第一部分191系相互平行且隔断地延伸于第二方向D2上，并且，相邻第一部分191之间具有相同的间隔而呈现一矩阵排列，如图7所示。换言之，绝缘结构的第一部分191与设置在第三方向D3上的位线160系相互交错设置。另一方面，第二部分193的形成系对应于侧壁子182在第三方向D3上的部分(即水平部分)，而具有与侧壁子182的该部分相同的厚度，然而，侧壁子182的该部分在进行图案转移时，则会受到第三方向D3上的虚置位线169遮挡，使得第二部分193仅形成在虚置位线169外侧的该侧壁上，并且，相邻第二部分193之间具有较大的间隔，如图7所示。

此外，需特别说明的是，绝缘结构190的第二部分193的形成位置因恰好落在虚置位线169外侧的该侧壁上，而可成为虚置位线169该侧壁上的多个突出部。其中，绝缘结构190的第一部分191、第二部分193(即突出部)的顶面是与虚置位线169的顶面共平面，而使绝缘结构190的第一部分191、第二部分193(即突出部)与虚置位线169在基底100上的高度相同，并且，绝缘结构190的各个第二部分193(即突出部)在第三方向D3上具有相同的长度，如图7所示。绝缘结构190的第二部分193(即该突出部)因是位在外围区域104内，可进一步隔离虚置位线169以及延伸至外围区域104内的字线110，以避免在后端制作工艺中，电连接虚置位线169的插塞以及电连接字线110的插塞在设置位置上过于接近而发生短路。而后，再如图7所示，还可继续在基底100上形成多个插塞200，直接接触一部分的基底100。各个插塞200系形成在存储区域102内，其中，各个插塞200在第二方向D2上是与各个位线160交替排列，并透过位线160两侧的侧壁层170相互隔离，而各个插塞200在第三方向D3上则是与绝缘结构190的第一部分191交替排列，并透过第一部分191隔离各个插塞200。

由此，即完成本实用新型第一优选实施例中该半导体存储装置的形成方法。本实施例的形成方法系借助该自对准双重图案化制作工艺形成绝缘结构190，透过绝缘结构190的第一部分191隔离各个插塞200，同时透过绝缘结构190的第二部分193隔离延伸至外围区域104内的字线110。如此，即可在简化的制作工艺下，形成组件可靠度较佳的半导体存储装置，以改善其效能。

本实用新型所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本实用新型的半导体存储装置亦可能有其它态样，或是透过其他制作工艺形成，而不限于前述。举例来说，在前述的实施例中，该半导体存储装置的形成方法虽是先借助该自对准双重图案化工艺来形成绝缘结构190，但并不以此为限，在另一实施例中，亦可借助自对准反向图案化制作工艺来形成。因此，下文将进一步针对半导体存储装置及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图8至图9所示，所绘示者为本实用新型第二优选实施例中，半导体存储装置的形成方法的示意图，其中，图8为一半导体存储装置于制作工艺中的俯视示意图，图9为一半导体存储装置于制作工艺中的立体示意图。本实施例的形成方法大体上与前述第一优选实施例中的形成方法相同，如图1至图5所示，相同之处容不再赘述。而本实施例与前述实施例的主要差异在于绝缘结构190的制作。

在本实施例中，绝缘结构190的形成同样可借助一自对准双重图案化制作工艺，并且本实施例的自对准双重图案化制作工艺大体上与前述实施例相同，其差异处仅在于第一图案化牺牲图案181a与第二图案化牺牲图案181b在第二方向D2上错开的距离，例如系错开约1/2至1/3虚置位线169线宽的距离，如图8所示，但不以此为限。也就是说，第一图案化牺牲图案181a以及第二图案化牺牲图案181b的两端系分别延伸至虚置位线169的外侧(远离位线160的一侧)侧壁上，或者是延伸至虚置位线169上，使得后续形成在第一图案化牺牲图案181a侧壁上的一部分侧壁子182(在第三方向D3上的部分，即水平部分)以及形成在第二图案化牺牲图案181b侧壁上的一部分侧壁子182(在第三方向D3上的部分，即水平部分)可完全位在虚置位线169外侧的该侧壁上方，或是部分位在虚置位线169外侧的该侧壁上方，而具有不同的厚度、T2，如图8所示。

后续，完全地去除第一图案化牺牲图案181a与第二图案化牺牲图案181b，并透过侧壁子182的覆盖而对下方的绝缘层(未绘示)进行一蚀刻工艺，形成绝缘结构190，如图9所示。如此，绝缘结构190可包括延伸于第二方向D2上的多个第一部分191，以及延伸于第三方向D3上的多个第二部分193。详细来说，第一部分191第一部分191的形成系对应于侧壁子182在第二方向D2上的部分(即垂直部分)，然而，侧壁子182的该部分在进行图案转移时会部分受到第三方向D3上的位线160遮挡，使得所形成的第一部分191第一部分191系相互平行且隔断地延伸于第二方向D2上，并且，相邻第一部分191之间具有相同的间隔而呈现一矩阵排列，如图9所示。换言之，绝缘结构的第一部分191与设置在第三方向D3上的位线160系相互交错设置。另一方面，第二部分193的形成系对应于侧壁子182在第三方向D3上的部分(即水平部分)，然而，侧壁子182的该部分在进行图案转移时，则会受到第三方向D3上的虚置位线169部分遮挡，使得所形成的第二部分193具有不同的厚度、T2。并且，厚度较大的第二部分193以及厚度较小的第二部分193在第三方向D3上依序交替排列，如图9所示。

如此，本实施例的绝缘结构190的第二部分193同样可成为虚置位线169该侧壁上的多个突出部，其中，绝缘结构190的第一部分191、第二部分193(即突出部)的顶面是与自虚置位线169的顶面共平面，而使绝缘结构190的第一部分191、第二部分193(即突出部)与虚置位线169在基底100上的高度相同，并且，绝缘结构190的各个第二部分193(即突出部)在在第三方向D3上具有相同的长度，如图9所示。绝缘结构190的第二部分193(即该突出部)亦可进一步隔离虚置位线169以及延伸至外围区域104内的字线110，以避免在后端制作工艺中，电连接虚置位线169的插塞以及电连接字线110的插塞在设置位置上过于接近而发生短路。而后，同样可在基底100上形成多个插塞200。各个插塞200系形成在存储区域102内，其中，各个插塞200在第二方向D2上是与各个位线160交替排列，并透过位线160两侧的侧壁层170相互隔离，而各个插塞200在第三方向D3上则是与绝缘结构190的第一部分191交替排列，并透过第一部分191隔离各个插塞200。

由此，即完成本实用新型第二优选实施例中该半导体存储装置的形成方法。本实施例同样系借助该自对准双重图案化制作工艺形成绝缘结构190，透过绝缘结构190的第一部分191隔离各个插塞200，同时透过绝缘结构190的第二部分193隔离延伸至外围区域104内的字线110。如此，同样可在简化的制作工艺下，形成组件可靠度较佳的半导体存储装置，以改善其效能。

请参照图10至图11所示，所绘示者为本实用新型第三优选实施例中，半导体存储装置的形成方法的示意图，其中，图10为一半导体存储装置于制作工艺中的俯视示意图，图11为一半导体存储装置于制作工艺中的立体示意图。本实施例的形成方法大体上与前述第一或第二优选实施例中的形成方法相同，如图1至图5所示，相同之处容不再赘述。而本实施例与前述实施例的主要差异在于绝缘结构190的制作。

在本实施例中，绝缘结构190的形成同样可借助一自对准双重图案化制作工艺，并且本实施例的自对准双重图案化制作工艺大体上与前述实施例相同，其差异处仅在于多个图案化牺牲图案181d彼此对位并排，并且，各个图案化牺牲图案181d的两端皆可延伸至两侧虚置位线169的外侧(远离位线160的一侧)侧壁上。如此，后续形成在图案化牺牲图案181d侧壁上的一部分侧壁子182(在第三方向D3上的部分，即水平部分)则可完全位在虚置位线169外侧的该侧壁上方，并具有厚度，如图10所示。

后续，完全地去除图案化牺牲图案181d，并透过侧壁子182的覆盖而对下方的绝缘层(未绘示)进行一蚀刻工艺，形成绝缘结构190，如图11所示。如此，绝缘结构190可包括延伸于第二方向D2上的多个第一部分191，以及延伸于第三方向D3上的多个第二部分193。详细来说，第一部分191的形成系对应于侧壁子182在第二方向D2上的部分(即垂直部分)，然而，侧壁子182的该部分在进行图案转移时会部分受到第三方向D3上的位线160遮挡，使得所形成的第一部分191系相互平行且隔断地延伸于第二方向D2上，而呈现一矩阵排列，如图11所示。另一方面，第二部分193的形成系对应于侧壁子182在第三方向D3上的部分(即水平部分)，使得第二部分193可恰好形成在虚置位线169外侧的该侧壁上，进而成为虚置位线169该侧壁上的多个突出部，其中，绝缘结构190的第一部分191、第二部分193(即各该突出部)的顶面是与虚置位线169的顶面共平面，而使绝缘结构190的第一部分191、第二部分193(即突出部)与虚置位线169在基底100上的高度相同，并且，绝缘结构190的各个第二部分193(即突出部)在第三方向D3上具有相同的长度，以及在第二方向D2上具有相同的厚度，如图11所示。该突出部因是位在外围区域104内，可进一步隔离虚置位线169以及延伸至外围区域104内的字线110，以避免在后端制作工艺中，电连接虚置位线169的插塞以及电连接字线110的插塞在设置位置上过于接近而发生短路。

而后，同样可在基底100上形成多个插塞200。各个插塞200系形成在存储区域102内，其中，各个插塞200在第二方向D2上是与各个位线160交替排列，并透过位线160两侧的侧壁层170相互隔离，而各个插塞200在第三方向D3上则是与绝缘结构190的第一部分191交替排列，并透过第一部分191隔离各个插塞200。由此，即完成本实用新型第三优选实施例中该半导体存储装置的形成方法。本实施例的形成方法同样系借助该自对准双重图案化制作工艺形成绝缘结构190，透过绝缘结构190的第一部分191隔离各个插塞200，同时透过绝缘结构190的第二部分193隔离延伸至外围区域104内的字线110。如此，同样可在简化的制作工艺下，形成组件可靠度较佳的半导体存储装置，以改善其效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种半导体存储装置，其特征在于，包含：

一基底；

多个闸极，沿着一第一方向设置在所述基底内；

多个位线，沿着一第二方向设置在所述基底上，所述第二方向垂直所述第一方向；以及

一虚置位线，沿着所述第二方向设置在多个所述位线外侧，所述虚置位线的侧壁上设有多个突出部，多个所述突出部的顶面是与所述虚置位线的顶面共平面。

2.根据权利要求1所述的半导体存储装置，其特征在于，各所述突出部在所述第二方向上具有相同的长度。

3.根据权利要求1所述的半导体存储装置，其特征在于，各所述突出部在所述第一方向上具有不同的厚度。

4.根据权利要求3所述的半导体存储装置，其特征在于，厚度不同的各所述突出部在所述第二方向上交替设置。

5.根据权利要求1所述的半导体存储装置，其特征在于，还包含：

多个绝缘结构，沿着所述第一方向设置在所述基底上，并对位于多个所述闸极，多个所述位线与多个所述绝缘结构相互交错设置。

6.根据权利要求5所述的半导体存储装置，其特征在于，各所述突出部对位于多个所述绝缘结构中任两相邻的所述绝缘结构。

7.根据权利要求5所述的半导体存储装置，其特征在于，多个所述绝缘结构以及多个所述突出部包括相同的材质。

8.根据权利要求5所述的半导体存储装置，其特征在于，多个所述绝缘结构以及多个所述突出部在所述基底上的高度相同。

9.根据权利要求5所述的半导体存储装置，其特征在于，还包含：

多个插塞，设置在所述基底上，多个所述插塞在所述第一方向设上与多个所述位线交替设置，并在所述第二方向上与多个所述绝缘结构交替设置。

10.根据权利要求1所述的半导体存储装置，其特征在于，各所述位线包括依序堆栈的一半导体层、一阻障层、一金属层以及一屏蔽层，所述屏蔽层以及多个所述突出部包括相同的材质。

11.根据权利要求1所述的半导体存储装置，其特征在于，所述虚置位线的线宽大于各所述位线的线宽。

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