CN113629057B - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明实施例公开一种半导体结构及其制造方法，半导体结构包括衬底、有源柱结构、字线、栅介质层和本体线，有源柱结构设于衬底上；字线设于有源柱结构的第一侧，且沿第一方向延伸，栅介质层设置在字线与有源柱结构的沟道层之间；本体线设于有源柱结构第二侧，且沿第一方向延伸，本体线与沟道层直接接触；其中，第一侧和第二侧相反设置。
Description
技术领域
本发明涉及半导体制造技术领域，具体而言，涉及一种半导体结构及其制造方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)的每个存储单元均包括存储电容和晶体管，通过晶体管控制存储单元的数据写入或读取。然而，相关技术中的存储器的垂直晶体管会出现阵列阈值电压不稳定的问题，而造成电容信号错误的问题，导致良率较低。
发明内容
本发明实施例提供一种半导体结构及其制造方法，以解决相关技术中存在的电容信号错误的问题。
本发明实施例的半导体结构，包括：
衬底；
有源柱结构，设于所述衬底上；
字线，设于所述有源柱结构的第一侧，且沿第一方向延伸；
栅介质层，设置在所述字线与所述有源柱结构的沟道层之间；以及
本体线，设于所述有源柱结构的第二侧，且沿第一方向延伸，所述本体线与所述沟道层直接接触；
其中，所述第一侧和所述第二侧相反设置。
根据本发明的一些实施方式，所述有源柱结构的数量为多个，且多个所述有源柱结构呈阵列方式设于所述衬底上；
所述字线和所述本体线的数量均为多个，成对设置的所述字线和所述本体线分别设置在各所述有源柱结构的第一侧和第二侧。
根据本发明的一些实施方式，所述衬底包括阵列区和外围区，所述有源柱结构设于所述阵列区上；
相邻的两个所述本体线位于所述外围区的部分相连接。
根据本发明的一些实施方式，所述字线和所述本体线均包括朝向所述衬底的底面、朝向所述有源柱结构且与所述底面连接的第一侧面以及连接于所述底面和所述第一侧面的第二侧面；
其中，所述第二侧面为曲面。
根据本发明的一些实施方式，所述第二侧面为外圆弧面。
根据本发明的一些实施方式，所述半导体结构还包括位线，所述位线设于所述衬底上，且位于所述字线和所述本体线的下方；
所述位线沿第二方向延伸，并与所述有源柱结构的漏极层接触；
所述第一方向与所述第二方向相互垂直。
根据本发明的一些实施方式，所述位线的数量为多个，成对设置的所述位线分别设于所述有源柱结构的相对两侧。
根据本发明的一些实施方式，所述漏极层的相反两侧分别设有位线沟槽，部分所述位线设置在所述位线沟槽内。
根据本发明的一些实施方式，所述有源柱结构的漏极层和源极层为第一掺杂型层，所述有源柱结构沟道层为第二掺杂型层。
本发明实施例的半导体结构的制造方法，包括：
形成衬底，所述衬底上具有沿垂直于所述衬底的方向延伸的有源柱结构，所述有源柱结构包括源极层、沟道层和漏极层；
在所述沟道层的第一侧形成栅介质层和字线，所述栅介质层设于所述字线和所述沟道层之间；
在所述沟道层的第二侧形成本体线，所述本体线与所述沟道层直接接触；
其中，所述字线和所述本体线均沿第一方向延伸，所述第一侧和所述第二侧相反设置。
根据本发明的一些实施方式，在所述沟道层的第一侧形成栅介质层和字线，所述栅介质层设于所述字线和所述沟道层之间，在所述沟道层的第二侧形成本体线，所述本体线与所述沟道层直接接触，包括：
在所述沟道层的侧壁形成栅介质层；
去除所述沟道层的第二侧的所述栅介质层；
沉积字线材料层，所述字线材料层填充满相邻的所述有源柱结构之间的间隙；
刻蚀所述字线材料层，形成所述字线和所述本体线。
根据本发明的一些实施方式，形成衬底，包括：
提供初始衬底；
沿着所述初始衬底的厚度方向，刻蚀部分所述初始衬底，形成所述有源柱结构，且未刻蚀的所述初始衬底为所述衬底。
根据本发明的一些实施方式，形成衬底，还包括：
掺杂第二类型离子至相邻所述有源柱结构之间的所述衬底内，形成阱区。
根据本发明的一些实施方式，所述方法还包括：
在所述有源柱结构的相对两侧分别形成位线，所述位线设于所述字线和所述本体线的下方，且沿第二方向延伸，所述第二方向和所述第一方向相互垂直；
在所述有源柱结构的相对两侧分别形成位线，包括：
刻蚀所述有源柱结构的两个相对的侧壁，形成分别位于所述漏极层的两个相对侧壁的位线沟槽；
形成位线，成对的所述位线分别覆盖所述漏极层的所述位线沟槽。
根据本发明的一些实施方式，所述方法还包括：
对所述有源柱结构的顶部进行离子注入，由掺杂后的所述有源柱结构的顶部构成所述有源柱结构的源极层。
根据本发明的一些实施方式，所述方法还包括：
于所述有源柱结构的上方形成与所述源极层电连接的存储结构。
上述发明中的一个实施例至少具有如下优点或有益效果：
一方面，使得作为所述垂直晶体管有源区的所述有源柱结构的底面能够直接与所述衬底接触连接，形成载流子通道；另一方面，所述本体线作为所述有源柱结构与所述衬底之间的通道，也能将所述垂直晶体管沟道层域中感应出来的多余的反型载流子导入所述衬底。两方面共同作用，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1示出的是本发明实施例的半导体结构的示意图。
图2示出的是图1中沿X-X的剖面示意图。
图3至图24示出的是本发明实施例的半导体结构的制造方法的不同工艺阶段的立体示意图。
其中，附图标记说明如下：
100、衬底 100a、初始衬底
110、有源柱结构 1101、第一侧壁
1102、第二侧壁 110b、顶部
111、漏极层 112、沟道层
1123、位线沟槽 113、源极层
120a、字线 120b、本体线
121、底面 122、第一侧面
123、第二侧面 131、位线
210、第一光刻胶层 211、第一开口
220、第二光刻胶层 221、第二开口
230、第三光刻胶层 231、第三开口
240、第四光刻胶层
241、第四开口 250、第五光刻胶层
310、第一牺牲层 320、第二牺牲层
410、第一介电层 411、保留的第一介电层
420、第二介电层 421、保留的第二介电层
430、第三介电层 440、第四介电层
520、沟槽 600、字线材料层
601、位线材料层 700、存储结构
D1、第一方向 D2、第二方向
D3、第三方向
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
如图1和图2所示，图1示出的是本发明实施例的半导体结构的示意图。本发明实施例的半导体结构，包括：衬底100、有源柱结构110、栅介质层、字线120a和本体线120b，有源柱结构110设于衬底100上，包括源极层113、沟道层112和漏极层111；字线120a设于有源柱结构110的第一侧，且沿第一方向D1延伸；栅介质层设置在字线120a与有源柱结构110的沟道层112之间；本体线120b设于有源柱结构110第二侧，且沿第一方向D1延伸，本体线120b与沟道层112直接接触；其中，第一侧和第二侧相反设置。
所述有源柱结构110沿图1中的第三方向D3延伸。所述有源柱结构110包括源极层113、漏极层111和沟道层112。在本实施方式中，通过调整所述字线120a的位置并增加连接所述有源柱结构110和所述衬底100的所述本体线120b，使得所述字线120a和所述本体线120b分布于所述有源柱结构110的相对两侧，一方面，使得作为所述垂直晶体管有源区的所述有源柱结构110的底面能够直接与所述衬底100接触连接，形成载流子通道；另一方面，所述本体线120b作为所述有源柱结构110与所述衬底100之间的通道，也能将所述垂直晶体管沟道层域中感应出来的多余的反型载流子导入所述衬底100。两方面共同作用，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应。
所述有源柱结构110的材料可以为但不限于硅，所述衬底100的材料也可以为但不限于硅。
在本实施例中，有源柱结构110的数量为多个，且多个有源柱结构110呈阵列方式设于衬底100上。字线120a和本体线120b的数量均为多个，成对设置的字线120a和本体线120b分别设置在各有源柱结构110的沟道层112的相对的两侧。
在一实施方式中，字线120a和本体线120b同层设置且材料相同。
具体来说，将所述字线120a与所述本体线120b同层设置且材料相同，从而可以同步形成所述字线120a和所述本体线120b，简化所述半导体结构的形成步骤，降低所述半导体结构的制程成本。所述字线120a与所述本体线120b122的材料可以均为导电材料，例如铜、铝、钨、镍、或者多晶硅。
在一实施方式中，衬底100包括阵列区和外围区，有源柱结构110设于阵列区上。相邻的两个本体线120b位于外围区的部分相连接。相比于相关技术中的单边字线120a的设计方案，本实施例中将成对设置的本体线120b在外围区的部分相连接，这样可使两个本体线120b均可打开所连接的晶体管，避免因单边字线断线造成晶体管无法打开的问题，提升了良率。
可选地，字线120a和本体线120b均包括朝向衬底100的底面121、朝向有源柱结构110且与底面121连接的第一侧面122以及连接于底面121和第一侧面122的第二侧面123；其中，第二侧面123为曲面。通过将字线120a和本体线120b的第二侧面123设计为曲面，可使字线120a和本体线120b不易漏电。
作为优选，第二侧面123为外圆弧面。
在一实施方式中，半导体结构还包括位线131，位线131设于衬底100上，且位于字线120a和本体线120b的下方；位线131沿第二方向D2延伸，并与漏极层111相接触；第一方向D1与第二方向D2相互垂直。
所述位线131的材料可以为铜、铝、钨、镍、或者多晶硅等导电材料。
可选地，位线131的数量为多个，各位线131均沿着第二方向D2延伸，且成对设置的位线131分别设于有源柱结构110的相对两侧。
可选地，半导体结构还包括存储结构700，存储结构700形成在所述有源柱结构110的上方。
可选的，所述存储结构700可以为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
如图2所示，图2示出的是图1中沿X-X的剖面示意图。有源柱结构110包括源极层113、沟道层112和漏极层111。漏极层111设于衬底100的表面，沟道层112设于漏极层111上方，源极层113设于沟道层112上方。成对设置的位线131分别设置在漏极层111的两个相对侧。
可选地，漏极层111的相反两侧分别设有位线沟槽1123，部分位线131设置在位线沟槽1123内。
在本实施例中，通过将成对设置的位线131分别设置在位线沟槽1123内，可以增加位线131的接触面积并降低接触电阻值。另外，成对设置的位线131设置在有源柱结构110的相对两侧，可避开光罩或机台最小线宽的限制。
可选地，漏极层111和源极层113为第一掺杂型层，沟道层112为第二掺杂型层。
具体地，漏极层111和源极层113可以进行N型掺杂，沟道层112可以进行P型掺杂。
本发明的另一方面，还提供一种半导体结构的制造方法。如图3至图24所示，图3至图24示出的是本发明实施例的半导体结构的制造方法的不同工艺阶段的立体示意图。
本发明实施例的半导体结构的制造方法，包括：形成衬底，衬底上具有沿垂直于衬底的方向延伸的有源柱结构，有源柱结构包括源极层、沟道层和漏极层；在所述沟道层的第一侧形成栅介质层和字线，所述栅介质层设于所述字线和所述沟道层之间；在所述沟道层的第二侧形成本体线，所述本体线与所述沟道层直接接触；其中，所述字线和所述本体线均沿第一方向延伸，所述第一侧和所述第二侧相反设置。
具体地，如图3所示，提供初始衬底100a，并在初始衬底100a的表面形成第一光刻胶层210，第一光刻胶层210具有第一开口211。
可以理解的是，衬底100可以为单晶硅衬底、单晶锗衬底、锗硅衬底等。所述衬底100还可以为N型或P型掺杂。在本实施例中，所述衬底100为P型掺杂的单晶硅衬底。
作为示例，所述第一光刻胶层210的材料为具有正性光刻胶抗反射材料或正性光刻胶，对待形成第一开口211的区域以外的第一光刻胶层210区域进行曝光处理，使所述曝光区域的第一光刻胶层210的材料发生降解反应，而未曝光区域的第一光刻胶层210的材料保持不变；对曝光处理后的第一光刻胶层210进行显影处理，发生降解反应的材料溶于显影液中，而未发生降解反应的材料不溶于显影液，从而形成具有第一开口211的第一光刻胶层210。
作为另一实施例，第一光刻胶层210材料为具有负性光刻胶特性的抗反射材料或负性光刻胶，因此，对待形成第一开口211的区域对应的第一光刻胶层210的区域进行曝光处理，使所述曝光区域的第一光刻胶层210的材料发生交联反应(cross-linked)，而未曝光区域的第一光刻胶层210的材料保持不变；对曝光处理后的第一光刻胶层210进行显影处理，发生交联反应的材料不溶于显影液中，而未发生交联反应的材料溶于显影液，从而形成具有第一开口211的第一光刻胶层210。
如图4所示，沿着初始衬底100a的厚度方向(第三方向D3)，以第一光刻胶层210为掩膜刻蚀部分初始衬底100a，形成有源柱结构110，且未刻蚀的初始衬底为衬底100。
有源柱结构110可以沿着第三方向D3延伸，其中第一方向D1、第二方向D2和第三方向D3两两相互垂直。应当理解的是，有源柱结构110的数量应视设计需要而定。
如图5所示，沉积第一牺牲层310，第一牺牲层310覆盖有源柱结构110的侧壁和衬底100的表面。当然，第一牺牲层310还可以覆盖有源柱结构110的顶面，第一光刻胶层210形成于第一牺牲层310的上表面。
在一实施方式中，第一牺牲层310的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等。
在本实施例中，第一牺牲层310的材料为氧化硅。
沉积第一牺牲层310之后，掺杂第二类型离子至相邻有源柱结构110之间的衬底内，形成阱区。
需要说明的是，在掺杂过程中，由于第一光刻胶层210覆盖在每个有源柱结构110的顶面，故掺杂离子并不会进入有源柱结构110内。另外，第一牺牲层310的存在可保护衬底100在掺杂过程中不被损坏。
如图6所示，进行P型掺杂后，去除所述第一牺牲层310和第一光刻胶层210。
如图7所示，沉积第一介电层410，第一介电层410填充满相邻的有源柱结构110之间的间隙，之后进行机械磨平工艺。
在一实施方式中，第一介电层410的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等绝缘材料。
如图8所示，在有源柱结构110的顶面和第一介电层410的表面形成第二光刻胶层220，第二光刻胶层220具有第二开口221。第二开口221将第二光刻胶层220分隔为多个条状结构，多个条状结构分别覆盖多列有源柱结构110的顶面以及多有源柱结构110中相邻的两个有源柱结构110之间的第一介电层410的顶面。
作为示例，所述第二光刻胶层220的材料为具有正性光刻胶抗反射材料或正性光刻胶，对待形成第二开口221的区域以外的第二光刻胶层220区域进行曝光处理，使所述曝光区域的第二光刻胶层220的材料发生降解反应，而未曝光区域的第二光刻胶层220的材料保持不变；对曝光处理后的第二光刻胶层220进行显影处理，发生降解反应的材料溶于显影液中，而未发生降解反应的材料不溶于显影液，从而形成具有第二开口221的第二光刻胶层220。
作为另一实施例，第二光刻胶层220材料为具有负性光刻胶特性的抗反射材料或负性光刻胶，因此，对待形成第二开口221的区域对应的第二光刻胶层220的区域进行曝光处理，使所述曝光区域的第二光刻胶层220的材料发生交联反应(cross-linked)，而未曝光区域的第二光刻胶层220的材料保持不变；对曝光处理后的第二光刻胶层220进行显影处理，发生交联反应的材料不溶于显影液中，而未发生交联反应的材料溶于显影液，从而形成具有第二开口221的第二光刻胶层220。
形成具有第二开口221的第二光刻胶层220之后，以第二光刻胶层220为掩膜，沿着第三方向D3刻蚀部分所述第一介电层410，保留的第一介电层411覆盖刻蚀形成的沟槽的底部，以为后续形成的位线131与衬底100之间提供绝缘。
如图9所示，在有源柱结构110的相对的两侧壁，即第一侧壁1101和第二侧壁1102，分别形成位线沟槽1123。位线沟槽1123用以容置部分位线131。
如图10所示，去除第二光刻胶层220。
如图11所示，沉积第二牺牲层320，第二牺牲层320覆盖所述位线沟槽1123的内壁。
在有源柱结构110的顶面和第二牺牲层320的表面形成第三光刻胶层230，第三光刻胶层230具有第三开口231。第二牺牲层320还可以覆盖有源柱结构110的顶面，第三光刻胶层230形成于第二牺牲层320的顶面。
第三开口231将第三光刻胶层230分隔为多个条状结构，多个条状结构分别覆盖多列有源柱结构110的顶面以及多列有源柱结构110中相邻的两个有源柱结构110之间的第一介电层410的顶面。
作为示例，所述第三光刻胶层230的材料为具有正性光刻胶抗反射材料或正性光刻胶，对待形成第三开口231的区域以外的第三光刻胶层230区域进行曝光处理，使所述曝光区域的第三光刻胶层230的材料发生降解反应，而未曝光区域的第三光刻胶层230的材料保持不变；对曝光处理后的第三光刻胶层230进行显影处理，发生降解反应的材料溶于显影液中，而未发生降解反应的材料不溶于显影液，从而形成具有第三开口231的第三光刻胶层230。
作为另一实施例，第三光刻胶层230材料为具有负性光刻胶特性的抗反射材料或负性光刻胶，因此，对待形成第三开口231的区域对应的第三光刻胶层230的区域进行曝光处理，使所述曝光区域的第三光刻胶层230的材料发生交联反应(cross-linked)，而未曝光区域的第三光刻胶层230的材料保持不变；对曝光处理后的第三光刻胶层230进行显影处理，发生交联反应的材料不溶于显影液中，而未发生交联反应的材料溶于显影液，从而形成具有第三开口231的第三光刻胶层230。
在一实施方式中，第二牺牲层320的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等。
在本实施例中，第二牺牲层320的材料为氧化硅。
如图12和图13所示，对有源柱结构110的底部进行第一类型离子掺杂，并对有源柱结构110的顶部进行第二类型离子掺杂。其中，第一类型离子与第二类型离子的导电类型不同。
可选地，第一类型离子掺杂可以为N型掺杂，第二类型离子掺杂可以为P型掺杂。
作为示例，N型掺杂、P型掺杂可以通过离子注入或扩散工艺。
结合图2所示，漏极层111包括掺杂后的有源柱结构110的底部区域，沟道层112包括掺杂后的有源柱结构110的顶部区域。
值得一提的是，第二牺牲层320可起到保护有源柱结构110的作用，防止有源柱结构110在掺杂过程中损坏。
另外，上述的位线沟槽1123设置在漏极层111的相对的两侧。
如图14所示，去除第三光刻胶层230和第二牺牲层320，并沉积位线材料层601。位线材料层601覆盖上述的位线沟槽1123的内壁。
在一实施方式中，位线材料层601的材料可以采用金属材料，例如铝、钨、铜、镍、银、多晶硅等导电材料。
如图15所示，沉积位线材料层601之后进行机械磨平工艺。在位线材料层601的表面和有源柱结构110的顶面形成第四光刻胶层240，第四光刻胶层240具有第四开口241。以所述第四光刻胶层240为掩膜，刻蚀位线材料层601直至保留的第一介电层411的表面。最终形成埋设在位线沟槽1123内且覆盖有源柱结构110的侧壁的位线131。
结合图2所示，成对的位线131分别覆盖漏极层111两侧的位线沟槽1123。
在本实施例中，通过将成对设置的位线131分别设置在有源柱结构110的第一侧壁和第二侧壁的位线沟槽1123内，可以增加位线131的接触面积并降低接触电阻值。另外，成对设置的位线131设置在有源柱结构110的两相对侧，可避开光罩或机台最小线宽的限制。
如图16所示，去除第四光刻胶层240，并沉积第二介电层420，之后在进行机械磨平工艺。
如图17所示，进行机械磨平工艺之后，对部分第二介电层420进行刻蚀，保留的第二介电层421覆盖有源柱结构110的部分侧壁，以显露出有源柱结构110的顶部110b。
如图18所示，对顶部110b进行P型掺杂，例如通过离子注入或扩散工艺。
需要说明的是，虽然图中未示出，在对顶部110b进行P型掺杂之前，可以在有源柱结构110的顶部110b的顶面和侧面沉积一层牺牲层。这样，在进行P型掺杂的过程中，牺牲层可保护顶部110b不被损坏。完成P型掺杂之后，再去除该牺牲层。
在有源柱结构110的顶部110b的顶面和侧面以及保留的第二介电层421的表面形成一栅介质层。栅介质层的形成例如可以采用原子层沉积(ALD)工艺，这样可精确控制栅介质层的厚度。
可以理解的是，形成的栅介质层覆盖沟道层112的侧壁。
之后再去除保留的第二介电层421表面的栅介质层和顶部110b的顶面栅介质层，而保留顶部110b的侧面的栅介质层。同时，去除顶部110一侧的栅介质层，以露出沟道层112的一侧。露出的沟道层112为了与后续形成的本体线直接接触。
如图19所示，对顶部110b进行P型掺杂，且在沟道层112的一侧形成栅介质层之后，沉积第三介电层430，第三介电层430填满相邻的有源柱结构110之间的间隙。再进行机械磨平工艺，并在第三介电层430的表面和有源柱结构110的顶面形成第五光刻胶层250。
在一实施方式中，第三介电层430的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅等绝缘材料
在本实施例中，第三介电层430和第二介电层420的材料相同。
第五光刻胶层250具有开口，该开口对应于字线沟槽。该开口可以为长条形，且其延伸方向可以与位线131的延伸方向(第二方向D2)相垂直。
在一实施方式中，第五光刻胶层250具有负性/正性光刻胶特性的抗反射材料或负性光刻胶，具体的曝光/显影处理可按照第一至第四光刻胶层的方式处理，此处不再赘述。
如图20所示，以第五光刻胶层250为掩膜，刻蚀第三介电层430，以形成沟槽520，并露出上述的栅介质层。
可选地，沟槽520的深度以显露出有源柱结构110的顶部110b。
如图21所示，沉积字线材料层600，字线材料层600填充满相邻的有源柱结构110之间的间隙。并且，字线材料层600覆盖位于沟道层112一侧的栅介质层以及露出的沟道层112。
在一实施方式中，字线材料层600的材料可以采用金属材料，例如铝、钨、铜、镍、银、多晶硅等导电材料。
如图22所示，刻蚀字线材料层600，形成字线120a和本体线120b。字线120a和本体线120b位于位线131的上方，且均沿着第一方向D1延伸。字线120a和本体线120b分别位于有源柱结构110的相对两侧，栅介质层设于字线120a和沟道层112之间，本体线120b与沟道层112直接接触。本体线120b能够连接VBB，相比于相关技术中的字线环绕有源柱结构的设计，本发明实施例的字线和本体线的设置方式能够避免因字线的设置位置所引起的浮体效应(floating body)，进而解决了因临界电压不稳定，而影响电容信号的问题，提升了产品的良率。
需要说明的是，浮体效应引起晶体管元件的基底无法与晶圆基体连接在一起，使得晶体管元件的点位不一定等于VBB，进而引起元件的临界电压不稳定的问题。
如图23所示，对有源柱结构110的顶部110b进行离子注入，对有源柱结构110的顶部110b进行离子注入后，由掺杂后的有源柱结构的顶部构成源极层。
具体地，对有源柱结构110的顶部110b进行N型掺杂，以形成源极层113。承上所述，有源柱结构110分别形成了N型掺杂的区域和P型掺杂的区域。对有源柱结构110的顶部110b进行N型掺杂，由掺杂后的有源柱结构的顶部构成源极层。
至此，上述有源柱结构110内依次形成的漏极层111、沟道层112和源极层113。其中，所述漏极层111和源极层113为第一掺杂型层，所述沟道层112为第二掺杂型层。第一掺杂型层可以为N型掺杂，第二掺杂型层可以为P型掺杂。
如图24所示，本发明实施例的方法还包括：
在所述有源柱结构110的上方形成存储结构700。存储结构700与源极层电连接。
可选的，所述存储结构700可以为磁性隧道结结构、电容存储结构、电阻存储结构、相变存储结构或铁电存储结构。
综上所述，本发明实施例的半导体结构及其制造方法的优点和有益效果至少包括：
所述字线120a和所述本体线120b分布于所述有源柱结构110的相对两侧，一方面，使得作为所述垂直晶体管有源区的所述有源柱结构110的底面能够直接与所述衬底100接触连接，形成载流子通道；另一方面，所述本体线120b作为所述有源柱结构110与所述衬底100之间的通道，也能将所述垂直晶体管沟道层域中感应出来的多余的反型载流子导入所述衬底100。两方面共同作用，有效解决了因多余载流子的存在导致的垂直晶体管阈值电压不稳定的问题，降低甚至是避免了半导体结构的浮体效应。
在发明实施例中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在发明实施例中的具体含义。
发明实施例的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述发明实施例和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对发明实施例的限制。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于发明实施例的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅为发明实施例的优选实施例而已，并不用于限制发明实施例，对于本领域的技术人员来说，发明实施例可以有各种更改和变化。凡在发明实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在发明实施例的保护范围之内。
Claims (14)
1.一种半导体结构，其特征在于，包括：
衬底；
有源柱结构，设于所述衬底上；
字线，设于所述有源柱结构的第一侧，且沿第一方向延伸；
栅介质层，设置在所述字线与所述有源柱结构的沟道层之间；以及
本体线，设于所述有源柱结构的第二侧，且沿第一方向延伸，所述本体线与所述沟道层直接接触；
其中，所述第一侧和所述第二侧相反设置；所述字线和所述本体线均包括朝向所述衬底的底面、朝向所述有源柱结构且与所述底面连接的第一侧面以及连接于所述底面和所述第一侧面的第二侧面；所述第二侧面为曲面。
2.根据权利要求1所述的半导体结构，其特征在于，所述有源柱结构的数量为多个，且多个所述有源柱结构呈阵列方式设于所述衬底上；
所述字线和所述本体线的数量均为多个，成对设置的所述字线和所述本体线分别设置在各所述有源柱结构的第一侧和第二侧。
3.根据权利要求2所述的半导体结构，其特征在于，所述衬底包括阵列区和外围区，所述有源柱结构设于所述阵列区上；
相邻的两个所述本体线位于所述外围区的部分相连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二侧面为外圆弧面。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括位线，所述位线设于所述衬底上，且位于所述字线和所述本体线的下方；
所述位线沿第二方向延伸，并与所述有源柱结构的漏极层接触；
所述第一方向与所述第二方向相互垂直。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线的数量为多个，成对设置的所述位线分别设于所述有源柱结构的相对两侧。
7.根据权利要求6所述的半导体结构，其特征在于，所述漏极层的相反两侧分别设有位线沟槽，部分所述位线设置在所述位线沟槽内。
8.根据权利要求1所述的半导体结构，其特征在于，所述有源柱结构的漏极层和源极层为第一掺杂型层，所述有源柱结构沟道层为第二掺杂型层。
9.一种半导体结构的制造方法，其特征在于，包括：
形成衬底，所述衬底上具有沿垂直于所述衬底的方向延伸的有源柱结构，所述有源柱结构包括源极层、沟道层和漏极层；
在所述沟道层的第一侧形成栅介质层和字线，所述栅介质层设于所述字线和所述沟道层之间；
在所述沟道层的第二侧形成本体线，所述本体线与所述沟道层直接接触；
其中，所述字线和所述本体线均沿第一方向延伸，所述第一侧和所述第二侧相反设置；
刻蚀所述有源柱结构的两个相对的侧壁，形成分别位于所述漏极层的两个相对侧壁的位线沟槽；
形成位线，成对的所述位线分别覆盖所述漏极层的所述位线沟槽；其中，所述位线设于所述字线和所述本体线的下方，且沿第二方向延伸，所述第二方向和所述第一方向相互垂直。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，在所述沟道层的第一侧形成栅介质层和字线，所述栅介质层设于所述字线和所述沟道层之间，在所述沟道层的第二侧形成本体线，所述本体线与所述沟道层直接接触，包括：
在所述沟道层的侧壁形成栅介质层；
去除所述沟道层的第二侧的所述栅介质层；
沉积字线材料层，所述字线材料层填充满相邻的所述有源柱结构之间的间隙；
刻蚀所述字线材料层，形成所述字线和所述本体线。
11.根据权利要求9所述的半导体结构的制造方法，其特征在于，形成衬底，包括：
提供初始衬底；
沿着所述初始衬底的厚度方向，刻蚀部分所述初始衬底，形成所述有源柱结构，且未刻蚀的所述初始衬底为所述衬底。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成衬底，还包括：
掺杂第二类型离子至相邻所述有源柱结构之间的所述衬底内，形成阱区。
13.根据权利要求9所述的半导体结构的制造方法，其特征在于，所述方法还包括：
对所述有源柱结构的顶部进行离子注入，由掺杂后的所述有源柱结构的顶部构成所述有源柱结构的源极层。
14.根据权利要求13所述的半导体结构的制造方法，其特征在于，所述方法还包括：
于所述有源柱结构的上方形成与所述源极层电连接的存储结构。
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