KR100200222B1 - 반도체 장치와 그 제조방법 - Google Patents

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야스오 이노우에
히로타다 쿠리야마
시게토 마에가와
쿄죠 가나모토
도시아끼 이와마쓰
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

제1 불순물 확산층(24)는 소스/드레인 영역들 중의 하나와 비트선도 형성한다.
소스/드레인 영역들 중의 다른 하나와 저장노드(26)을 형성하는 제2 반도체층(13), 제1 반도체층(11), 및 채널 반도체층(12)는 제1 불순물 확산층(24) 위에 배치된다.
캐패시터 절연막(13)은 제2 도전층(13) 위에 배치된다.
셀 플레이트(22)는 저장노드(26) 위에 그것들 사이에 있는 캐패시터 절연막(13)과 함께 배치된다.
비트선의 캐패시턴스는 강소하므로, 구성된 DRAM은 고속으로 동작한다.

Description

반도체 장치와 그 제조방법(Semiconductor Device and Method of Manufacturing the Same)
제1도는 본 발명의 제1 실시에에 의한 수직 서라운드 게이트(vertical surround gate) MOSFET(이하, VΦT라 한다)의 투시도.
제2도는 제1도의 II-II선에 따른 단면도.
제3도는 VΦT를 사용하는 DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)배치도.
제4도 내지 제15도는 각각 제1 실시예의 VΦT를 사용하는 DRAM의 제조공정에서 제1 내지 12 단계를 도시한 단면도.
제16도는 제1 실시예의 DRAM의 어레이의 등가 회로도.
제17도는 제2 실시예의 VΦT를 사용한 DRAM 셀의 주요부의 단면도.
제18도는 제3 실시예에 따른 DRAM 셀의 주요부의 단면도.
제19도는 제4 실시에에 따른 DRAM 셀의 주요부의 단면도.
제20도는 제4실시예에 따른 다른 DRAM 셀의 주요부의 단면도.
제21도는 제4실시예에 따른 또 다른 DRAM 셀의 주요부의 단면도.
제22도는 제5 실시예에 따른 DRAM 셀 어레이의 주요부의 투시도.
제23도 내지 제27도는 제5실시예의 DRAM 셀 어레이의 제조공정에서 제1 내지 제5 단계의 각 반도체 장치의 단면도.
제28도 및 제29도는 제6 실시예의 반도체 장치의 제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제30도는 제7 실시예에 따른 반도체 장치의 단면도.
제31도는 제7 실시에에 따른 다른 반도체 장치의 단면도.
제32도 내지 제33도는 제8 실시예의 반도체 장치의 제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제34도는 제9 실시예의 반도체 제조공정을 도시한 도면.
제35도 내지 제36도는 제9 실시예의 반도체 장치의 제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제37도는 제10 실시예에 따른 반도체 장치의 단면도.
제38도는 제10 실시예에 따른 반도체 장치의 단면도.
제39도는 제11 실시예에 따른 반도체 장치의 단면도.
제40도는 제12 실시예에 따른 반도체 장치의 단면도.
제41도는 제13 내지 16 실시예의 목적을 도시한 도면.
제42도는 제13 실시예에 따른 반도체 장치의 단면도.
제43도 내지 제45도는 제14 실시예의 반도체 장치의 제조공정에서 제1 내지 제3 단계의 각 반도체 장치의 단면도.
제46도 내지 제47도는 제15 실시예의 반도체 장치의 제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제48도는 제16 실시에에 따른 반도체 장치의 단면도.
제49도는 제16 실시예의 다른 반도체 장치의 단면도.
제50도 내지 제52도는 제17 실시예의 반도체 장치의 제조공정에서 제1 내지 제3 단계의 각 반도체 장치의 단면도.
제53도는 제17 실시예에 따른 반도체 장치의 제조공정에서 제1 내지 제3 단계의 각 반도체 장치의 다른 단면도.
제54도는 제18a 실시예에 사용된 포토마스크(photomask)의 평면도.
제55도는 제18a 실시예에 따른 VΦT-DRAM 셀의 평면도.
제56도는 제18b 실시예에 사용된 포토마스크의 평면도.
제57도는 제 8b 실시예의 VΦT의 콘택홀의 평면도.
제58도 내지 제59도는 제19 실시예의 반도체 장치의 제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제60도는 제20 실시예에 따른 반도체 장치의 단면도.
제61도는 제21 실시예에 따른 반도체 장치의 단면도.
제62도는 제22 실시예에 따른 VΦT-DRAM의 단면도.
제63도는 제23 실시예에 따른 VΦT-DRAM의 단면도.
제64도는 제62도의 C-C'선에 따른 VΦT 채널 플러그(plug)내의 불순물의 프로파일(profile)을 나타낸 도면.
제65도는 제62도의 C-C'선에 따른 채널의 불순물 프로파일을 나타낸 도면.
제66도는 제26 실시예에 따른 반도체 장치의 단면도.
제67도 내지 제69도는 제27 실시예의 반도체 장치의 제조공정에서 제1 내지 제3 단계의 각 반도체 장치의 단면도.
제70도 및 제71도는 종래 반도체 장치의 단면도.
제72도 내지 제74도는 제27 실시예의 반도체 장치의 제조공정에서 제4 내지 제6 단계의 각 반도체 장치의 단면도.
제75도는 제28 실시예에 따른 반도체 장치의 단면도.
제76도는 제29 실시예에 따른 VΦT의 콘택홀 배치도.
제77도는 제29 실시예의 비트선(bit line) 및 워드선(word line)의 배치도.
제78도는 제30 실시예의 반도체 장치에 있어서 주변회로의 배치도.
제79도는 제31 실시예의 목적을 도시한 도면.
제80도는 제31 실시예에 따른 반도체 장치의 단면도.
제81도 내지 제84도는 제32 실시예의 반도체 장치의 제조공정에서 제1 내지 제4 단계의 반도체 장치의 단면도.
제85도는 제33 실시예에 따른 반도체 장치의 단면도.
제86도는 종래의 SOI 구조의 트랜지스터의 문제점을 도시한 도면.
제87도는 종래의 SOI 구조의 트랜지스터에서 발생되는 문제점을 도시한 도면.
제88도는 제34 실시예에 따른 반도체 장치의 단면도.
제89도 및 제90도는 제34 실시예의 반도체 장치의 제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제92도 내지 제95도는 제36 실시예의 반도체 장치의 제조공정에서 제1 내지 제4 단계의 각 반도체 장치의 단면도.
제96도는 제37 실시예에 따른 반도체 장치의 단면도.
제97도는 제38 실시예의 VΦT를 사용한 2-입력 OR 회로의 평면도.
제98도는 제97도에 도시된 반도체 장치의 회로도.
제99도는 제38 실시예에 따른 다른 반도체 장치의 평면도.
제100도는 제99도에 도시된 반도체 장치의 회로도.
제101도는 제39 실시예에 따른 반도체 장치의 단면도.
제102도는 제39 실시예에 따른 다른 반도체 장치의 단면도.
제103도는 제101 도에 도시된 AND 회로의 회로도.
제104도는 제 39 실시예에 따른 또 다른 반도체 장치의 단면도.
제105도는 제40 실시예에 따른 반도체 장치의 단면도.
제106도는 제41 실시예에 따른 반도체 장치의 단면도.
제107도는 제41 실시예에 따른 반도체 장치의 회로도.
제108도는 제41 실시예의 플립-플롭(flip-flop)회로의 회로도.
제109도는 제42 실시예에 따른 이득(gain)셀의 단면도.
제110도는 제42 실시예의 이득 셀을 사용한 회로의 회로도.
제111도는 제42 실시예의 반도체 장치의 동작을 도시한 도면.
제112 도는 제40 실시예의 다른 반도체 장치의 단면도.
제113도는 제43 실시예의 액정 표시기(liquid crystal display)의 매트릭스(matrix)의 평면도.
제114도는 DRAM 셀 크기의 경향(trend)을 도시한 도면.
제115도는 종래 기술에 있어서 수직 서라운드 게이트 트랜지스터의 단면도.
제116도는 제115도에 도시된 반도체 장치의 제조공정을 도시한 단면도.
제 117 도 및 제 118 도는 종래 기술의 수직 서라운드 게이트 트랜지스터의제조공정에서 제1 내지 제2 단계의 각 반도체 장치의 단면도.
제119도는 발명가에 의해 이미 제안된 수직(vertical) Φ-형 트랜지스터의 투시도.
제120도는 제119도에 도시된 반도체 장치의 단면도.
제121도 내지 제126도는 제56도에 도시된 포토마스크의 제조공정에서 제1 내지 제6 단계의 각 기판의 단면도.
제127도는 제56도에 도시된 포토마스트의 다른 제조공정을 도시한 도면.
제128도는 SOI 트랜지스터로 형성된 주변 회로를 구비하는 반도체 장치의 다른 제조공정에 있어서의 문제점을 도시하기 위한 반도체 장치의 단면도.
제129도는 SOI 트랜지스터로 형성된 주변 회로를 구비하는 반도체 장치의 또 다른 개선된 제조공정을 도시한 반도체 장치의 단면도.
[발명의 분야]
본 발명은 일반적으로 반도체 장치에 관한 것으로, 수직 서라운드 게이트 MOSFET(이하, VΦT 라 한다)를 적용하는 반도체 장치에 관한 것이다.
본 발명은 상기 반도체 장치를 제조하는 방법에 관한 것이며, 또한 본 발명은 VΦT 개선에 관한 것이다.
[배경 기술의 설명]
제114도는 DRAM(Dynamic RAM)들의 셀 크기의 동향을 도시하고 있다.
또한, 제114도는 각 세대에 있어서의 설계 규정을 도시하고 있다.
종래의 DRAM 셀들은 비트선(BL), 워드선(WL), 비트선 콘택(BK), 및 스토리지(storage) 콘택(SK)을 구성 요소로서 포함한다.
따라서, 셀 크기는 다음의 수식에서 F(최소 선폭)로 표현하여 8F²이다.
F(최소 선폭) = r+α
여기에서, F는 게이트 폭이고, r은 최소 선폭이며, α는 공정 여유(margin)이다.
제114도에서, 설계 규칙(최소 선폭)은 간단하게 F로 정해지고, 8F²과 4F²(빈 원과 채워진 원)는 중첩되는 형태로 그려진다.
상기 도면으로부터 알 수 있는 바와 같이, 8F²의 셀은 최대 256M-DRAM을 형성할 수 있다.
한편, 4F²의 셀 크기는 종래의 축소 규칙에 따라서 G-비트 세대의 DRAM을 달성할 수 있다.
4F²의 셀들은 비트선(BL)과 워드선(W1)을 교차 지점에 수직 트랜지스터를 배열함으로써 형성될 수 있다.
상기 배경에 기초하여, 다양한 종류의 수직 트랜지스터들이 제안되었다.
제115도는 제1 종래 기술의 단면도로서, 일본특개평 5-160408(1993)에 개시된 수직 서라운드 게이트 트랜지스터이다.
제115도를 참조하면, 게이트(3)는 게이트 절연막(4)을 개재하여 채널을 형성하는 실리콘 기둥(5)을 둘러싸도록 형성된다.
소스(6a)와 드레인(6b)은 실리콘 기둥(5)에 접속되어 있다.
상기 트랜지스터가 DRAM에 적용될 경우, 워드선을 형성하는 게이트 전극(3)의 형성과 관련하여 중대한 문제점이 발생한다.
제116도는 제115도에 도시된 서라운드 게이트 트랜지스터의 제조공정을 도시한 반도체 장치의 단면도이다.
게이트 절연막(4)은 실리콘 기둥(5)을 덮도록 형성한다.
이어서, 게이트 절연막(4)을 개재하여 실리콘 기둥(5)를 덮도록 폴리실리콘(3)이 증착된다.
실리콘 기둥(5)의 측벽상에 게이트 전극(3)을 형성하도록 폴리실리콘(3)을 이방성 에칭하는 것이 효과적이다.
이 방법에 의하면, 게이트 길이(1)는 폴리실리콘(3)의 이방성 에칭 비율에 의존한다.
따라서, 게이트 길이(1)의 변화(v)는 크다.
따라서 이 방법에 따르면, 안정되게 4F²의 셀을 획득하는 것이 매우 어렵다.
제117도 및 제118도는 일본특개평 4-282865(1992)에 개시된 수직 서라운드 게이트 트랜지스터의 제조공정을 각 단계별로 도시한 단면도이다.
제117도를 참조하면, SiO₂층(2a), 폴리실리콘, 즉 워드선(3) 및 SiO₂층(2b)은 비트선(26)상에 차례로 형성된다.
또한, SiO₂층(2b), 폴리실리콘(3), 및 SiO₂층(2a)을 관통하는 콘택홀(8)이 설치된다.
게이트 절연막(4)이 콘택홀(8)의 측벽에 형성된다.
제117 및 제118도를 참조하면, 콘택홀(8)의 측벽은 폴리실리콘(5)으로 덮여있다.
폴리실리콘(5)은 소스(6a), 채널(7) 및 드레인(6b)으로 나누어진다.
이와 같이 구성된 트랜지스터는 다음과 같은 문제점을 가지고 있다.
제117도를 참조하면, 에칭 량의 변동(v)은 게이트 절연막(4)을 형성할 때, 어떤 경우에는 게이트 전극의 상부 모서리(3c)가 노출될 때, 발생하기 쉬우며, 게이트의 모서리(3c)와 드레인(6b)사이에 누설을 발생시킨다. 또한, 트랜지스터는 트랜지스터 동작과 관련하여 다음의 문제점을 가지고 있다.
게이트 폴리실리콘과 채널 폴리실리콘의 도전형은 서로 반대이며, 그들사이의 작용의 차이점이 채널 폴리실리콘을 공핍시키기 위해 사용되며, 이에 의해 소스와 드레인 사이에 오프(off)상태가 만들어진다.
이 목적을 위하여, 채널 폴리실리콘의 막 두께는 채널 폴리실리콘내의 불순물 농도에 의존하는 최대 공핍층의 폭보다 작아야 한다.
한편, 소스/드레인의 저항이 높을 경우, 충분한 온(on)전류가 얻어질 수 없다. 따라서, 저항을 낮추기 위해 채널 폴리실리콘내의 불순물 량을 중가시킬 필요가 있다. 보통의 TFT에서, 소스/드레인의 불순물 량은 최대 10*/cm³이다.
그러나, 불순물이 10*/cm³의 많은 량으로 주입된다면, 공핍층의 최대 폭은 대략 40Å이 될 것이다. 따라서, 채널 폴리실리콘의 막두께가 상기 값 보다 작도록 제한되기 때문에, 특성을 희생시키지 않고 트랜지스터를 안정되게 제조하는 것은 불가능하다.
상기 문제를 극복하기 위하여, 발명가들은 제119도(일특개평 5-345126(1993)에 도시된 바와 같이 수직 Φ-형태의 트래지스터(VΦT)를 제안하였다.
제119도는 VΦT의 주요 부분을 도시한 투시도이다.
제120도는 VΦT의 단면도이다.
상기 도면들을 참조하면, MOSFET는 기판(1)을 포함한다.
소스 영역(6a)은 기판(1)의 주 표면에 형성된다. 제1 층간 절연막(2a)은 기판(1)상에 형성된다. 기판의 표면에 실질적으로 평행인 상면을 가지고 있는 게이트 전극(3)은 제1 층간 절연막(2a)상에 형성된다. 게이트 전극(3)을 덮고 있는 제2 층간 절연막(2b)은 제1 층간 절연막(2a)상에 형성된다.
소스 영역(6a)의 표면은 제1 층간 절연막(2a), 게이트 전극(3) 및 제2 층간절연막(2b)을 관통하는 콘택홀(19)을 통하여 부분적으로 노출되어 있다. 게이트 절연막(4)은 콘택홀(19)의 측벽을 덮는다. 콘택홀(19)내에 소스 영역(6a)의 표면(9)과 접촉하며 소스영역(6a)의 표면으로부터 게이트 전극(3)의 하면의 높이까지 연장되는 P-형(type)이 제1 반도체층(20)이 형성되어 있다.
또한 콘택홀(19)내에, 제1 반도체층(20)의 표면과 접촉하며 제1 반도체층(20)의 표면으로부터 게이트 전극(3)의 상면의 높이까지 연장되는 채널 반도체층(7)이 형성되어 있다. 채널 반도체층(7)의 표면과 접촉하며 드레인 영역(6b)를 형성하는 P-형의 제2 반도체층(5)은 채널 반도체층(7)상에 형성되어 있다. 드레인 영역(6b)을 덮고 있는 제3 층간 절연막(2c)은 기판상에 형성되어 있다. 제3 층간 절연막(2c)에는 드레인 영역(6b)의 표면의 일부분을 노출시키는 콘택홀(11a)이 형성되어 있다.
알루미늄 전극(10a)은 접속 구멍(11a)을 통하여 드레인 영역(6b)에 연결된다. 제119도 및 제120도에 도시된 구조가 제115도 및 제117도에 도시된 기술의 문제점를 극복할 수 있을지라도, 비트선의 용량이 한계 범위 이하로 감소될 수 없다는 문제점을 가지고 있다.
[발명의 요약]
따라서, 본 발명의 목적은 감소된 용량을 가지는 비트선을 포함하며 고속 동작이 가능하고 VΦT를 이용할 수 있도록 개선된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 G-비트 세대의 DRAM을 제공하는 것이다. 본 발명의 또 다른 목적은 4F²의 셀 크기를 갖는 DRAM을 제공하는 것이다. 본 발명의 또 다른 목적은 상기 DRAM의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 설명된 VΦT을 개선함에 있다.
본 발명의 또 다른 목적은 VΦT를 사용한 AND 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 VΦT를 사용한 OR 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 VΦT를 사용한 인버터 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 VΦT를 사용한 플립-플롭을 제공하는 것이다.
본 발명의 또 다른 목적은 VΦT를 사용한 이득(gain)셀을 제공하는 것이다.
본 발명의 또 다른 목적은 VΦT를 사용한 액정 디스플레이(liquid crystal display)의 메트릭스를 제공하는 것이다.
본 발명의 제1 국면은 게이트 트랜지스터가 비트선과 워드선사이의 교차점에 배열된 스토리지 노드, 커패시터 절연막 및 셀 플레이트 전극으로 형성된 커패시터에 정보를 저장하도록 동작하는 반도체 장치에 관한 것이다.
상기 반도체 장치는 유전체층과 반도체층이 차례로 적층되어 형성된 기판을 포함한다. 제2 도전형의 제1 불순물 확산층이 반도체층에 설치된다. 제1 불순물 확산층은 그의 내부에 주입된 제2 도전형의 불순물을 포함하고, 소스/드레인 영역중 한 부분과 비트선을 형성한다. 제1 불순물 확산층을 덮고 있는 제1 층간 절연막이 상기 기판위에 설치된다.
또한, 워드선을 형성하며 상하 표면을 가지고 있는 게이트 전극은 제1 층간 절연막상에 설치되어 있다. 게이트 전극을 덮고 있는 제2 층간 절연막이 제1 층간 절연막상에 설치되어 있다. 제1 층간 절연막, 게이트 전극, 및 제2 층간 절연막을 관통 콘택홀이 제1 불순물 확산층 표면의 일부분을 노출시키도록 형성되어 있다. 콘택홀의 측벽은 게이트 절연막으로 덮여 있다. 제1 도전형의 제1 반도체층이 콘택홀내에 형성되어 있다.
상기 제1 반도체층은 제1 불순물 확산층의 표면에 접촉하며, 제1 불순물 확장층의 표면으로부터 실질적으로 게이트 전극의 하면의 높이까지 연장한다. 채널 반도체층이 콘택홀내에 형성된다. 채널 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층의 표면으로부터 게이트 전극의 상면의 높이까지 연장한다. 제1 도전층의 제2 도전층이 채널 반도체층상에 설치된다. 제 2 도전층은 채널 반도체층의 표면에 접촉하며, 스토리지 노드와 소스/드레인 영역의 다른 부분을 형성한다. 커패시터 절연막은 제2 도전층상에 설치된다.
본 발명의 제2 국면은 접촉이 깊은 위치에 만들어지는 반도체 장치에 관한 것이다. 본 국면의 장치는 유전체층과 반도체층이 차례로 적층되어 형성된 기판을 포함한다.
제1 도전형의 제1 불순물 확산층이 반도체층내에 설치된다.
제1 불순물 확산층은 비트선과 소스/드레인 영역의 한 부분을 형성한다.
제1 불순물 확산층을 덮는 제1 층간절연막은 기판상에 설치된다.
또한 워드선을 형성하며 상하부 표면을 가지는 게이트 전극이 제1 층간절연막상에 설치된다. 게이트 전극을 덮고 있는 제2 층간 절연막은 제1 층간 절연막상에 설치 된다. 제1 층간 절연막, 게이트 전극, 및 제2 층간 절연막을 관통하는 콘택홀이 제1 불순물 확산층 표면의 일부분을 노출시키도록 형성되어 있다. 콘택홀의 측벽은 게이트 절연막으로 덮여 있다.
제1 도전형의 제1 반도체층이 콘택홀내에 형성되어 있다. 제1 반도체층은 제 1 불순물 확산층의 표면에 접촉하며, 제1 불순물 확산층의 표면으로부터 게이트 전극의 하면의 높이까지 연장한다.
제1 반도체층과 같은 제1 도전형의 제2 반도체층이 콘택홀내에 형성 된다. 제2 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층의 표면으로부터 실질적으로 게이트 전극의 상면의 높이까지 연장한다.
제 1 도전형의 제3 반도체층은 콘택홀내에 형성되며, 제2 반도체층상에 설치된다. 제3 반도체층은 제2 반도체층의 표면에 접촉되어 있다. 배선이 제3 반도체층에 접속되어 있다.
본 발명의 제3 국면은 게이트 트랜지스터가 비트선과 워드선사이의 교차점에 설치된 스토리지 노드, 커패시터 절연막 및 셀 플레이트 전극으로 형성된 커패시터에 정보를 저장하도록 동작이 가능한 반도체 장치에 관한 것이다. 본 국면의 상기 장치는 상하부 표면을 가지는 비트선을 포함한다. 제1 수직 Φ-형상의 트랜지스터는 비트선의 상부 표면상에 설치된다. 커패시터는 제1 수직 Φ-형상의 트랜지스터에 접속된다. 제2 수직 Φ-형상의 트랜지스터는 비트선이 하부 표면상에 설치된다. 제2 커패시터는 제2 수직 Φ-형상의 트랜지스터에 접속된다.
본 발명의 제4 국면은 다수의 캐리어(carrier)의 흐름이 게이트에 인가되는 전압에 의해 조절되는 반도체 장치에 관한 것이다. 본 국면의 반도체 장치는 주표면을 가지는 기판을 포함한다. 소스/드레인 영역의 일 부분을 형성하는 제1 도전형의 제1 도전층은 기판의 주표면에 설치된다.
제1 층간 절연막은 기판상에 설치된다. 상하부 표면을 가지는 게이트 전극이 제1 층간 절연막상에 설치된다. 게이트 전극을 덮고 있는 제2 층간 절연막이 제1 층간 절연막상에 설치 된다. 제1 층간 절연막, 게이트 전극, 및 제2 층간 절연막을 관통하는 콘택홀은 제1 도전층 표면의 일부분을 노출시키도록 형성한다. 콘택홀의 측벽은 제1 게이트 절연막으로 덮여 있다.
또한, 상기 반도체 장치는 제1 도전층과 접촉하는 실리콘 박막을 포함하며, 제1 게이트 절연막을 개재하는 콘택홀의 내벽을 덮도록 연속하여 연장한다. 실리콘 박막은 콘택홀내에 위치하며 제1 게이트 전극의 하면보다 낮은 레벨에 위치하는 바닥면을 가지는 오목부를 갖는다. 실리콘 박막은 채널 부분의 반대측의 수직으로 위치한 소스 영역과 드레인 영역뿐만 아니라 제1 게이트 전극에 의하여 둘러싸인 원통형의 채널 부분인 세부분으로 형성된다.
또한, 상기 장치는 실리콘 박막의 오목부에 설치되고 채널부분의 상단부보다 낮은 레벨에 위치한 실리콘 산화막을 포함한다. 실리콘 박막의 오목부는 채널 부분에 접촉한 폴리실리콘으로 채워져 있다. 이 반도체 장치에서, 폴리실리콘은 채널 부분의 전위를 고정하기 위한 리드(lead)전극으로서 사용된다.
본 발명의 제5 국면은 다수의 캐리어의 흐름이 게이트에 인가되는 전압에 의해 조절되는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 주 표면을 가지는 기판을 포함한다. 소스/드레인 영역중의 한 부분을 형성하는 제1 도전형의 제1 도전층은 기판의 주 표면에 설치된다. 제1 층간 절연막은 기판상에 설치된다. 게이트 전극은 제1층간 절연막상에 설치된다. 게이트 전극을 덮는 제2 층간 절연막은 제1 층간 절연막상에 설치된다. 제1 층간 절연막, 게이트 전극, 및 제2 층간 절연막을 관통하는 콘택홀이 제1 도전층의 일부 표면을 노출시키도록 형성된다.
콘택홀의 측벽은 도전체로 피복된다. 제1 도전형의 제1 반도체층은 콘택홀내에 설치되어, 제 1 도전층의 표면에 접촉한다. 채널 반도체층은 콘택홀내에 설치되어, 제1 반도체층의 표면에 접촉한다. 소스/드레인 영역의 다른 부분을 형성하는 제1 도전형의 제2 반도체층은 콘택홀내에 설치되어, 채널 반도체층의 표면에 접촉한다.
본 발명의 제6 국면은 OR 회로를 포함하는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 주 표면을 가지는 기판을 포함한다. 소스/드레인 영역을 형성하는 제1 도전형의 제1 도전층은 기판의 주 표면에 설치된다. 제1 층간 절연막은 기판상에 설치된다. 서로 인접하며 각각 상하부 표면을 가지고 있는 제1 게이트 전극과 제2 게이트 전극은 제1 층간 절연막상에 설치되어 있다.
제1 및 제2 게이트 전극을 덮고 잇는 제2 층간 절연막은 제1 층간 절연막상에 설치되어 있다. 제1 및 제2 게이트 전극에 걸쳐 확장되고, 제1 층간 절연막, 제1 및 제2 게이트 전극, 및 제2 층간 절연막을 관통하는 콘택홀이 제1 도전층의 일부 표면을 노출시키도록 형성되어 있다.
제 1 도전형의 제1 반도체층이 콘택홀내에 형성되어 있다. 제1 반도체층은 제1 도전층의 표면에 접촉하며, 제1 도전층의 표면으로 부터 게이트 전극의 하면의 높이까지 연장한다. 채널 반도체층은 콘택홀내에 형성되어 있다. 채널 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층의 표면으로부터 게이트 전극의 상면의 높이 까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제1 도전형의 제2 반도체층은 채널 반도체층상에 설치되어, 채널 반도체의 표면에 접촉한다.
본 발명의 제7 국면은 AND 회로를 포함하는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 기판, 기판에 설치된 제1 도전형의 제1 도전층, 및 기판상에 설치되어 제1 도전층을 덮고 있는 제1 층간 절연막을 포함한다.
상부 표면과 하부 표면을 가지고 있는 제1 게이트 전극은 제1 층간 절연막상에 설치되어 있다. 제1 게이트 전극을 덮고 있는 제2 층간 절연막은 제1 층간 절연막상에 설치되어 있다. 상부 표면과 하부 표면을 가지고 있는 제2 게이트 전극은 제2 층간 절연막상에 설치되어 있다. 제2 게이트 전극을 덮고 있는 제3 층간 절연막은 제2 층간 절연막상에 설치되어 있다.
제1 층간 절연막, 제1 게이트 전극, 제2 층간 절연막, 제2 게이트 전극, 및 제3 층간 절연막을 관통하는 콘택홀이 제1 도전층의 일부 표면을 노출시키도록 형성되어 있다. 콘택홀내에서 노출된 제1 및 제2 게이트 전극의 측벽은 게이트 절연막으로 피복되어 있다. 콘택홀내에 제1 도전형의 제1 반도체층이 형성되어 있다.
제1 반도체층은 제1 도전층의 표면에 접촉하며, 제1 도전층의 표면으로부터 제1 게이트 전극의 하면의 높이까지 연장한다. 콘택홀내에 제1 채널 반도체층의 형성된다. 제1 채널 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층의 표면으로부터 제1 게이트 전극의 상면의 높이까지 연장한다. 콘택홀내에 제2 도전형의 제2 채널 반도체층이 형성된다. 제2 채널 반도체층은 제2 게이트 전극의 하부 표면으로부터 제2 게이트 전극의 상면의 높이까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제1 도전형의 제2 반도체층은 제2 채널 반도체층상에 설치되어, 제2 채널 반도체층의 표면에 접촉한다.
본 발명의 제8 국면은 회로를 포함하는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 제1n+-도전층을 포함한다. 제1 층간 절연막은 n+-도전층상에 설치된다. 상부 표면과 하부 표면을 가지는 제1 게이트 전극은 제1 층간 절연막상에 설치된다. 제1 게이트 전극을 덮고 있는 제2 층간 절연막은 제1 층간 절연막상에 설치된다. 제1 층간절연막, 제1 게이트 전극, 및 제2 층간 절연막을 관통하는 제1 콘택홀은 제1n+-도전층의 일부 표면을 노출시키도록 형성된다. 제1n+-반도체층은 제1 콘택홀내에 형성된다. 제1n+-반도체층은 제1n+-도전층의 표면에 접촉하며, 제1n+-도전층의 표면으로부터 실질적으로 제1 게이트 전극의 하면의 높이까지 연장한다.
p-_반도체층은 제1 콘택홀내에 형성된다. p-_반도체층은 제1 반도체층의 표면에 접촉하며, 제1n+-반도체층의 표면으로부터 실질적으로 제1 게이트 전극의 상면의 높이까지 연장한다. 제2n+-반도체층은 제1 콘택홀내에 형성되여, p-_반도체층 상에 설치된다. 2n+-반도체층은 p-_반도체층에 접촉하며, 소스/드레인 영역의 다른 부분을 형성한다. 제2n+-도전층은 제2 층간 절연막상에 설치되며, 제2n+-도전층에 접촉한다.
제1p+-도전층은 제2n+-도전층상에 설치된다. 제3 층간 절연막은 제1p+-도전층상에 설치된다. 제2 게이트 전극은 제3 층간 절연막상에 설치된다. 제2 게이트 전극을 덮고 있는 제4 층간 절연막은 제3 층간 절연막상에 설치된다. 제4 층간 절연막, 제2 게이트 전극, 및 제3 층간 절연막을 관통하는 제2 콘택홀은 제1p+-도전층의 일부 표면을 노출시키도록 형성된다. 제2 콘택홀의 측벽은 제2 게이트 절연막으로 덮여 있다. 제1 p+-반도체층은 제2 콘택홀내에 형성된다. 제1 p+-반도체층은 제1 p+-반도체층의 표면에 접촉하며, 제1 p+-도전층으로부터 실질적으로 제2 게이트 전극의 표면의 높이까지 연장한다. 콘택홀내에 n-_반도체층이 형성된다.
n-_반도체층은 제1 p+-반도체층의 표면에 접촉하며, 제1 p+-반도체층의 표면으로부터 실질적으로 제2 게이트 전극의 상면의 높이까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제2 p+-반도체층은 n-_반도체층상에 설치되어, n-_반도체층의 표면에 접촉한다. 제2 p+-도전층은 제4 층간 절연막상에 설치되어, 제2 p+-반도체층에 접촉한다.
본 발명의 제9 국면은 플립-플롭 회로를 포함하는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 기판을 포함하고, 상기 기판상에 설치된 제1 도전형의 제1 도전형의 제1 도전층을 포함한다. 제1 도전층을 덮고 있는 제1 층간 절연막이 기판상에 설치된다. 상부 표면과 하부 표면으 가지는 제1 도전형의 제1 게이트 전극이 제1 층간 절연막상에 설치된다. 제1 게이트 전극을 덮고 있는 제2 층간 절연막은 제1 층간 절연막상에 설치된다.
제1 층간 절연막, 제1 게이트 전극, 및 제2 층간 절연막을 관통하는 제1 콘택홀은 제1 도전층의 일부 표면을 노출시키도록 형성된다. 제1 콘택홀의 측벽은 제1 게이트 절연막으로 피복되어 있다. 제1 콘택홀내에 제1 도전형의 제1 반도체층이 형성된다. 제1 반도체층은 제1 도전층의 표면에 접촉하며, 제1 도전층으로부터 실질적으로 제1 게이트 전극의 하면의 높이까지 연장한다. 제2 도전형의 제1 채널 반도체층은 제1 콘택홀내에 형성된다.
제1 채널 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층으로부터 실질적으로 제1 게이트 전극의 상면의 높이까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제1 도전형의 제2 반도체층이 제1 콘택홀내에 형성된다. 제2 반도체층은 제1 채널 반도체층상에 설치되어, 제1 채널 반도체층의 표면에 접촉한다. 제1 도전형의 제2 게이트 전극은 제2 층간 절연막상에 설치되어, 제2 반도체층에 접촉한다. 제2 게이트 전극을 덮고 있는 제3 층간 절연막은 제2 층간 절연막상에 설치된다. 제3 층간 절연막, 제2 게이트 전극, 및 제2 층간 절연막을 관통하는 제2 콘택홀은 제1 게이트 전극의 일부 표면를 노출시키도록 형성된다. 제2 콘택홀의 측벽은 제2 게이트 절연막으로 덮여 있다.
제1 도전형의 제3 반도체층은 제2 콘택홀내에 형성된다. 제3 반도체층은 제1 게이트 전극의 표면에 접촉하며, 제1 게이트 전극의 표면으로부터 실질적으로 제2 게이트 전극의 하면의 높이까지 연장한다. 제2 도전형의 제2 채널 반도체층은 제2 콘택홀내에 형성된다. 제2 채널 반도체층은 제3 반도체층의 표면에 접촉하며, 제3 반도체층의 표면으로부터 실질적으로 제2 게이트 전극의 상면의 높이까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제1 도전형의 제4 반도체층은 제 2 콘택홀내에 형성된다. 제4 반도체층은 제2 채널 반도체층상에 설치되며, 제2 채널 반도체층의 표면에 접촉한다. 제1 도전형의 제2 도전층은 제3 층간 절연막상에 설치되고, 제4 반도체층에 접속된다.
본 발명의 제10 국면은 이득 셀을 포함하는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 기판을 포함하고, 상기 기판상에 설치된 제2 도전형의 제1 게이트 전극을 포함한다. 제1 도전형의 소스/드레인 영역은 기판의 주 표면에 설치되며, 제1 게이트 전극의 반대 측에 위치한다.
제1 게이트 전극을 덮고 있는 제1 층간 절연막은 기판상에 설치된다. 제2 게이트 전극은 제1 층간 절연막상에 형성된다. 제2 게이트 전극을 덮고 있는 제2 층간 절연막은 제1 층간 절연막 상에 형성된다. 제2 게이트 전극 및 제1 층간 절연막을 관통하는 콘택홀은 제1 게이트 전극의 일부 표면을 노출시키도록 형성된다. 콘택홀의 측벽은 게이트 절연막으로 피복되어 있다. 콘택홀내에 제2 도전형의 제1 반도체층이 형성되어 있다.
제1 반도체층은 제1 게이트 전극의 표면에 접촉하며, 제1 게이트 전극의 표면으로부터 실질적으로 제2 게이트 전극의 하면의 높이까지 연장한다. 제1 도전형의 채널 반도체층은 콘택홀 내에 형성된다. 제1 채널 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층의 표면으로부터 실질적으로 제2 게이트 전극의 상면의 높이까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제2 도전형의 제3 반도체층은 콘택홀내에 형성된다. 제3 반도체층은 채널 반도체층상에 설치되며, 채널 반도체층의 표면에 접촉한다. 제2 도전형의 도전층은 제2 층간 절연막상에 형성되며, 제3 반도체층에 접촉한다.
본 발명의 제11 국면은 액정 표시장치의 메트릭스를 포함하는 반도체 장치에 관한 것이다. 상기 국면의 반도체 장치는 제1 도전형의 제1 도전층을 포함하며, 제1 도전층은 기판상에 설치되며 소스/드레인 영역중의 한 부분을 형성한다. 제1 층간 절연막은 상기 기판상에 설치된다. 상부 표면과 하부 표면을 가지는 게이트 전극은 제1 층간 절연막상에 설치된다. 게이트 전극을 덮고 있는 제2 층간 절연막은 제1 층간 절연막상에 형성되어 있다.
제1 층간 절연막, 게이트 전극, 및 제2 층간 절연막을 관통하는 콘택홀은 제1 도전층의 일부 표면을 노출시키도록 형성된다. 콘택홀의 측벽은 게이트 절연막으로 피복되어 있다. 콘택홀내에 제1 도전형의 제1 반도체층이 형성된다. 제1 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 도전층의 표면으로부터 실질적으로 게이트 전극의 하면의 높이까지 연장한다. 콘택홀내에 채널 반도체층이 형성된다. 채널 반도체층은 제1 반도체층의 표면에 접촉하며, 제1 반도체층의 표면으로 부터 실질적으로 게이트 전극의 상면의 높이까지 연장한다. 소스/드레인 영역의 다른 부분을 형성하는 제1 도전형의 제2 반도체층은 콘택홀내에 형성된다. 제2 반도체층은 채널 반도체층상에 설치되며, 채널 반도체층의 표면에 접촉한다. 화소 전극은 제2 반도체층에 접속된다.
본 발명의 제12 국면은 게이트 트랜지스터가 비트선과 워드선사이의 교차점에 설치된 스토리지 노드, 커패시터 절연막 및 셀 플레이트 전극으로 형성된 커패시터에 정보를 저장하는 반도체 장치의 제조 방법에 관한 것이다. 상기 방법은 유전체와 반도체층이 차례로 적층된 기판을 준비하는 공정을 포함한다.
제1 도전형 불순물을 포함하는 제1 도전층은 반도체층의 표면에 형성된다. 제1 도전층은 소스/드레인 영역중 하나를 형성하고, 또한 비트선을 형성한다. 제1 층간 절연막은 기판상에 형성된다. 워드선을 형성하며 상부 및 하부 표면을 가지는 게이트 전극이 제1 층간 절연막상에 형성된다. 제2 층간 절연막은 기판상에 형성되며 게이트 전극을 피복한다.
콘택홀이 형성된다. 콘택홀은 제1 층간 절연막, 게이트 전극, 및 제2 층간 절연막을 관통하며 제1 도전층의 표면에 도달한다. 콘택홀의 측벽은 게이트 절연막으로 피복되어 있다. 제2 반도체층은 기판상에 형성된다. 제2 반도체층은 제1 도전층의 표면에 접촉하며, 콘택홀을 채운다. 제1 도전형 불순물은 제2 반도체층의 표면으로 주입된다. 제2 반도체층이 표면으로 주입된 불순물은 제2 반도체층으로 확산되고, 제1 도전층에 포함된 불순물은 제1 도전층으로부터 제2 반도체층으로 확산 된다.
따라서, 소스/드레인 영역의 다른 부분을 형성하고 스토리지 노드를 형성하는 영역 및 소스/드레인 영역의 한 부분과 소스/드레인 영역의 다른 부분 사이에 위치하는 채널 영역은 제2 반도체층에 형성된다. 커패시터 절연막은 소스/드레인 영역의 다른 부분 상에 형성된다. 셀 플레이트는 커패시터 절연막을 개재하여 스토리지 노드상에 형성된다.
본 발명의 제1 국면에 의한 반도체 장치에 따르면, 유전층상에 형성된 반도체층이 비트선으로 사용되므로, 비트선의 용량은 감소되어 DRAM이 고속으로 동작할 수 있다.
본 발명의 제2 국면에 의한 반도체 장치에 따르면, 더미(dummy) VΦT가 사용되므로, 알루미늄 배선의 접촉이 쉽게 만들어질 수 있다.
본 발명의 제3 국면에 의한 반도체 장치에 따르면, 비트선이 상부 및 하부 VΦT-DRAM에 의해 사용되므로, 비트선이 하나의 공정 단계에 의해 형성될 수 있다. 따라서, 제조공정의 수와 가격이 절감될 수 있다.
본 발명의 제4 국면에 의한 반도체 장치에 따르면, 실리콘 박막의 오목부를 채우고 채널 부분과 접촉하는 폴리실리콘이 리드(lead)전극으로 사용되므로, 채널 부분의 전위가 고정될 수 있다.
본 발명의 제5 국면에 의한 반도체 장치에 따르면, 콘택홀의 측벽을 덮는 도전체가 형성되므로, 리소그래피(lithography)기술에 의해 획득될 수 있는 최소 구멍 직경보다 더 작은 직경의 몸체를 가지는 VΦT를 형성하는 것이 가능하다. 그 결과, 상기 몸체는 완전하게 공핍화될 수 있다.
OR 회로를 포함하는 본 발명의 제6 국면에 의한 반도체 장치에 따르면, VΦT의 콘택홀이 두 게이트 상으로 확장되므로, 상기 회로는 매우 작은 범위로 형성될 수 있다.
AND 회로를 포함하는 본 발명의 제7 국면에 의한 반도체 장치에 따르면, VΦT가 AND 회로의 구성요소로서 사용되므로, 상기 장치에 의한 점유 면적은 작아질 수 있다.
인버터 회로를 포함하는 본 발명의 제8 국면에 의한 반도체 장치에 따르면, VΦT가 사용되므로, 점유면적이 작아질 수 있다. 플립-플롭 회로를 포함하는 본 발명의 제9 국면에 의한 반도체 장치에 따르면, VΦT가 사용되므로, 점유면적이 작아질 수 있다.
이득 셀을 포함하는 본 발명의 제10 국면에 의한 반도체 장치에 따르면, VΦT가 사용되므로, 점유면적이 작아질 수 있다.
액정 메트릭스를 포함하는 본 발명의 제11 국면에 의한 반도체 장치에 따르면, VΦT가 사용되므로, 점유면적이 작아질 수 있다.
본 발명의 제12 국면에 의한 반도체 장치의 제조방법에 따르면, 유전체상에 형성된 반도체층이 비트선으로 사용되므로, 비트선의 용량이 축소될 수 있다.
본 발명의 다른 목적 및 특징은 첨부 도면을 참조하여 상세히 설명되는 실시예에 의해 보다 명확해질 것이다.
[바람직한 실시예의 설명]
제1도는 제1 실시예의 서라운드 게이트 트랜지스터(이하, 수직 Φ-형상의 트랜지스터 또는 VΦT라 한다)에 관한 투시도이다.
제2도는 제1도의 II-II선에 따른 단면도이다.
제3도는 VΦT를 사용한 DRAM 셀 어레이의 설치도이다.
상기 도면들에 도시된 제1 실시예의 DRAM에 있어서, 게이트 트랜지스터는 비트선(24)과 워드선(25)의 교차점에 설치되며, 스토리지 노드(26), 커패시터 절연막(21) 및 셀 플레이트 전극(22)으로 형성되는 커패시터에 정보를 저장하도록 동작 가능하다. 실리콘 기판(1)상에 매립 SiO₂층(유전체층)(201)이 설치된다. 매립 SiO₂층(201)상에, 제1 도전형의 제1 불순물 확산층(24)이 설치되며, 제1 불순물 산화물층은 내부에 주입된 제1도전형의 불순물을 포함하고, 비트선 뿐만아니라 소스/드레인 영역중 한 부분을 형성한다.
제1 불순물 확산층(24)은 매립 SiO₂층(201)상에 설치되어 있는 제1 층간 절연막(8)으로 피복되어 있다. 제1 층간 절연막(8)상에, 상부 및 하부 표면을 가지는 워드선을 형성하는 게이트 전극(3)이 형성되어 있다. 게이트 전극(3)은 제1 층간 절연막(8)상에 설치된 제2 층간 절연막(9)으로 피복되어 있다. 제1 층간 절연막(8), 게이트 전극(3) 및 제2 층간 절연막(9)으로 피복되어 있다. 제1 층간 절연막(8), 게이트 전극(3) 및 제2 층간 절연막(9)을 관통하는 각 콘택홀(10)은 제1 불순물 확산층(24)의 일부 표면을 노출시키도록 형성되어 있다.
콘택홀(10)의 측벽은 게이트 절연막(4)으로 피복되어 있다. 각 콘택홀(10)내에, 제 1 도전형의 제1 반도체층(11)이 형성되며, 제1 반도체층(11)은 제1 불순물 확산층(24)의 표면에 접촉하고, 제1 불순물 확산층으로부터 실질적으로 게이트 전극(3)의 하면의 높이까지 연장한다.
또한 각 콘택홀(10)내에, 채널 반도체층(12)이 형성되며, 채널 반도체층(12)은 제1 반도체층(11)의 표면에 접촉하며, 제1 반도체층(11)의 표면으로부터 실질적으로 게이트 전극(3)의 상면의 높이까지 연장한다.
채널 반도체층(12)상에, 제1 도전형의 제2 도전층(13)이 형성되고, 제2 도전층(13)은 채널 반도체층(12)에 접촉하며, 스토리지 노드(26)뿐만아니라 소스/드레인중 다른 부분을 형성한다. 제2 도전층(13)의 표면은 제2 층간 절연막(9)상에 형성된 커패시터 절연막(21)으로 피복되어 있다.
제2 층간 절연막(9)상에 제2 도전층, 즉 스토리지 노드(26)를 피복하도록 커패시터 절연막(21)을 개재하여 셀 플레이트 전극(22)이 형성되어 있다. 상기 실시예의 장점은 후술될 것이다. VΦT가 사용되므로, 점유 면적이 작아질 수 있다. 실리콘층(SOI) 또는 폴리실리콘층(poly-SOI)이 비트선(24)을 형성하므로, 비트선(24)은 두꺼운 절연막(201)상에 완성되고, 따라서 비트선의 용량이 작아질 수 있다. 그 결과, 고속 동작을 수행하는 DRAM이 얻어진다.
SOI의 사용은 채널 반도체층(12)을 에피택셀(epitaxial)성장에 의해 형성할 수 있는 이점을 얻을 수 있다. 비트선 용량이 적으므로, 스토리지 노드의 용량이 작아질 수 있다. 특히, 센스(sense)증폭기는 일정치의 감도를 갖는다. 따라서, CB(비트선의 용량)과 Cs(스토리지 노드의 용량)의 비율이 일정하다면, 정보가 판독될 수 있다. 따라서, CB가 감소되면, Cs가 감소될 수 있다.
비트선 용량이 작으므로, 제16도의 등가 회로도에 도시된 개방 비트선 시스템이 허용되고, 따라서 4F²의 셀이 쉽게 얻어질 수 있다. 보통의 실리콘 기판이 사용되었다면, P-채널 및 N-채널을 서로 분리하기 위하여 웰(well)이 요구될 것이다. 그러나, SOI 구조 및 폴리-SOI 구조로 인하여, 웰이 필요 없으며, 제조공정은 간소화된다.
보통의 실리콘 기판이 사용되었다면, 인접한 트랜지스터들을 서로 분리하기 위하여 LOCOS 산화막을 형성하는 것이 필요하다. 그러나, 상기 실시예에서는, 제2도에 도시된 비트선(24)의 형성에 의해서만 인접한 트랜지스터들은 서로 분리할 수 있다. 이는 또한 제조공정을 간소화시킨다.
누설 전류가 인접한 비트선(24)사이에 흐르지 않는다. 누설 전류가 비트선 사이에 흐르지 않는다는 사실에 의하여, 리프레쉬 동작(재기록 동작)간의 시간 주기를 증가시키는 것이 가능하다.
SOI 구조로 인하여, DRAM은 보통의 실리콘 기판을 사용한 구조와 비교하여 소프트 에러(soft error)에 대하여 더 높은 저항을 가질 수 있다. 트랜지스터의 VФT 구조는 이하의 이점을 제공할 수 있다.
제2도를 참조하면, 채널 반도체층(12)의 반경의 축소는 전 채널의 공핍화를 가능하게 한다. 모든 채널의 공핍화는 회로 특성의 개선을 야기하면서 서브 드레쉬홀드(sub-threshold)전류(약반전 상태에서의 누설 전류)를 억제할 수 있다. 또한 서브-드레쉬홀드 계수 S는 60mV/dec의 최소치를 갖는다. 채널 반도체층(12)은 인가된 전계로 둘러싸여 있으므로, 펀치-스루(punch-through)가 억제될 수 있다. 펀치-스루의 억제로 인하여, 상기 구조는 디스터브 리프레쉬(disturb refresh)를 억제하는 높은 저항을 갖는다.
상기 반도체 장치에서는 기판 바이어스 효과가 없으므로, 고속 동작이 이루어질 수 있다. 채널폭이 넓으므로, 채널을 통하여 큰 전류가 흐를 수 있다. 채널 반도체층(12)은 에피택셜 성장법에 의하여 단결정화될 수 있다. 상기 공정에 의하면, 워드선이 형성되고, 콘택홀이 워드선에 형성되므로, 워드선이 쉽게 형성될 수 있다.
트랜지스터와 비트선 사이 및 트랜지스터와 커패시터 사이에 접속이 쉽게 만들어질 수 있다. 워드선의 막 두께는 게이트 길이와 동일하고, 게이트 길이는 쉽게 조절될 수 있다.
소스의 오프셋(offset)길이는 제1 층간 절연막(8)의 막 두께에 의존하고, 드레인의 오프셋 길이는 제2 층간 절연막(9)의 막 두께에 의존하므로, 상기 길이들이 쉽게 조절될 수 있다. 소스/드레인의 불순물은 간단한 이온주입 공정에 의하여 주입된다. 마찬가지로, 채널에 대한 이온주입이 쉽게 수행될 수 있다. 게이트 절연막이 산화에 의해 형성되므로, 게이트 절연막은 게이트의 가장 자리에 얇은 부분을 갖지 않는다. 따라서, 누설 전류는 게이트의 가장자리에 발생하지 않는다.
이하, 제2도에 도시되어 있는, VФT를 이용한 DRAM 제조공정을 설명한다. 제조공정은, 제3도에서 A-A' 선에 따른 단면도를 참조하여 설명한다.
제4도를 참조하면, SOI 기판(90)을 준비하고, 매립 SiO₂층(201)을 실리콘 기판(1)위에 형성하고, SOI 층(202)를 매립 SiO₂층(201)위에 형성시킨다. SOI 기판(90)은 SIMOX(Separation by Implanted Oxygen)법, ZMR(Zone melting Recrytallization)법, 어닐링(ammealing)법, 또는 래미네이팅(laminating)법과 같은 적절한 방법에 의해 형성된다.
SOI 기판은 또 다른 유전체로 분리된 SOS(Silicon On Sapphire)와 같은 기판으로 대치될 수 있다. SOI 기판은 폴리-SOI(poly-SOI)기판으로 대치될 수도 있다. 매립 SiO₂층(201)은 5000Å 두께의 막이고, SOI 층(202)는 2000Å 두께의 막이다.
SOI 층(202)는 비트선을 형성하고, 제4도에 도시된 바와 같이 저항을 줄이기 위하여 불순물(91)이 주입된다. 예를 들어, VФT이 P채널 형이면, P형 불순물이 SOI 층(202)에 도입된다.
제5도를 참조하면, 두께가 1000Å인 SiN 층(14)은 SOI 층(202)에 퇴적 된다. 후술 되겠지만, SiN 층(14)의 목적은 VФT의 게이트 절연막을 형성하는 단계에서 콘택홀의 바닥의 산화를 방지하기 위한 것이다.
제6도를 참조하면, SOI 층(202)은 비트선(24)의 형상을 갖도록 패턴이 형성된다.
제4도에 나타낸 불순물 주입 단계에서, 제5도에 나타낸 SiN 층 증착 단계와 제6도에 나타낸 비트선의 패터닝(patterning)단계는 아래 서술된 다른 순서들로 수행될 수도 있다.
(1) 주입(Implantation)- SiN - 패터닝
(2) 주입 - 패터닝 - SiN
(3) SiN - 주입 - 패터닝
(4) SiN - 패터닝 - 주입
(5) 패터닝 - 주입 - SiN
(6) 패터닝 - SiN - 주입
이 단계들이, 상술된 (2), (5) 또는 (6)의 순서에 따라 수헹되면, 제6도에 나타낸 구조 대신에 제7도에 나타낸 구조가 얻어진다.
제7도에 도시된 구조에서, SiO₂층 보다 높은 유전 상수를 가지는 SiN 층(14)이 인접한 비트선(24)사이에 형성되므로, 비트선들 사이의 용량이 증가한다. 따라서, SiN 층(14)은 약 500Å 두께의 얇은 막이 된다.
제6도 내지 제8도를 참조하면, 1000Å 두께의 제1 층간 절연막(interlayer insulating film)(8)은 매립 SiO₂층(201)위에 퇴적되어 비트선(24)을 피복한다. 3000Å 두께의 폴리실리콘은 제1 층간 절연막(8)위에 퇴적된 후, 워드선(25)을 형성하도록 패터닝된다.
보다 상세하게는, 저항을 줄이기 위하여 주입된 불순물을 함유하는 폴리실리콘을 패터닝함으로써 워드선(25)이 형성되어진다. 불순물을 함유하는 폴리실리콘은 도핑된 폴리실리콘일 수도 있다. 대안으로서, 도핑되지 않은 폴리실리콘에 불순물이 주입될 수도 있다.
제9도는 제8도와 같은 단계에서의 반도체 장치를 나타낸 도면이다. 제8도 내지 제9도를 참조하면, 워드선(25)의 막 두께는 VФT의 게이트 길이와 같다. 워드선(25)의 막 두께가 쉽게 조절될 수 있으므로, 게이트의 길이도 쉽게 조절될 수 있다.
제10도를 참조하면, 제2 층간 절연막(9)는 제1 층간 절연막(8)위에 형성되어 워드선(25)을 피복한다. 그 다음, 제2 층간 절연막(9), 워드선(25), 및 제1 층간 절연막(8)위에 형성되어 워드선(25)와 비트선(24)의 교차점에 형성된다.
제11도를 참조하면, 산화 작용은 각 콘택홀(10)안에 노출된 워드선(25)의 측벽에 영향을 주어, VФT의 게이트 절연막(4)을 형성시킨다. 게이트 절연막(4)은 산화 작용에 의해 형성되며, 게이트 절연막(4)은 게이트 단자(25)의 상단부에서 얇아진다.
제11도 내지 제12도를 참조하면, 각 콘택홀(10)의 바닥에 있는 SiN 층(14)는 가열된 인산에 의해 제거되어 비트선(24)의 표면(24a)를 노출시킨다.
제13도를 참조하면, 콘택홀(10)이 비정질 실리콘(15)으로 채워진다. 비정질(amorphous)은 비트선(24)의 표면으로 부터 에피텍셜 성장된다. 이 에피택셜 성장에 의해 얻어진 단결정 실리콘(92)은 VФT의 채널을 형성 한다. 비트선(24)의 표면(24a)은 비트선에 대한 접촉 역할을 하므로, 트랜지스터와 비트선 사이의 접촉은 매우 쉽게 일어난다. 에픽택셜 성장의 완료 후에, VФT의 드레인과 채널을 형성하기 위하여 이온 주입이 수행된다.
그 다음, 주입된 이온은 공정중의 열처리에 의해 확산되어 소스(6a)와 드레인이 형성된다. 주입법에 의하여 불순물이 소스(6a), 드레인(6b) 및 채널(12)로 주입되므로, 제1 층간 절연막(8)과 제2 층간 절연막(9)의 막의 두께를 조절함으로써 오프셋(offset)부분 (204a) 및 (204b)의 길이는 쉽게 조절된다.
제15도를 참조하면, VФT의 드레인 부분은 스토리지 노드(26)를 형성하도록 패터닝된다. 커패시터 절연막(21)은 제2 층간 절연막(9)위에 형성되어 스토리지 노드(26)를 피복한다. 셀 플레이트 전극은 커패시터 절연막(21)을 개재하여 스토리지 노드(26)을 덮도록 제2 층간 절연막(9)상에 형성된다. 이러한 방식으로 VФT를 사용하는 DRAM 셀이 완성된다. 또한 VФT의 드레인(6b)도 스토리지 노드(26)로서의 역할을 하기 때문에 트랜지스터와 커패스터는 매우 쉽게 접속된다. 4F²의 DRAM의 셀이 상술한 바와 같이 얻어진다. 후술(後述)될 제2 내지 제6 실시예는 워드선의 저항을 줄이기 위한 방법에 관한 것이다.
제7도 내지 제12 실시예는 VФT-DRAM의 고속동작을 위하여 비트선의 저항을 감소시키는 방법에 관한 것이다. 제1 실시예에서, 워드선은 도핑된 폴리실리콘으로 만들어지며, 비트선은 SOI 층으로 만들어진다. 따라서, 복수의 VФT가 연속적으로 설치된다면, 워드선과 비트선은 큰 저항을 갖는다.
제3도로 부터 알 수 있는 바와 같이, 워드선(25)의 폭은 VФT가 있는 부분에서 줄어든다. 이는 저항을 보다 증가시킨다. 워드선과 비트선의 콘 저항은 DRAM의 동작 속도를 저하시킨다. 제2 내지 제12 실시예는 상술한 문제점을 극복하기 위하여 개발된 것이다.
[제 2 실시예]
제17도는 제2 실시예의 VФT를 사용한 DRAM 셀의 주요부의 단면도이다. 다음의 점들만을 제외하면, 제2 실시예의 DRAM 셀은 실질적으로 제2도에 나타낸 DRAM 셀과 같다. 따라서, 제2도의 DARM 셀에 대응하거나 같은 부분들은 도면에 도시하지 않는다.
제17도에 나타낸 DRAM 셀에서, 워드선(25)은 폴리실리콘(16)과 폴리실리콘(16)상에 설치된 실리사이드(17)로 형성된 2 층 구조를 갖고 있다. 폴리실리콘(16)과 실리사이드(17)로 형성된 2층 구조는 워드선(25)의 저항을 감소시켜, DRAM의 고속 동작을 가능하게 한다. 실리사이드 재료로는 텅스텐(tungsten)실리사이드, 티타늄(titanium)실리사이드, 코발트(cobalt)실리사이드, 플라티늄(platinum)실리사이드, 몰리브데늄(molybdenum)실리사이드, 또는 기타 등등이 있을 수 있고, 또 다른 것으로서, 비슷한 저항값이라면, 실리사이드 이외의 재료도 사용될 수 있다.
[제 3 실시예]
제18도는 제4 실시예의 DRAM 셀의 주요부의 단면도이다. 실리사이드(17)가 폴리실리콘(16)가 폴리실리콘(16)의 아래에 형성된다는 점에서 본 실시예의 DRAM 셀은 제17도에 나타낸 DRAM 셀과는 다르다.
제2 실시예와 마찬가지로, 워드선(25)은 폴리실리콘과 실리사이드로 형성된 2층 구조를 가지고 있으므로, 워드선(25)는 작은 저항을 갖는다.
[제 4 실시예]
제19도는 제4 실시예의 DRAM 셀의 주요부의 단면도이다. 본 실시예에서 실리사이드(17)는 폴리실리콘의 위와 아래에서 설치된다. 이 구조는 워드선(25)의 저항값을 크게 줄일 수 있다.
N 채널 트랜지스터의 경우, 금속이나 실리사이드로 만들어진 게이트를 포함하는 구조의 문턱 전압(Vth)은 폴리실리콘으로 만들어진 게이트를 포함하는 구조보다 일함수에 관련된 이유 때문에 더 크다. 워드선(25)이 실리사이드(17)와 폴리실리콘(16)의 적층 구조를 가지면, VФT의 문턱 전압(Vth)은 부분적으로 바뀐다.
예를 들어, 제17도에 나타낸 바와 같이 실리사이드(17)가 드레인 쪽에 설치되면, 실리사이드(17)에 의해 둘러싸인 채널 부분(7)은 폴리실리콘(25)에 둘러싸인 채널 부분(7)보다 큰 문턱 전압(Vth)을 갖게되어, 반전하기 어렵게 된다. 그러므로, 드레인 전압이 증가하더라도, 소스(6a)와 드레인(6b)사이의 펀치-스루는 쉽게 억제된다.
이와 반대로, P-채널 트랜지스터의 경우, 실리사이드(17)에 의해 둘러싸인 채널 부분(7)은 문턱전압이 낮으므로 펀치-스루가 충분히 억제되지 않는다. 따라서, 제20도에 나타낸 바와 같이, n-형 불순물을 함유하는 영역(18)이 설치되고, 영역(18)의 불순물이 n-채널 영역(93)의 불순물보다 약간 많으므로 펀치-스루가 방치될 수 있다.
제21도에 도시한 바와 같이, 폴리실리콘(25)의 하위 아래 층들의 사이에 설치된 실리사이드(17)를 워드선(25)이 포함하면, 워드선(25)은 P 채널(7)에서 작은 저항값을 갖을 수 있고, 효과적으로 펀치-스루를 방지할 수 있다.
[제 5 실시예]
제22도는 제5 실시예의 DRAM 셀 어레이의 주요부의 투시도이고, 특히 제8도 내지 제9도의 구조에 해당하는 단계에서의 구조를 나타낸다. 워드선(25)과 비트선(24)이외의 부재와 부분들은 간단화하기 위하여 제22도에 도시되어 있지 않다.
본 실시예에서, 실리사이드(17)는 폴리실리콘(16)의 상부 표면뿐만 아니라 측면에도 설치된다. 이와 같이, 워드선(25)의 세 면이 실리사이드(17)로 피복되므로 워드선(25)의저항값은 더욱 작아진다.
그 다음, 제22도에 나타낸 장치의 제조방법을 설명한다.
제23도를 참조하면, 워드선(25)은 제1 층간 절연막(8)상 에 형성된다.
제24도를 참조하면, 워드선(25)의 표면을 200Å 두께의 티타늄막(19)으로 덮도록 스퍼터링(sputtering)법이 수행된다. 램프 어닐링이 30 초간 600 내지 700℃의 온도의 N₂의 분위기에서 수행된다.
제25도를 참조하면, 티타늄과 실리콘의 화합물인 티타늄 실리사이드막(19a)가 티타늄과 접해 있는 실리콘 부분에만 생성된다.
제25도 내지 제26도를 참조하면, 반응하지 않은 티타늄막(19)는 제거 된다.
본 실시예에서는, 티타늄이 예로써 기술되어지만, 코발트, 플라티늄, 또는 니켈(nickel)과 같은 다른 재료도 사용될 수 있다.
실리콘의 노출부분에만 시리사이드를 형성하는 방법을 살리시드(salicide)라 한다.
제27도는 티타늄 실리사이드막(19a)으로 피복된 워드선(25)내에 형성된 콘택홀을 가지는 VФT에 대한 단면도이다.
이 구조에서는, 워드선과 VФT의 콘택홀 사이의 마진(margin)(M)은 다음 식으로 표현될 수 있다.
M = 포토리소그래피의 중첩 마진 + 실리사이드막 두께(t1) + 산화 되어지는 부분의 막 두께 (t2)
이 마진 M을 고려하여 워드선에 콘택홀을 형성시킬 필요가 있다.
[제 6 실시예]
제6 실시예는 워드선의 측벽(side wall)에만 실리사이드를 형성하는 방법에 관한 것이다.
제28도를 참조하면, SiO₂층(20)은 각각의 워드선(25)상에만 형성된다.
제29도를 참조하면, 실리사이드막(17)은 워드선(25)의 측벽에 형성되어 있다.
실리사이드막(17)은 워드선(25)의 측벽의 반대쪽에도 형성되므로, 워드선(25)의 저항값은 줄일 수 있다.
VФT의 콘택홀을 형성시키는 단계에서는, 실리사이드막은 워드선(25)의 최상면에는 존재하지 않는다.
따라서, 공정의 안정성을 개선되어 실리사이드막을 뚫기 위한 에칭을 수행할 필요가 없다.
[제 7 실시예]
제7 내지 제12 실시예는 비트선의 저항값을 감소시켜 VФT-DRAM의 동적 속도를 증가시키는데 그 목적이 있다.
제30도는 SOI 층(30)(BL), 실리사이드(31) 및 SiN 층(32)을 도시한 단면도이며, 이 순서로 적층되어 비트선의 형상을 갖도록 패턴된다.
SOI 층(30)으로의 불순물 주입은 제1 실시예와 관련하여 이미 설명한 어떤 단게에서도 수행될 수 있다.
SOI 층과 실리사이드(31)을 패터닝한 후에 SiN 층(32)이 적층될 수 있으며, 이 경우 그 장치는 제31도에 도시된 부분을 갖는다.
그 다음, 제8도 내지 제14도에 나타낸 것과 유사한 단계들이 수행되어, 작은 저항값을 가지며 고속 동작이 가능한 비트선을 가지는 VФT-DRAM를 생산된다.
본 실시예에서는 VΦT의 콘택홀을 형성하고, 산화에 의해 게이트 절연막(4)을 형성하고 이어서, 비트선의 산화를 방지하기 위해 설치한 SiN 막을 제거한 후의 구조는 제32도에 나타난 단면을 갖는다.
이 상태에서, 제32도에 나타낸 구조에서 콘택홀(10)을 채우는 비정질 실리콘의 고상 성장법(solid phase growth)을 수행하더라도, SOI 층(30)의 상 표면이 실리사이드(31)로 덮여 있으므로 VΦT의 채널이 단결정화되지 않는다.
이하, 설명될 제8 실시예는 상기 구조를 개선한 것이다.
[제 8 실시예]
제32도 및 제33도를 참조하면, 에칭은 VΦT의 콘택홀(10)의 바닥에 있는 실리사이드(31)에 영향을 끼친다.
실리사이드(31)의 에칭은 SOI 층(30)의 표면을 노출시켜, VΦT의 채널이 에피택셜 성장에 의해 단결정화되어질 수 있다.
[제 9 실시예]
본 실시예는 실리사이드가 비트선 밑에 설치되어 비트선의 저항값을 줄이는 구조에 관한 것이다.
제34도를 참조하면, 실리사이드(17)는 SiO₂층(20)상에 형성된다.
비트선을 형성하는 폴리실리콘(16)은 실리사이드(17)상에 형성된다.
이 구조는 비트선의 저항을 줄인다.
그러나, 비트선이 폴리실리콘으로 만들어지므로, VΦT가 폴리실리콘(160상에 형성되면, VΦT의 채널은 에피택셜 성장에 의해 단결정화될 수 없다.
이 경우, 래미네이팅 방법이 실리사이드상에 단결정 실리콘을 설치함으로써 설치되는 비트선의 형성을 가능하게 한다.
보다 상세하게는, 제35도를 차조하면, 제2 실리콘 기판(34)은 실리사이드(17)와 SiO₂층(201)이 형성된 제1 실리콘 기판(33)에 적층된다.
이어서, 고온 가열 처리에 의해 수행되는 접합화에 의해 그들이 합착딘다. 제2 실리콘 기판(34)은 단지 지지 기판이므로, 그 재료가 특별히 제한되지는 않는다.
제35도 내지 제36도를 참조하면, 그 구조는 위 아래로 뒤집어져서 제1 시리콘 기판(33)이 기계 화학적 연마법(chemical mechanical polishing method; 이하, CMP법 이라한다)으로 연마하여 두께를 줄인다.
이에 의해, 단결정 실리콘 층(SOI 층)을 가지는 비트선용 층(33)이 실리사이드(17)상에 형성된다.
그 다음, 제1 실시예에서와 같은 단계가 수행되어, 단결정으로 만들어진 채널을 가지는 VΦT-DRAM이 제조되어 비트선의 저항값이 줄어든다.
[제 10 실시예]
본 실시예는 비트선의 저항값을 더욱 줄이는 것을 목적으로 한다.
제36도 내지 제37도를 참조하면, 부가적인 실리사이드(17)가 단결정 실리콘층(30)위에 형성되며, 비트선은 단결정 실리콘층(30)의 상하측 실리사이드(17)의 층을 포함하므로 저항값이 감소한다.
제35도에 나타난 장치에서, 폴리실리콘(94)은 실리사이드(17)과 SiO₂층(20) 사이에 끼워질 수도 있으며, 이 경우에, 비트선은 실리사이드(17)상에 위치하는 단결정 실리콘층뿐만 아니라 실리사이드(17)의 아래에 위치하는 폴리실리콘(30)을 포함할 수도 있다.
이 구조도 비트선의 저항값을 줄일 수 있다.
[제 11 실시예]
본 실시예도 또한 비트선의 저항값을 줄이는 것을 목적으로 한다.
제39도를 참조하면, 실리사이드 공정은 SOI 층(30)에 영향을 미치므로, SOI층을 패터닝한 후 비트선을 형성한다.
이에 의해, 비트선(30)의 상부 및 좌우 측면이 실리사이드(17)로 피복된다.
비트선(30)의 세 개의 면이 실리사이드(17)로 피복되므로, 비트선의 저항값은 더욱 감소될 수 있다.
본 실시예는 래미네이팅 방법을 적용한 제9 실시예와 조합하여 네 개의 면, 즉 비트선의 상하좌우 표면이 실리사이드로 피복될 수도 있다.
[제 12 실시예]
본 실시예도 비트선의 저항값을 줄이는 것을 목적으로 한다.
제40도를 참조하면, 실리사이드화를 방지하기 위한 막(35), 즉 비트선은(35)은 SOI 층(30)상에 설치된다.
실리사이드화를 방지하기 위해 SOI 층(30)상에 설치된 막(35), 즉 비트선은 SOI 층(30)의 측면에만 형성될 수 있다.
이 구조의 비트선 저항값이 제39도에 나타낸 구조의 비트선 저항값보다 높다할지라도, 이 구조의 비트선의 양측면에 실리사이드가 설치되기 때문에, 비트선의 저항값은 충분히 작을 수 있다.
실리사이드화를 방지하기 위한 막(35)은 산화막이 되거나, 또는 제1 실시예에 사용된 것과 유사하게 SOI 층상에 형성된 질화막이 될 수도 있다.
후자의 구조는 제8 실시예와 유사하게 실리사이드에 구멍이 형성되는 단계를 제거한다.
그 결과, 저 저항값을 갖는 비트선을 포함하는 VΦT-DRAM은 제1 실시예에서 비트선을 실리사이드화하는 단계를 부가하는 것에 의해서만 얻어질 수 있다.
이하 기술되는 제13 내지 제16 실시예는 비트선의 커패시턴스를 줄이는 것을 목적으로 한다.
[제 13 실시예]
제13 실시예는 VΦT-DRAM의 고속 동작을 유지하기 위해 비트선의 커패시턴스를 줄이는 것을 목적으로 한다.
제41도를 참조하면, VΦT-DRAM의 비트선의 커패시턴스는 비트선과 실리콘 기판사이의 커패시턴스(361), 비트선과 비트선 사이의 커패시턴스(371), 및 비트선과 워드선 사이의 커패시턴스(381)의 합과 거의 같다.
제41도에 나타낸 SOI 기판에서, 매립 SiO₂층(20)은 비트선(24), 즉 SOI 층 아래에 위치해 있으므로, 비트선(24)과 기판(1)사이의 커패시턴스(36)는 매우 작다.
그러나, SIMDX 법이 SOI 기판을 형성하는데 이용되면, 매립 SiO₂층(20)의 막 두께는 제조방법에 기인하여 자유롭게 결정될 수 없다.
매립 SiO₂층(20)의 막 두께는 약 4000Å이다.
그러나, 적층된 구조의 SOI 기판이 이용되면, 매립 SiO₂층의 막 두께는 자유롭게 결정될 수 있다.
제42도를 참조하면, VΦT-DRAM은 0.5㎛ 이상의 두께의 매립 SiO₂층을 가지는 SOI 기판을 포함하는데, 이 경우, 비트선(24)과 기판(10)사이의 커패시턴스(36)는 충분히 작으므로, VΦT-DRAM의 동작 속도는 더욱 빨라질 수 있다.
[제 14 실시예]
본 실시예는 비트선과 워드선 사이의 커패시턴스를 줄이는데 그 목적이 있다.
제41도를 참조하면, 워드선(25)의 일부분(25a)이 인접한 비트선(24)사이의 홈(groove)에 위치하므로, 비트선(24)과 워드선(25)사이의 커패시턴스(38)가 크다.
제43도 내지 제45도는 비트선과 워드선사이의 커패시턴스를 줄일 수 있는 VΦT-DRAM 의 개선된 제조방법에 관한 것이다.
제43도를 참조하면, 비트선에 대하여 부분적인 형상에 있어서 상보적인 각각의 홈(36)은 매립 SiO₂층(20)의 표면에 형성된다.
제44도를 참조하면, 홈(36)을 채우는 폴리실리콘층(37)은 매립 SiO₂층(20) 상에 형성된다.
제44도 내지 제45도를 참조하면, 폴리실리콘층(37)을 에치백하여 홈(36)을 채우는 비트선(24)을 형성한다.
비트선(24)상에 VΦT-DRAM 를 형성하는 것에 의해 평탄한 저면(35b)을 가지는 워드선(25)이 형성되고, 이에 의해 비트선(24)과 워드선(25)사이의 커패시턴스(38)가 감소될 수있다.
[제 15 실시예]
본 실시예도 또한 비트선과 워드선사이의 커패시턴스를 줄이는 것을 목적으로 한다.
제46도를 참조하면, 비트선(24)은 매립 SiO₂막(20)상에 형성된다.
층간 SiO₂막(38)은 매립 SiO₂층(20)상에 퇴적되어 비트선(24)를 덮는다.
층간 SiO₂막(38)은 에치백되어 소망하는 높이를 유지하고 VΦT-DRAM은 제38도에 나타낸 바와 같이, 층간 SiO₂막(38)상에 형성된다.
비트선(24)사이의 공간들이 층간 SiO₂막(38)으로 채워지므로, VΦT-DRAM 은 비트선(24)과 워드선(25) 사이의 커패시턴스가 작다.
이 구조의 비트선(24)이 단결정으로 만들어지면, VΦT의 채널(7)도 단결정으로 만들어진다.
[제 16 실시예]
본 실시예도 또한 비트선과 워드선사이의 커패시턴스를 줄이는 것을 목적으로 한다.
제48도는 제16 실시예의 VΦT-DRAM의 단면도이다.
제48도를 참조하면, 본 실시예는 LOCOS 산화막(391)에 의해 서로로부터 격리된 비트선(24)를 구비한다.
워드선(25)는 LOCOS 산화막(391)에 의해 비트선(24)로부터 더욱 격리되므로, 비트선과 워드선사이의 커패시턴스(38)은 줄어들 수 있다.
LOCOS 산화막(391)에 의해 격리된 비트선(24)는 다음 단계에 의해 형성될 수 있다.
LOCOS 산화막(391)은 소정의 형상으로 패터닝된 실리콘 질화막(도시하지 않음)으로 형성된 마스크를 사용하여 SOI 층(24)의 표면을 산화시키는 것에 의해 형성 된다.
이어서, 불순물이 실리콘 질화막을 통하여 주입되어 비트선(24)을 형성한다.
LOCOS 단계에서 사용된 실리콘 질화막은, 산화에 의해 VΦT 게이트막을 형성하는 단계에서 다시 사용된다.
본 실시예가 제11 실시예에 적용된 것과 같은 실리사이드와 함게 설치된 비트선을 포함하는 구조와 조합되면, 제49도에 나타낸 바와 같이 비트선(24)의 표면상에 실리사이드 층(40)(TiSi, WSi)을 형성한 후, VΦT의 게이트 절연막을 형성하기 위해 요구되는 것으로서, SiN 막(42)를 다시 퇴적시키는 것이 필요하다.
[제 17 실시예]
본 실시예는 워드선과 VΦT 콘택간의 마진뿐만 아니라 비트선과 VΦT 콘택간의에 관한 것이다.
제50도를 참조하면, 비트선(24)은 매립 SiO₂층(20)상에 형성된다.
제1 층간 절연막(8)은 매립 SiO₂층 상에 형성되어 비트선(24)을 덮는다.
워드선(36)은 제1 층간 절연막(8)상에 형성된다.
제2 층간 절염막(9)은 제1 층간 절연막(8)상에 형성되어 워드선(25)를 덮는다.
개구(9a)는 제2 층간 절연막(9)내의 위치하도록 형성되어, VΦT의 콘택홀을 형성한다.
제50도가 비트선(24)의 가장자리(24a)가 VФT의 가장자리(9a)와 일치하는 구조를 나타내지만, 그것들은 마스크의 이동 때문에 서로서로 약간 빗나 간다. 그러나, 이 이동은 후술되는 바와 같이 아무런 문제도 발생시키지 않는다.
본 실시예는 허용 가능한 최소선폭에 해당하는 0.2㎛의 선폭을 갖는 비트선(24)을 포함하는 예와 관련하여 후술될 것이다.
제50도 내지 제51도을 참조하면, 500Å 두께의 SiO₂ 막(42)이 제2 층간 절연막(9)내의 개구를 균일하게 덮도록 증착한다. SiO₂막(42)이 건식 에칭되어 점선으로 표시된 바와 같은 측벽 형상을 가지는 SiO₂막(43)이 남는다. 그 다음, 측벽 형상의 SiO₂막(43)으로 형성된 마스크에 의해 VΦT의 콘택홀이 형성된다.
제52도는 워드선에 평행한 선을 따라 형성되는 콘택홀(10)의 부분을 나타내고, 제53도는 비트선에 평행한 선을 따라 형성되는 콘택홀(10)의 부분을 나타낸다. 이 방법에 따르면, 제52도에 나타낸 바와 같이, VΦT 콘택과 비트선 사이의 마진 m₁은 최소 선폭 w 내로 보장될 수 있다.
제53도를 참조하면, VФT 콘택과 워드선사이의 마진 m₂는 최소 선폭 w 내로 보장될 수 있다. 그 결과, 4F²의 셀의 크기는 4r²으로 더욱 감소될 수 있다. 여기서, r은 최소 선폭을 나타내고, F(형태의 크기)=r＋α(공정 마진)의 관계를 만족시킨다. 이 방법은 VФT의 채널의 지름을 줄일 수 있으므로, 고속 동작에서도 안정되게 동작하며 작은 면적을 점유하는 VФT-DRAM을 생산할 수 있다.
[제 18 실시예]
[제 18a 실시예]
본 실시예는 4r²의 셀 크기를 갖는 VФT-DRAM을 생산하는 방법에 관한 것이다. 제54도는 위상-쉬프트 마스크(phase-shift mask)를 이용하여 비트선이나 워드선을 형성하기 위해 사용되는 포토마스크(photomask)의 평면도이다. 제54도에서, 빗금친 부분(95)은 광의 위상이 180°이동한 부분 또는 쉬프터를 나타낸다. 빛의 위상 쉬프트는 빗금친 부분(95)사이의 부분(96)에서 0°이다. 쉬프터의 폭(W₃)과 쉬프터와 쉬프터 사이의 폭(W₄)는 각각 최소 선폭의 2배이다.
제54도는 포토마스크의 상부로부터 웨이퍼 표면상에 조사되는 광의 세기를 나타낸다. 그 공정이 상기 포토레지스트와 네가티브(negative) 레지스트를 이용하여 수행될 때, 광빔에 노출된 부분은 현상 후 남게된다.
그러므로, 노출 시간이 최소 선폭의 2 배인 폭(W5)내에서 비트선(BL)사이에 정의되는 좁은 공간 S와 넓은 비트선(BL)을 형성하도록 적절히 조절될 수 있다. 워드선도 비슷한 방법으로 형성되는데, 이에 의해, 최소 선폭(최소 크기)의 VФT의 콘택홀은 워드선과 비트선의 교차점에 형성되어질 수 있으며, 4r²의 셀 크기의 VФT-DRAM이 형성될 수 있다. 본 명세서는, 다른 언급이 없으면 4F²는 4r²을 포함한다.
[제 18b 실시예]
제56도는 본 실시예에서 사용된 포토마스크의 평면도이다. 포토마스크는 0°-위상 쉬프터, 90°-위상 쉬프터, 180°-위상 쉬프터 및 270°-위상 쉬프터로 구성된다. 0°, 90°, 180° 및 270°는 위상 쉬프터에 의해 이동된 광의 위상을 나타낸다. 4 종류의 쉬프터로부터 조사되는 광빔이 서로 중첩되는 부분에서 광의 세기는 0 이다.
그러므로, 쉬프터들 사이의 계면의 교점의 근처에만 작은 개구가 형성된다. VФT의 콘택홀이 제56도에 나타낸 포토마스크와 네가티브 레지스트에 의해 형성되면, 콘택홀(10)은 제57도 나타낸 바와 같이 최소 크기보다 작은 크기를 가질 수 있다.
제57도에서, m₂는 공정 마진을 나타낸다. 제56도에 나타낸 포토레지스트를 제조하는 방법은 이후에 서술된다.
제57도를 참조하면, 제1 SiN 막(90a), 제1 SiO₂막(90b), 제2 SiN막(90c), 제2 SiO₂막(90d), 제3 SiN 막(90e), 제3 SiO₂막(90f), 제4 SiN막(90g)은 결정 기판(90)상에 순서대로 퇴적된다. SiN 막과 SiO₂막의 두께의 합은 90°의 광의 위상에 대응하도록 결정된다. 이어서, 레지스트(90h)가 제4 SiN 막(90g)상에 형성된다. 위상 쉬프트가 0°, 90°, 180°로 맞추어져 있는 부분에서만 레지스트(90h)는 페터닝되어 개구(90i)가 형성된다.
제121도에서, 0°, 90°, 180°, 및 270°의 쉬프터는 설명을 위하여 옆으로 설치된 것처럼 도시되었지만, 제56도에 나타낸 바와 같이, 실질적으로 쉬프터는 매트릭스 모양으로 설치된다.
제122도를 참조하면, 제4 SiN 막(90g)과 제3 SiO₂막(90f)은 마스크로서 레지스트(90h)을 이용하여 에칭된다. 이 단계에서, 제3 SiN 막(90e)은 에칭 스토퍼로서 작용한다. 따라서, 에칭은 일정한 두께로 행하여진다. 에칭 후에, 레지스트(90h)는 제거된다.
제123도를 참조하면, 레지스트(90j)는 결정 기판(90)상에 형성된다. 위상 쉬프트가 0°과 90°로 설정되어 있는 레지스트(90j)의 부분에만 개구(90k)가 형성된다.
제124도를 참조하면, 제3 SiN 막(90e)과 제2 SiO₂막(90d)은 레지스트(90j)로 형성된 마스크를 이용하여 에칭된다. 이 단계에서, 제2 SiN(90c)는 에칭 스토퍼로서 작용한다. 에칭 후에, 레지스트(90j)는 제거된다.
제125도를 참조하면, 레지스트(901)는 결정 기판(90)상에 형성된다. 헤지스트 패턴(901)은 개구(90m)가 0°의 위상 쉬프트로 설정된 레지스트(901)에만 형성되도록 패터닝한다.
제126도를 참조하면, 제2 SiN 막(90C)과 제1 SiO₂막(90b)은 레지스트(901)로 형성된 마스크를 이용하여 에칭한다. 이 단계에서, 제1 SiN 막(97)은 에칭 스토퍼로서 작용한다. 에칭 후에, 레지스트(90)가 제거되고, 이에 의해 포토마스크가 완성된다. 제1 SiN막(90a)을 제외하고, 결정 기판(90)상에는 0°의 위상 쉬프트 부분이 존재하지 않는다. 제1 SiN 막(90a), 제1 SiO₂막(90b) 및 제2 SiN 막(90c)은 위상 쉬프트가 90°인 부분에 존재하고, 이 막들의 두께의 합은 광의 위상쉬프트가 90°인 것에 대응한다.
따라서, 위상이 90°인 부분을 통과하는 광빔은 위상이 0°인 부분에 대하여 90°의 위상차를 갖는다. 마찬가지로, 위상이 180°와 270°인 부분을 통과하는 광빔은 위상이 0°인 부분에 대하여 각각 180°와 270°의 위상차를 갖는다.
제127도를 참조하면, 제56도에 나타낸 포토마스크는 각 위상차에 대응하는 양 만큼 FIB로 결정 기판(90)을 깎아내는 방법으로도 얻을 수도 있다. 이후에 서술될 제19 내지 제21 실시예는 VФT의 게이트의 전압 저항의 개선에 그 목적이 있다.
[제 19 실시예]
제19 실시예는 VФT의 게이트의 전압 저항의 개선에 그 목적이 있다. 제58도는 제2 층간 절연막(SiO₂)(9), 워드선(WL)(3) 및 제1 층간 절연막(SiO₂)(8)을 관통하여 비트선(BL)의 표면을 노출시키는 콘택홀(10)을 형성한 후의 단계에서의 장치의 단면도이다. 비트선(BL)의 표면에는, 비트선 표면의 산화를 방지하기 위하여 실리콘 질화막이 형성되어 있다.
제58도 및 제59도를 참조하면, 게이트 절연막(4)은 1100℃의 건식 0₂산화법으로 형성되어, 워드선(WL)은 둥근 가장자리(45)를 가질 수 있다. 워드선(WL)의 가장자리(45)의 둥근 형상에 의해 가장자리(45)에서의 전계의 집중이 억제되어, 게이트의 전압 저항이 개선될 수 있다.
[제 20 실시예]
본 실시예는 VФT의 게이트의 전압 저항을 개선하는데에 그 목적이 있다. 제60도는 본 실시예를 나타낸다. 비트선(BL)은 매립 SiO₂층(20)상에 형성된다. 이 실리콘 질화막(SiN)은 비트선(BL)상에 형성된다. 제1 층간 절연막(SiO₂)(8)은 매립 SiO₂층(20)에 형성되어 비트선(BL)을 덮는다. 도핑된 폴리실리콘으로 만들어진 워드선(WL)은, 제1 층간 절연막(8)에 설치되어 있다. 제2 층간 절연막(9)은 제1 층간 절연막(8)위에 형성되어 워드선(WL)을 덮는다. 콘택홀(10)은 제2 층간 절연막(9), 워드선(WL) 및 제1 층간 절연막(8)을 관통한다. 도핑된 폴리실리콘으로 만들어진 워드선(WL)의 측면은 산화되어 게이트 절연막(4)을 형성한다.
제60도를 참조하면, 도핑된 폴리실리콘이 미세한 또는 작은 그레인(grain)으로 만들어지면, 도핑된 폴리시릴콘 그레인의 면방향을 따라서 게이트 절연막(4)의 표면상에 요철(irregularity)이 형성되어, 게이트의 전압 저항이 감소하게 된다. 따라서, 제61도에 나타낸 바와 같이, 워드선(WL)의 막을 퇴적하기 위하여 도핑된 비정질 실리콘이 퇴적된다. 이어서, 이 도핑된 비정질 실리콘이 약 600℃ 에서 어닐링에 의해 큰 직경을 가지는 폴리실리콘으로 고상 성장된다. 이에 의해, 제61도에 나타낸 바와 같이, 큰 전압 저항을 갖는 게이트 절연막(4)이 요철 없이 형성될 수 있다.
[제 21 실시예]
제20 실시예와 마찬가지로, 워드선용 막이 도핑된 비정질 실리콘의 형태로 퇴적된다. 이어서, 비정질 실리콘이 형태를 유지하는 동안에 VФT의 콘택홀이 형성된다. 그 다음, 게이트 절연막의 산화와 동시에 비정질 실리콘의 고상 성장이 수행된다. 이 방법으로 형성된 게이트 절연막을 구비하는 장치는 제20 실시예와 비슷한 효과를 얻을 수 있고, 제61도에 나타낸 바와 같은 구조를 갖게 된다.
제22도 내지 제25 실시예는 디스터브 리프레쉬(disturb refresh)를 더욱 억제하는 VФT-DRAM를 얻기 위하여, 펀치-스루에 대한 전압 저항을 더욱 개선하는데 그 목적이 있다.
[제 22 실시예]
제62도는 제22 실시예의 VФT-DRAM의 단면도이다. 전압이 비트선(24)에 인가되거나 소토리지 노드(26)가 저장된 전하를 가지면, 공핍층이 VФT의소스나 드레인으로부터 확장된다. 공핍층이 소스와 드레인을 함께 연결하는 상태를 펀치-스루 상태라 한다. 전압(VR)이 드레인에 인가되고 채널의 불순물 농도가 NA이면, 공핍층의 확장(Xdmax)은 다음 식으로 표현될 수 있다.
Xdmas = (2.KS. ε0(VR+2φFR)/q.NA)1/2
여기에서, Ks는 실리콘의 상대 유전상수
ε0는 진공의 유전상수
q는 소자의 전하량을 각각 나타낸다.
φFP=(kT/q).ln.(NA/ni)
여기에서, k는 볼츠만 상수
T는 절대 온도
ni는 실제의 캐리어 농도를 각각 나타낸다.
펀치-스루에 대한 전압 저항을 개선하기 위하여 VФT의 게이트의 위와 아래에 위치한 층간 절연막의 두께(t1및 t2)는 공핍층의 확장(Xdmax)에 따라서 변한다. 보다 상세하게는, 제1 과 제2 층간 절연막의 두께는 다음 식을 만족하도록 결정되어질 수 있다.
층간 절연막의 두께(t1및 t2)= Xdmax+ 불순물의 확산 거리(11과 12)는 예를 들어, 전원 전압이 1.5V(VR=1.5V)이고, NA가 1×1018/cm³, NA가 1×10117/cm³이면, 2200Å이 된다.
불순물의 각각의 확산 길이(11과 12)가 300Å라고 가정하면, 위의 경우의 층간 절연막들은 각각 1000Å과 2500Å의 막 두께를 갖는다.
상술한 바와 같이, 층간 절연막의 두께를 결정함으로써, VФT의 채널에서의 제1 과 제2 층간 절연막으로 둘러싸인 영역즉, 오프셋 영역)에서의 전기장의 세기를 약하게 할 수 있으므로, 펀치-스루는 억제되고, 이에 의해 그 구조는 디스터브 리프레쉬를 억제하게 된다. 층간 절연막(8 및 9)은 CVD와 같은 적절한 방법에 의해 퇴적될 수 있다. 이 경우, 오프셋 영역은 우수한 제어가능성을 갖도록 형성될 수 있다.
[제 23 실시예]
제63도는 제23 실시예의 VФT-DRAM의 단면도이다. 제63도에 나타낸 DRAM은 다음과 같은 점을 제외하고는 제2도에 나타낸 DRAM과 같다. 그러므로, 동일하거나 대응하는 부분에는 동일한 참조 번호를 부여하고, 설명은 생략한다.
제63도에 나타낸 장치는 제62도의 오프셋 대신에 LDD 부분(46a와 46b)이 설치되어 있다. LDD는 오프셋과 마찬가지로 펀치-스루를 억제하도록 전압 저항을 개선할 수 있다. LDD는 일특개소 5-345126(1993)에 개시되어 있는 방법에 따라 형성된다. 보다 상세히 설명하면, 비트선(24), LDD 부분(46a), 채널영역(7), LDD부분(46b), 및 스토리지 노드(26)에 다양한 투입 전압과 투입량으로 불순물 이온을 투입함으로써 LDD가 형성된다. 또한 그것들은 불순물을 에피택셜 성장 동안에 LDD 부분에 투입함으로써도 형성될 수도 있다.
[제 24 실시예]
본 실시예는 인(P)의 비정상적인 확산을 이용하여 LDD를 형성하는 방법에 관한 것이다. 제64도는 제62도의 C-C'선에 따른 VФT채널 플러그(plug)의 불순물 프로파일이다. 일반적으로 N-채널의 경우, 비소(As)나 인(P)이 소스와 드레인의 불순물로서 쓰이고, 그것의 분포는 가우스 분포를 따른다. 비소와는 대조적으로 인의 분포 곡선은 도면에 나타난 바와 같이 저농도 영역에서 얇고 넓게 퍼지는 분포 곡선이다. 이 현상을 VФT에 적용하면, LDD구조는 자동으로 만들어진다. 따라서, 펀치-스루를 억제하기 위한 전압 저항이 개선딘다. 이미 서술된 제22 내지 제24 실시에에서의 오프셋과 LDD는 채널과 드레인 사이의 전기장을 약하게 하여, 기생 바이폴러(bipolar)효과를 방지할 수 있다.
[제 25 실시예]
제25 실시예는 채널의 불순물 프로파일이 변화시켜 펀치-스루를 억제하기 위한 전압 저항을 개선하는 구조에 관한 것이다.
제65도는 제62도의 C-C' 선에 따른 채널의 불순물 프로파일이다. 제65도에 나타낸 바와 같이, 채널의 양단에 피크(peak)를 가지고 있는 채널 프로파일은 각각 다른 투입 깊이로 2개의 채널 투입 조작(1과 2)에 의해 형성된다. 소스와 드레인으로부터의 공핍층의 확장은 양단에 형성되어 있는 피크에서 억제될 수 있다. 피크와 피크 사이의 저농도 영역에서 VФT의 전체 채널이 공핍화되거나 반전되므로, 이상적인 S-인자가 얻어지고, 큰 전류의 구동전력이 얻어진다. 이에 의해, 펀치-스루를 억제하기 위한 전압 저항은 VФT의 장점을 손상시키지 않고 개선할 수 있다. 도면에서, 점선(3)은 오직 하나의 채널 주입 동작에 의해 얻어지는 비교를 위한 곡선을 나타낸다.
[제 26 실시예]
제26 실시예는 기생 바이폴러 효과를 억제하는데 그 목적이 있다. 채널 전위가 우물 전위에 고정된 보통의 MOS 트랜지스터와 대조적으로 VФT의 채널 전위는 전기적으로 부유(floating)되어 있다. 그러므로, 다수의 캐리어는 소스와 드레인 사이의 강한 전기장이 있는 곳에서 가속되어 실리콘의 격자에 충돌한다. 이 충돌에 의해 생성되는 소수의 캐리어들은 채널내에 포획된다. 이를 충돌 이온화 현상이라 한다. 예를 들면, N-채널의 VФT의 경우, 전자의 가속에 기인하는 충돌 이온화는 정공(hole)을 생성하고, 그것들은 채널에 포획되어 채널의 전위를 낮춘다. 이것은 소스로부터의 새로운 전자의 주입을 유도하여 드레인 전류를 증가시킨다. 이에 의해, 증가된 드레인 전류는 충돌 이온화를 촉진하며, 정 귀환(positive feedback)이 일어나서, 채널과 드레인 사이의 전기장이 강해진다. 이로 인해, 드레인 전류가 불연속적으로 증가하는 현상이 발생한다. 이것은 바이폴러 트랜지스터의 동작과 비슷하며, 따라서, 이를 기생 바이폴라 효과라 한다. 드레인 전류가 불연속적으로 증가하는 현상은 VФT-DRAM의 동작을 불안정하게 만든다.
제22 내지 제24 실시예와 관련하여 서술된 것처럼 오프셋과 LDD 를 형성함으로써, 또는 채널과 드레인 사이의 전기장을 약화시킴으로써 드레인 전류가 불연속적으로 증가하는 현상을 피하거나 억제할 수 있다.
제66도에 나타낸 바와 같이, P-채널의 VФT가 VФT-DRAM의 메모리셀에 사용 될 수도 있다. 이 구조에서는 정공의 충돌 이온화 효과가 전자보다 작으므로 기생 바이폴라 효과는 억제될 수 있다.
[제 27 실시예]
제27 실시예는 VФT-DRAM의 커패시터의 커패시턴스를 증가시키는 데에 그 목적이 있다.
제67도는 비정질 실리콘으로 채워진 VФT의 콘택홀의 상부를 나타낸다. 제67도는 VФT-DRAM의 구성요소중 커패시터만을 나타낸다. VФT의 콘택홀(10)은 제2 층간 절연막(9)내에 형성된다. 콘택홀(10)은 비정질 실리콘(15)로 채워진다. 비정질 실리콘(15)는 에피택셜 성장에 의해 단결정화된다.
제67도 내지 제68도를 참조하면, VФT의 채널 부분을 단결정화한 후에, 단결정은 에칭되어 제2 층간 절연막(9)의 표면을 노출시킨다.
제68도 내지 제69도를 참조하면, 작은 직경의 그레인으로 만들어진 폴리실리콘(47)은 제2 층간 절연막(9)위에 퇴적된다. 커패시터의 커패시턴스를 증가시키기 위한 방법으로서, 매우 울퉁불퉁한 표면을 가지고 있는 폴리실리콘이 스토리지 노드로 사용되어 표면적을 증가시킴으로서 커패시터의 커패시턴스를 증가시키는 방법이 있다. 예를 들면, 제69도에 나타낸 작은 직경의 그레인들로 만들어진 폴리실리콘 대신에, 제70도에 나타낸 바와 같이, 매우 울퉁불퉁한 표면을 가지고 있는 폴리실리콘이 퇴적될 수도 잇고, 제71도에 나나탠 바와 같이 소토리지 노드로 형성될 수도 있다. 이에 의해, 형성된 스토리지 노드(26)는 울퉁불퉁한 상면을 가지게 되므로, 커패시터의 커패시턴스가 증가하게 된다. 그러나, 이 방법은 측면(26a)의 표 면적을 증가시킬 수는 없다. 왜냐하면, 에칭에 의해 노출된 측면(26a)는 평평하기 때문이다. 따라서, 본 실시에에서는 제69도와 제72도에 나타난 바와 같이, 스토리지 노드(26)는 폴리실리콘(47)을 패터닝하여 형성한다.
제72도 내지 제73도를 참조하면, 저장노드(26)의 표면이 산화된다. 폴리실리콘의 그레인 계면들은 그레인보다 빠른 속도로 산화되어, 폴리실리콘의 그레인 계면이 더욱 빨리 산화된다. 그 결과, 저장노드(26)의 상면과 측면의 그레인의 크기는 불규칙하다. 스토리지 노드(26)의 표면에 형성된 SiO₂막(99)은 커패시터 절연막으로서 사용된다. 그렇지 않을 경우, 제74도에 나타낸 바와 같이 SiO₂막은 제거되며, SiN과 SiO₂의 2중막 같은 큰 유전상수를 갖는 막(49)이 형성될 수도 있다. 상기 방법을 따르면, 스토리지 노드(26)의 측면도 울퉁불퉁하게 할 수 있으므로, 커패시터의 커패시턴스는 크게 증가한다. 상술한 스토리지 노드는 VФT-DRAM 이외의 DRAM에도 사용될 수도 있다.
[제 28 실시예]
본 실시예는 커패시터의 커패시턴스를 증가시키기 위하여 유전 상수가 큰 유전체가 사용되는 구조에 관한 것이다.
제68도와 제75도를 참조하면, 비정질 실리콘이 에치-백(etch-back)된 후에 티타늄 질화막(titanium nitride film)(50)이 퇴적되고, 그 위에 제1 폴라티늄막(platinum film)(51)이 퇴적된다. 이어서, 이 막들은 스토리지 노드(26)를 형성하도록 처리된다.
그 다음, 고유전체막 (Ba, Sr)TiO₃막(52)이 제2 층간 절연막(9)상에 퇴적 된다. 제2 플라티늄막(53)은 (Ba, Sr) TiO₃막(52)위에 퇴적된다. 폴리시리콘의 셀 플레이트(22)는 제2 플라티늄막(53)위에 형성된다. 4F²의 DRAM의 셀에서, 커패시터는 아주 작은 영역에 형성되므로, 커패시터의 커패시턴스를 증가시키려면 (Ba, Sr) TiO₃막과 같은 유전상수가 매우 큰 유전체막을 이용하는 것이 효과적이다.
본 실시예는 (Ba, Sr) TiO₃막과 같은 고유전체막을 사용하는 예와 관련하여 기술되었으며, 본 발명은 이에 제한되지 않고, 다른 고유전체막이 사용될 수도 있다.
[제 29 실시예]
본 발명은 4F²또는 4r²이상으로 집적도를 증가시키는 것에 관한 것이다. 제76도를 참조하면, VФT의 콘택홀(10)은 측면을 가지는 삼각형의 꼭지점에 설치되고, 각각의 측면의 길이는 최소 선폭의 2배이다. 이 설치는 VФT의 콘택홀(10)을 설치함에 있어서 큰 설치 밀도를 갖는다.
본 구조에서의 하나의 셀의 면적(100)은 2(3)1/2r2, 예컨대 거의 3.5r²과 동일하므로 셀의 집적도는 제17 내지 제18 실시예의 4r²보다 훨씬 크다. 상기 셀로 구성된 DRAM 셀 어레이에서, 인접한 셀은 워드선(WL)과 비트선(BL)에 의해 접속되어야 한다. (3)1/2r2, 예컨대 거의 1.7r의 폭(W4)이 워드선(WL)과 비트선(BL)을 형성하기 위해 사용될 수 있다. 비트선(BL)을 형성하기 위한 최소 요구 폭은 일반적으로 비트선과 비트선 사이의 폭(r)과의 합인 2r이므로, 1.73r로는 불충분하다.
이와 같이, 워드선(WL)을 형성하기 위한 최소 요구 폭은 일반적으로 워드선과 워드선 사이의 폭(r)과 워드선의 폭(r)과의 합인 2r이므로, 1.73r로는 불충분하다. 따라서, 3.5r²의 셀은 얻어질 수 없다.
그러나, 워드선과 비트선이 1.73r 만큼의 공간을 가지며, 180°만큼 위상을 쉬프트를 가능하게 하는 위상 쉬프터가 설치된 마스크에 의해 패터닝되면, 비트선과 워드선은 제77도와 같이 형성될 수 있으므로, 3.5r²의 셀은 얻을 수 있다.
[제 30 실시예]
제30 내지 제31 실시예는 주변 회로의 설치에 관한 것이다. 4F²의 셀 어레이는 주변 회로를 위하여 일반적으로 작은 면적만을 제공할 수 있다.
제78도에 나타낸 바와 같이, 센스 증폭기는 메모리 셀의 양측에 수직으로 설치되어, 같은 측(상측 또는 하측)에 설치된 센스 증폭기는 다른 비트선(BL)에 접속될 수도 있다. 또한, 같은 측(좌측 또는 우측)에 설치된 디코더가 다른 워드선(WL)에 접속될 수 있도록 메모리셀의 양측에 가로로 설치되어 있다. 이 설치는 주변 회로를 위한 공간을 넓혀준다. 상기와 같은 방식의 설치는 센스 증폭기나 디코더에만 적용될 수도 있다.
[실시예 31]
본 실시예는 DRAM 셀 어레이의 인접한 VФT 또는 주변회로 사이의 매우 깊은 위치에 접촉이 만들어져야 하는 경우에 접속하는 방식에 관한 것이다.
제79도를 참조하면, 인접한 VФT들 사이의 매우 깊은 위치에서 접촉이 만들어져야 하는 경우에는, 알루미늄 배선(54)과의 직접 접촉은 매우 어려우므로 알루미늄 배선이 끊어질 수도 있다.
따라서, 제80도에 나타난 바와 같이 제1 VФT(55)와 제2 VФT(56) 사이에 더미(dummy)VФT(57)를 설치하면, 알루미늄 배선(54)의 접촉은 매우 쉬워질 수 있다.
그러나, 제80도에 도시한 바와 같이, 더미 VФT(57)의 채널 부분(7)은 고농도의 소스/드레인과 동일한 도전형의 불순물이 도핑되어야 한다.
[제 32 실시예]
제32 실시예는 SOI 트랜지스터로 형성된 VФT-DRAM의 주변 회로를 생성하는 공정에 관한 것이다.
제81도를 참조하면, 실리콘 기판(1)상에 매립 SiO₂층(20)과 SOI층(30)이 형성된 기판을 준비한다. SOI층(30)은 패터닝되어 SOI 트랜지스터의 활성영역(58)과 VФT-DRAM 셀 어레이의 비트선(BL)을 동시에 형성한다.
본 실시예에서는, 건식 에칭으로 SOI 층(30)을 패터닝하여 활성영역(58)과 비트선(BL)을 서로 격리시킨다. 그러나, 그것들은 제16 실시예에서와 같이 LOCOS 산화막에 의해 격리될 수도 있다. SOI 트랜지스터의 활성영역(58)과 VФT-DRAM의 비트선(BL)을 동시에 패터닝하면, 그 단계들을 단순화할 수 있다.
제82도를 참조하면, 게이트 절연막(59)과 SOI 트랜지스터의 게이트 전극(60)이 형성된다.
제83도를 참조하면, 측벽 스페이서(spacer)(101)는 활성영역(58), 게이트 전극(60), 및 비트선(BL)의 측벽에 각각 형성된다. 이온들은 SOI 트랜지스터의 소스/드레인 영역(102a 및 102b)에 주입된다. 그리고, 동시에 이온들은 비트선(BL)로도 주입된다. 이 동시 투입은 그 단계들을 역시 단순화한다.
제84도를 참조하면, 각 표면에 실리사이드 막(62)를 형성하기 위하여 비트선(BL)의 표면뿐만 아니라 SOI 트랜지스터의 소스(102a), 게이트 전극(60), 및 드레인 전극(102b)의 표면을 동시에 실리사이드화한다. 각각의 면을 동시에 실리사이드화하면, 그 단계들을 단순화할 수 있다. 그후, VФT-DRAM은 비트선(BL)위에 형성된다. 그 다음, SOI 트랜지스터로 형성된 VФT-DRAM의 주변 회로를 제조하는 또 다른 공정을 설명한다.
제128도를 참조하면, 매립 SiO₂막(80a)이 기판(80)상에 설치된다. VФT의 소스(80e)뿐만 아니라 SOI 트랜지스터의 소스(80b), 채널(80c), 및 드레인(80d)도 매립 SiO₂막(80a)상에 설치된다. VФT 게이트(80f)는 VФT의 소스(80e)위에 설치된다. 채워진 비정질 실리콘을 결정화함으로써 VФT의 채널(80g)이 형성된다. 그 다음, VФT를 위한 채널 주입(80h)이 전 표면상에서 수행되면, VФT를 위한 채널 주입에 사용된 불순물이 SOI 트랜지스터의 채널(80c)로도 주입되어 SOI 트랜지스터의 문턱전압이 변하는 오류가 발생한다. 이것은 SOI 트랜지스터 부분을 덮고 있는 포토리지스트를 이용하여 VФT를 위한 채널 주입을 수행함으로써 피할 수도 있다. 그러나, 이는 부가적인 마스크를 필요로하여, 제조비용을 증가시킨다. 상기의 문제를 해결하기 위하여, VФT의 게이트의 더미패턴(80i)은 제129도에 나타낸 바와 같이 SOI 트랜지스터의 채널(80c)위에 설치딘다. VФT를 위한 채널 주입이 전 표면상에 수행되더라고, VФT의 게이트의 더미패턴(80i)에 의해 불순물은 SOI 트랜지스터의 채널(80c)에 주입되지 않는다. 이 방법은 마스크를 이용하지 않으므로, 제조비용이 증가하지 않는다.
[제 33 실시예]
본 실시예는 상하 VФT-DRAM들이 공통으로 비트선들을 이용하는 층구조에 관한 것이다.
제85도는 제33 실시예의 VФT-DRAM의 단면도이다. 제1 VФT(63)는 비트선(24)위에 형성되고, 트렌치형의 커패시터(64)는 제1 VФT의 상면에 접속된다. 제2 VФT(65)는 비트선(24)의 하면에 접속된다. 트렌치형의 제22 커패시터(65)는 제2 VФT에 접속된다. 이 층 구조는 제1 메모리 셀과 제2 메모리셀을 서로 적층함으로써 형성된다. VФT의 구조는 제1도 내지 제2도에 나타낸 바와 같다. 본 실시예에서는, 하나의 단계만이 비트선을 형성하는 데에 요구된다. 그러므로, 여러 단계가 줄어든다. 두께가 한 층의 비트선의 크기에 대응하는 크기로 감소하므로, 메모리 셀의 높이가 낮아져 메모리 셀 부분과 주변 회로와의 높이 차가 감소될 수 있다. 이는 반도체 장 치의 제조를 용이하게 한다. 더욱이, 배선간의 커패시턴스 커플링(capacitance coupling)을 줄일 수 있으므로, 고속 동작과 고성능이 달성될 수 있다. 래미네이팅 방법이 사용되는 경우에는, 채널은 단결정화될 수 있다.
[제 34 실시예]
종래의 SOI 구조의 트랜지스터에서는, 바디(body)의 전극을 고정시키는 것이 어려웠다. 이것은 다음의 문제를 초래하는데, 그것을 래치(latcht)라 한다.
제86도에서, 곡선 (a)은 보통의 벌크(bulk) 실리콘(si)트랜지스터의 전기 특성을 나타낸다. 곡선(b)는 SOI 구조의 트랜지스터의 전기 특성을 나타낸다. SOI 구조 트랜지스터에 있어서, 게이트 전압이 특정치 이상으로 증가하면 드레인 전류는 급격히 증가하는데, 그것은 보통의 벌크 실리콘 트랜지스터의 특성(a)과는 다르다. 이 현상은 다음의 이유에 기인한다.
제87도를 참조하면, 정 전압이 게이트 전극(305)에 인가될 때, 전자들(307)은 바디(301)의 표면을 따라서 소스(302)로부터 드레인(303)으로 흐른다. 전기장이 강한 드레인(303)의 근처에서는, 가속된 전자들이 실리콘의 결정질 격자와 충돌되어, 전자/정공 쌍이 생성된다. 즉, 충돌 이온화라고 불리우는 현상들이 발생한다. 그러므로, 생성된 전자들이 드레인(303)에 흡수되고, 정공(306)은 바디(301)에 축적되어 바디(301)의 전위를 상승시킨다. 바디(301)의 전위가 올라감에 따라, 더 많은 전자들이 소스(302)로부터 주입되는데 상기 현상은 정 귀환 방식으로 작용하여 드레인 전류가 과도하게 흐른다. 이러한 문제점은 바디(301)가 부유되어 있다라는 사실에 기인한다.
제34 실시예는 상기 문제점를 극복하도록 개발되었다.
제88도는 제34 실시예의 VΦT의 단면도이다. 소스/드레인 영역 중의 하나를 형성하는 제1 불순물 확산층(6a)은 기판(1)의 주 표면에 설치된다. 제1 층간 절연막(2a)은 기판(1)상에 설치된다. 게이트 전극(3)은 제1 층간 절연막(2a)상에 설치된다. 게이트 전극(3)을 덮는 제2 층간 절연막(2b)은 제1 층간(2a) 위에 설치된다. 제1 층간 절연막(2b)를 관통하며, 제1 불순물 확산층(6a)의 일부 표면을 노출시키는 콘택홀(19)이 설치된다. 게이트 절연막(4)은 콘택홀(19)의 측벽을 덮는다. 이 장치는 제1 불순물 확산층(6a)와 접촉하는 얇은 실리콘막(39)이 설치된다. 실리콘 박막(39)은 게이트 절연막을 개재하는 콘택홀(19)의 측벽을 덮으며, 콘택홀 부분(19)에 오목한 부분을 가지고 있다. 실리콘 박막(39)은 세 영역, 즉 게이트 전극으로 둘러싸인 원통형 채널영역(7)과 채널영역의 상하에 각각 위치하는 소스(6aa)와 드레인(6b) 영역으로 나뉘어진다. 실리콘 산화막(32)은 채널영역(7)의 상단보다 낮은 실리콘 박막(39)의 오목한 부분을 채운다. 바디 폴리실리콘(66)은 실리콘 산화막(32)위에 위치하는 실리콘 박막(39)의 오목한 부분을 채운다. 바디 폴리실리콘(66)은 채널영역(7)에 접촉되어 있다. 바디 폴리실리콘(66)을 인출 전극으로 이용함으로써 채널영역(7)의 전위는 고정된다. 바디 폴리실리콘(66)은 실리콘 산화막(103)내에 설치된 바디 콘택(67)을 경우하여 알루미늄 전극(68)과 접촉되어 있다. P+-층(69)은 바디 폴리실리콘(66)의 표면에 형성된다. 오믹(Ohmic)접속은 P+-층(69)을 경유하여 알루미늄 전극(68)과 바디 폴리실리콘(66)사이에 만들어진다.
제88도에 나타낸 장치는 다음과 같이 제조된다.
제89도를 참조하면, 접촉부(19)의 내부는 실리콘 산화막(32)로 채워지고,
실리콘 산화막(32)의 표면은 에칭에 의해 깍여서 채널영역(7)의 상단이 노출된다.
제89도 내지 제90도를 참조하면, P형 불순물이 가해지는 바디 폴리실리콘(66)은 LPCVD법에 의해 전 표면에 퇴적된다. 바디 폴리실리콘(66)은 적어도 콘택홀(19)를 완전히 채우는 막 두께를 갖는다. 바디 폴리실리콘(66)은 드레인 영역(6b)이 노출될 때까지 에칭된다. 이에 의해, 바디 폴리실리콘(66)은 콘택홀(19)에 정확히 위치한다.
제88도를 다시 참조하면, 실리콘 산화막(103)은 퇴적되어 바디 콘택(67)이 개방된다. 비소가 개구내로 주입되어 자기 정렬 방식으로 바디 콘택의 표면상에 P+-층(69)을 형성한다. 알루미늄 전극(68)이 P+-층(69)에 접속된다. 상기 실시예는 알루미늄 전극(68)이 바디 폴리실리콘(66)과 접촉한 구조와 관련하여 기술되었다. 그러나, 본 발명은 이 구조에 의해 제한지 않는다. 폴리실리콘은 알루미늄을 대신하여 사용될 수도 있다.
제90도로부터 바디 폴리실리콘(66)은 에칭할 경우, 종점을 검출하기는 어려울것으로 생각된다. 그러나, 실제적으로는 드레인 영역(6b)은 패터닝되어 제2 층간 절연막(2b)은 거의 모든 영역에서 노출된다. 그러므로, 제2 층간 절연막(2b)이 노출되면, 종점은 결정되어 어떠한 문제도 발생하지 않는다.
[제 35 실시예]
제91도는 제35 실시예의 VΦT의 단면도이다. 폴리실리콘(66)이 콘택홀(19)를 완전히 채우지 않는다는 점에서 본 실시예는 제34 실시예와는 다르다. 이 구조도 채널영역(7)의 전위를 고정시킬 수 있다. 그러나, 본 실시예에서는, 알루미늄 전극과 바디 폴리실리콘(66)사이의 접속이 트랜지스터상에서 이루어질 수 없으므로, 알루미늄의 접속은 트랜지스터 이외의 영역에서 이루어져야한다.
제34 실시예에서는, 퇴적된 바디 폴리실리콘은 두꺼워야 한다. 한편, 제35 실시예는 바디 폴리실리콘이 얇아 질 수 있는 장점이 있다. 이미 서술된 제34 내지 제35 실시에에서는, 드레인 영역은 채널영역위에 형성되고, 소스 영역은 채널영역 밑에 형성된다. 그러나 그것들은 반대로 위치할 수 있다. 드레인이 상측에 위치하면, 드레인과 바디 폴리실리콘 사이의 접합면적이 증가하므로, 드레인으로부터의 누설 전류는 증가될 수 있고, 드레인의 전압 저항은 감소될 수 있다. 따라서, 소스는 본 실시예의 구조에서 상측에 위치한다.
제34 내지 제35 실시예에 따르면, 채널영역의 바디 전위가 바디 폴리실리콘에 의해 고정되어, 기생 바이폴라 효과에 기인할 수 있는 래치를 방지하므로 비정상적인 드레인 전류의 발생을 억제하는 것을 가능하게 한다.
[제 36 실시예]
일특개평 5-345126에 개시된 VΦT에서, VΦT의 원통형의 바디의 직경은 직접적으로 콘택홀의 내부 직경에 의해 결정된다. 따라서, VΦT는 사진 기법으로 얻어질 수 있는 최소 구멍 직경보다 작은 직경의 바디를 가질 수 없다. 바디의 직경이 크면, 드레인 단은 큰 접합 면적을 가지므로, 큰 누설 전류가 접합 면적에 비례하여 흐른다. 바디가 두꺼우면, 바디가 완전히 공핍되기 어려우므로, 드레인 전류는 충분히 증가할 수 없다. 본 실시예는 상기 문제점을 극복하도록 개발되었다.
제92도를 참조하면, 두께가 500Å인 실리콘 질화막(12)은 N-형 기판(1)상에 퇴적된다. 실리콘 질화막(12)은 소정의 형상으로 패터닝된다. 실리콘 질화막(12)은 덮이지 않은 부분은 산화되어 기판(1)의 주 표면에 격리 산화막(13)을 형성한다. 불순물은 실리콘 질화막(12)를 통과하여 기판(1)의 주 표면에 주입되어 소스/드레인 영역(6)을 형성한다. 두께가 200Å인 제1 층간 절연막(2a)이 기판(1)에 형성되어 실리콘 질화막(12)과 격리 산화막(13)을 덮는다. 두께가 500Å인 폴리실리콘이 제1 층간 절연막(2a)에 퇴적되고, 패터닝되어 게이트 전극(3)을 형성한다. 두께가 2000Å인 제2 층간 절연막(2b)이 기판(1)상에 퇴적되어 게이트 전극(3)을 덮는다. 제1 층간 절연막(2a), 게이트 전극, 및 제2 층간 절연막(2b)를 관통하는 콘택홀(8)은 실리콘 질화막(12)의 표면(9a)를 노출시키도록 형성된다. 첨가되는 N-형 불순물을 함유하고, 두께가 200nm인 폴리실리콘(70)은 LP-CVD법으로 퇴적된다.
제92도 내지 제93도를 참조하면, 폴리실리콘(70)의 전 표면은 이방성 건식 에칭 방식으로 에칭되어, 두께가 200nm인 폴리실리콘의 측벽(71)이 콘택홀(8)의 내벽에 형성된다. 콘택홀(8)의 내부 직경을 600nm 로 가정하면, 콘택홀에 남아 있는 공간은 내부 직경이 200nm이다.
제94도를 참조하면, 측벽 스페이서(71)의 표면은 800℃ 내지 1000℃의 온도에서열산화법으로 산화되어, 실리콘 산화막으로된 게이트 절연막(4)이 형성된다. 이 단계에서, 콘택홀(8)의 바닥의 실리콘 기판(1)의 표면은 실리콘 질화막(12)으로 피복되어 있으므로, 산화되지 않는다.
제94도 내지 제95도를 참조하면, 콘택홀의 바닥에서 노출되어 있는 실리콘 질화막(12)는 인산(phosphoric acid)용액으로 제거된다. 이 단계에서, 또한 에칭 공정은 가로 방향이다. 그러므로, 과도하게 에칭하면 측벽 스페이서(71)밑에 위치하는 실리콘 질화막(12)이 제거되어, 측벽 스페이서(71)는 다음 단계에서 퇴적될 채널 폴리실리콘과 접촉할 것이다. 그러므로, 인산에 의해 과도하게 에칭하지 않는 것이 중요하다. 어떤 문제라도 발생할 수 있다면, 이방성 건식 에칭을 하는 것이 좋다. 그러나, 이 경우, 게이트 절연막(4) 또한 에칭되므로, 실리콘 산화막과 실리콘 질화막의 에칭 선택비(select ration)가 크고 손상이 억제되는 조건하에서 에칭이 수행되어야 한다.
제95도를 참조하면, 트랜지스터의 바디를 형성하는 실리콘(103)은 LP-CVD법으로 퇴적되어 콘택홀(8)을 채운다. 그 다음, 실리콘(103)은 고상 성장법(600℃에서 어닐링)으로 결정화된다. 그 다음, 불순물이 실리콘의 표면에 주입되어 드레인 영역(6b)을 형성한다. P-채널의 경우, 붕소 등의 P-형 불순물은 8KeV의 주입 에너지와 5×1015cm-3의 농도로 주입된다. 850℃에서 30초간 열처리를 행하는 것에 의해, 불순물이 소스영역(6)에서 실리콘(103)으로 확산하고, 또한 불순물이 드레인 영역(6b)에서 실리콘(103)으로 확산 된다. 이 방법에 의해 VΦT가 완성된다.
본 실시예에서는, 폴리실리콘의 측벽 스페이서(71)가 콘택홀(8)의 내벽에 형성 되므로, 원통형 채널의 직경은 측벽 스페이서(71)의 두께와 게이트 절연막(4)의 두께의 합의 2배 만큼 콘택홀(8)의 내부 직경보다 작다. 폴리실리콘의 측벽 스페이서(71)가 게이트 전극(3)에 접촉하므로, 측벽 스페이서(71)가 트랜지스터의 게이트 역할을 하고, 동작과 관련하여 아무런 문제도 발생하지 않는다.
[제 37 실시예]
제96도는 제37 실시예의 VΦT의 단면도이다.
제95도에 나타낸 VΦT에서 측벽 스페이서(71)의 상단의 높이는 제2 층간 절연막(2b)의 상면과 같은 높이이다. 이 구조에서, 드레인부(6b)와 게이트(측벽 스페이서(71))는 넓은 영역에 걸쳐 서로 중첩되므로, 커패시턴스가 증가하고, 회로의 동작속도가 저하되며 드레인 전압에 의한 누설 전류가 증가하는 문제점이 발생한다. 본 실시예는 이러한 문제들을 극복하도록 개발되었다.
제96도를 참조하면, 측벽 스페이서(71)의 상단, 즉 제2 게이트는 제2 층간 절연막(2b)의 상면보다 낮은 위치에 위치한다. 이 구조는 드레인부(6b)와 게이트(측벽 스페이서(71))의 중첩을 방지하여, 상기 문제점을 극복한다. 그러나, 상술한 바와 같이, 드레인(6b)가 채널(7)의 접합 면적은 콘택홀(8)의 내부 직경에 직접적으로 의존하므로 증가한다.
제36 내지 제37 실시예는 상부에 드레인을 형성하고, 하부에 소스를 형성하는 예(例)와 관련하여 서술되었으나, 반대로 해도 된다. 특히, 제37 실시예는 하부에 드레인을 둘 수도 있는데, 이 경우, 드레인 단의 접합면적이 작아질 수 있으므로 누설 전류를 줄일 수 있다. 이 구조가 두꺼운 실리콘 질화막(12)을 구비하고 있다면, 드레인(6b)과 게이트(71)사이의 정전 커패시턴스는 작아질 수 있다. 실리콘 질화막의 유전상수는 실리콘 산화막의 2 배, 즉 (커패시턴스=유전상수/막의두께)이므로, 시리콘 질화막(12)의 두께는 최소한 게이트 절연막(4)인 실리콘 산화막의 두께의 2배 이어야 한다. 본 실시예에서 실리콘의 측벽 스페이서가 콘택홀의 내벽에 형성되고, 게이트 전극으로 사용되므로, 바디의 채널부의 직경이 작아질 수 있다. 그 결과, 누설 전류가 줄어들 수 있으며, 온-상태의 드레인 전류는 커질 수 있다.
[제 38 실시예]
본 실시예는 VΦT를 이용한 2-입력 OR 회로에 관한 것이다.
제97도를 참조하면, VΦT의 콘택홀이 제1 과 제2 게이트(72, 73)의 2개의 게이트상에 형성되면, 제98도에서 점선으로 둘러싸인 회로는 매우 작은 영역에 형성된다.
제98도에 나타난 바와 같이, 저항 등의 부하를 이 회로에 부가함으로써, 2- 입력 OR 회로를 쉽게 완성할 수 있다. 이 OR 회로는 마스크에 의해 큰 영향을 받는다. 예를 들어, 제97도에서 VΦT의 콘택홀(97)이 상측으로 이동하면, 제1 채널(104)은 넓어지고, 제2 채널(105)은 좁아진다. 또한, VΦT의 콘택홀(97)이 반대로 이동하면, 제1 채널(104)은 좁아지고, 제2 채널(105)은 넓어진다.
제98도에서, 마스크의 이동이나 변위의 정도는, 제1 게이트(72)만 온(on)될 때와 제2 게이트(73)만 온(on)될 때의 Vcc와 GND 사이에 흐르는 전류의 값들을 비교하여 전기적으로 결정될 수 있다. 회로가 마스크의 벗어남을 검출하기 위하여 사용되면, 부하는 제98도에서 요구되지 않는다. VΦT의 콘택홀이 또 다른 형태를 가지고 있으면, 마스크 이동의 변화에 따라 다른 방법으로 채널 폭이 변하여, 감도가 변할 수 있다.
상기 실시예와 마찬가지로, VΦT의 콘택홀은 제99도에 나타낸 바와 같이 십자형(十字型)으로 패터닝된 게이트의 교점에 설치된다. 이에 의해, 4-입력 OR 회로가 제 100 도에 나타낸 바와 같이 완성된다. VΦT의 콘택홀이 다른 형태를 가짐으로써 더 많은 입력을 갖는 OR 회로를 형성할 수도 있다.
[제 39 실시예]
본 실시예는 VΦT를 이용한 2-입력 AND 회로의 형성에 관한 것이다. 제101도는 제 39 실시예의 VΦT를 이용한 AND 회로의 단면도이다. GND를 덮는 제1 SiO₂막(75)이 설치된다. 제1 게이트(76)는 제1 SiO₂막(75)위에 설치된다. 제1 게이트(76)을 덮는 제2 SiO₂막(77)은 제1 SiO₂막(75)위에 설치된다. 제2 게이트(78)은 제1 SiO₂막(77)위에 설치된다. 제2 게이트(78)을 덮는 제3 SiO₂막(79)은 제2 SiO₂막(77)위에 설치된다.
콘택홀(10)은 제3 SiO₂막(79), 제2 게이트 전극(78), 제2 SiO₂막(77), 제1 게이트 전극(76) 및 제1 SiO₂막(75)를 관통하며 GND의 표면을 노출시킨다. N+-반도체층(106), N+-반도체층(107), 및 N+-반도체층(108)은 콘택홀(10)내에 연속적으로 형성된다.
제1 게이트 전극(76)으로 둘러싸인 P+-반도체층은 제1 채널이고, 제2 게이트 전극(78)로 둘러싸인 P+-반도체층은 제2 채널이다.
상술한 바와 같이, 2개의 게이트(76,78)을 관통하는 VΦT의 콘택홀을 설치함으로서, 제103도에 나타낸 바와 같이 2-입력 AND 회로가 형성된다. VΦT의 콘택홀이 관통하는 부가적인 게이트가 중첩되어 입력의 수가 증가 할 수도 있다. 2개의 게이트 사이의 층간 절연막(제2 SiO₂막(77))이 제101도에 나타낸 바와 같이 얇으면, 소스/드레인과 동일한 도전형의 불순물을 고농도로 VΦT의 채널 사이의 부분에 주입할 필요가 없다.
제2 SiO₂막(77)이 제102도에 나타낸 바와 같이 두꺼우면, 소스/드레인과 동일한 도전형의 불순물을 2개의 채널들 사이의 부분에 주입할 필요가 없다. 불순물은 이온 주입이나 에피택셜 성장으로 주입될 수도 있다.
제104도에 나타낸 바와 같이, 제2 VΦT(81)는 제1 VΦT(80)상에 형성될 수 있다. 제38 내지 제39 실시예의 회로들에서는, P-형과 N-형이 서로 대치될 수 있다.
[제 40 실시예]
제105도는 제40 실시예의 반도체 장치의 단면도이다.
본 실시예에서는 P-채널 VΦT와 N-채널 VΦT는 수직으로 정렬되어, 인버터 회로를 형성한다. 이 VΦT들 사이에 형성된 P-N 접합을 없애기 위해, 실리사이드(82)가 VΦT들 사이에 끼워지게 된다. P-채널 VΦT의 채널을 단결정화하기 위하여 개구(82a)가 실리사이드부(82)에 형성된다. 그러나, P-채널 VΦT의 채널을 단결정화할 필요가 없으면, 실리사이드(82)에 개구(82a)를 설치할 필요가 없게 된다.
[제 41 실시예]
제106도는 제41 실시예의 반도체 장치의 단면도이다.
제106도를 참조하면, 2개의 VΦT는 제1 VΦT의 게이트가 제2 VΦT의 소스와 공통으로 사용되고, 제1 VΦT의 드레인이 제2 VΦT의 게이트와 공통 으로 사용되는 구조를 가지고 있다.
이에 의해, 제107도에 나타낸 회로가 완성된다. 상기 구조가 이 방식으로 P-채널 VΦT와 N-채널 VΦT가 형성되며 제108도에 나타낸 것과 접속하면 플립-플롭을 형성할 수 있다.
제106도에서, 단결정으로 만들어진 제2 VΦT의 채널을 제공하기 위해서는 제1 VΦT의 게이트는 단결정으로 만들어져야 한다. 단결정으로 만들어진 제1 VΦT의 게이트는 제1 VΦT의 소스 위의 층으로부터의 SiO₂막에 적층되어, 단결정으로 만들어진 제1 VΦT의 게이트가 얻어진다.
[제 42 실시예]
본 실시예는 VΦT를 이용한 이득 셀(gain cell)에 관한 것이다.
제109도를 참조하면, VΦT는 MOS 트랜지스터의 게이트 전극위에 형성되고, 제110도에 나타낸 회로가 이득 셀을 완성하도록 형성되어 스토리지 노드에 저장된 전하를 판독하도록 증폭될 수 있다. 기록 동작은 DRAM과 마찬가지로 워드선과 비트선으로 수행된다. 스토리지 노드에 저장되어 있는 전하들이 판독될 경우에는, 제11도에 나타낸 바와 같이, 워드선 전압과 비트선 전압이 변하게 된다. 스토리지 노드가 충전되어 있었다면, MOS 트랜지스터는 즉시 온(on)되고 전류는 즉시 판독 비트선에 흐른다. 그러나, 스토리지 전하가 저장되어 있지 않았으면, MOS 트랜지스터를 온(on)시키기 위한 충분한 전하를 기록 비트선으로부터 공급하여 전류가 즉시 판독 비트선을 통해 흐르지 않도록 할 필요가 있다. 셀을 액세스(access)하지 않을 경우, MOS 트랜지스터를 통해 누설전류가 흐르지 않도록 MOS 트랜지스터의 문턱 전압(Vth)을 큰 값으로 설정한다. MOS 트랜지스터에서 게이트의 전하량이 약간만 변하여도, 전류는 크게 증폭되어 충전되므로, 게이트 전하량에 대한 검출 감도가 매우 높다. 게이트의 전하가 검출될 때, 재기록 동작의 수행을 위하여 기록 비트선 전압이 변한다. DRAM과 마찬가지로, 데이터를 리프레쉬 하기 위하여 이득 셀은 주기적으로 판독 동작을 반복한다. 왜냐하면, VΦT의 누설 전류는 스토리지 노드로부터의 전하 누설을 야기하기 때문이다. 이 회로의 동작은 제101도에 나타낸 회로 또는 그와 등가인 다른 구조에 의해 수행될 수도 있다. MOS 트랜지스터는 SOI 트랜지스터를 이용할 수도 있다.
제112도에 나타낸 바와 같이, 제109도에 대하여 뒤집힌 구조가 적용될 수도 있다.
제109도에 나타낸 장치에서, VΦT의 접촉이 MOS 트랜지스터의 도핑된 폴리실리콘상에 위치하므로, VΦT의 채널은 에피택셜 성장법으로 단결정화 될 수 없다. 그러나, 제112도에 나타낸 장치에서는, VΦT의 채널은 에피택셜 성장법으로 단결정화될 수 있다. 이 경우, 상측에 위치하는 MOS 트랜지스터는 폴리실리콘 TFT일 수도 있다.
[제 43 실시예]
제113도는 제43 실시예의 장치의 개념도이다.
제113도에 나타낸 바와 같이, VΦT는 액정 디스플레이 매트릭스에 적용될 수도 있다. 보다 상세하게는, 제3도에 나타낸 DRAM 셀 어레이 내의 스토리지 노드 부분이 픽셀 전극으로 대치되어, 제113도에 나타낸 구조를 얻을 수도 있다. 발명의 제1 국면에 의한 반도체 장치에 따르면, 유전체층상에 형성된 반도체층은 비트선으로 사용되므로, DRAM은 작은 커패시턴스의 비트선을 가질 수 있으며, 고속으로 동작할 수 있다. 발명의 제2 국면에 의한 반도체 장치에 따르면, 더미 VΦT가 사용되므로, 알루미늄 배선의 접촉이 용이하다. 발명의 제3 국면에 의한 반도체 장치에 따르면, 상하 VΦT들이 비트선을 공통으로 사용하므로, 비트선이 한 단계의 공정에 의해 형성될 수 있다. 이것은 공정 단계의 수를 줄여 비용을 절감할 수 있다.
발명의 제4 국면에 의한 반도체 장치에 따르면, 실리콘 박막의 오목한 부분을 채우고, 채널부분과 접촉하고 있는 폴리실리콘이 설치되어 인출 전극으로 사용되므로, 채널부분의 전위가 고정된다.
발명의 제5 국면에 의한 반도체 장치에 따르면, 콘택홀의 측벽을 덮고 있는 도전체가 설치되므로, 사진 기법으로 얻을 수 있는 최소 구멍 직경보다 작은 직경의 바디를 가지고 있는 VΦT를 제조하는 것이 가능하다. 그러므로, 바디는 완전히 공핍될 수 있다.
발명의 제6 국면에 의한 OR 회로를 구비하는 반도체 장치에 따르면, VΦT의 콘택홀이 2개의 게이트 위에 형성되므로, 회로는 매우 작은 영역에 형성될 수 있다.
발명의 제7 국면에 의한 AND 회로를 구비하는 반도체 장치에 따르면, VΦT로 AND 회로가 형성되므로, 점유 면적이 작아질 수 있다.
발명의 제8 국면에 의한 인버터를 구비하는 반도체 장치에 따르면, VΦT가 사용되므로, 점유 면적이 작아질 수 있다.
발명의 제9 국면에 의한 플립-플롭 회로를 구비하는 반도체 장치에 따르면, VΦT가 사용되므로, 점유 면적이 작아질 수 있다. 발명의 제10 국면에 의한 이득 셀을 구비하는 반도체 장치에 따르면, VΦT가 사용되므로, 점유 면적이 작아질 수 있다. 발명의 제 11 국면에 의한 액정 디스플레이 매트릭스를 구비하는 반도체 장치에 따르면, VΦT가 사용되므로, 점유 면적이 작아질 수 있다.
발명의 제12 국면에 의한 반도체 장치의 제조방법에 따르면, 유전체상에 형성된 반도체층은 비트선으로 사용되므로, 비트선의 커패시턴스가 작아질 수 있다.

Claims (11)

  1. 비트선과 워드선간의 교차점에 배열된 스토리지 노드, 커패시터 절연막 및 셀플레이트 전극으로 형성된 커패시터에 정보를 기억하도록 동작가능한 DRAM 셀을 구비한 반도체 장치에 있어서, 유전체층과 반도체층이 차례로 적층된 반도체 기판과, 상기 반도체층내에 설치되어 제1 도전형의 불순물을 함유하며 소스/드레인 영역중의 하나와 비트선으로 형성되는 제1 도전형의 제1 불순물 확산층과, 상기 제1 불순물 확산층을 덮도록 상기 기판상에 설치된 제1 중간 절연막과, 상기 제1 층간 절연막상에 설치되어 워드선을 형성하며 상면과 하면을 가지는 게이트 전극과, 상기 게이트 전극을 덮도록 상기 제1 층간 절연막상에 설치된 제2 층간 절연막과, 상기 제1 층간 절연막, 상기 게이트 전극 및 상기 제2 층간 절연막을 관통하여 상기 제1 불순물 확산층의 일부 표면을 노출시키도록 설치된 콘택홀과, 상기 콘택홀의 측벽을 덮도록 설치된 게이트 절연막과, 상기 제1 불순물 확산층과 접촉하며 상기 제1 불순물 확산층의 표면으로 부터 상기 게이트 전극의 상기 하면과 동일한 높이까지 연장되도록 상기 콘택홀내에 형성된 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 표면과 접촉하며 상기 제1 반도체층의 표면으로부터 상기 게이트 전극의 상기 상면과 동일한 높이까지 연장되도록 상기 콘택홀내에 형성된 채널 반도체층과, 상기 채널 반도체층의 표면과 접촉하며 상기 스토리지 노드뿐만 아니라 상기 소스/드레인 영역중의 다른 하나를 형성하도록 상기 채널 반도체층상에 설치된 제1 도전형의 제2 도전층과, 상기 제2 도전층사에 설치된 커패시터 절연막, 및 사익 스토리지 노드상에 상기 커패서터 절연막을 개재하여 설치된 셀 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 워드선(25)의 상면, 및 측면 중의 적어도 일면이 실리사이드화된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 비트선(24)의 상면, 하면 및 측면 중의 적어도 일면이 실리사이드화된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 유전체층(201)이 0.5㎛ 이상의 막 두께를 가지는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 층간 절연막(8)이 평탄한 상면을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 층간 절연막(8)이 인접한 2개의 비트선(24)사이에서 볼록하게 나온 볼록한 상면을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 콘택홀내에서 노출된 상기 게이트 전극(25)의 측벽이 둥근 상단과 둥근 하단을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 층간 절연막(8)의 두께는 상기 소스/드레인 중의 하나로부터 확장하는 공핍층의 폭과 상기 비트선(24)내의 불순물이 확산되는 확산 거리의 합과 같고, 상기 제2 층간 절연막(9)의 두께는 상기 소스/드레인 중의 다른 하나로 부터 확장하는 공핍층의 폭과 상기 스토리지 노드내의 불순물이 확산되는 확산 거리의 합과 같은 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 DRAM 셀이 삼각형의 꼭지점에 설치되며, 상기 DRAM 셀의 각각은 인접한 DRAM 셀로부터 최소 선폭의 2배 길이로 떨어져 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 DRAM 셀의 일측에 설치된 주변 회로와, 상기 DRAM 셀의 타측에 설치된 주변 회로를 구비하며, 한 쌍의 인접한 비트선중의 하나가 일측의 상기 주변 회로에 접속되고, 한 쌍의 인접한 비트선중의 다른 하나가 타측의 상기 주변 회로에 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 DRAM 셀의 일측에 설치된 주변 회로와, 상기DRAM 셀의 타측에 설치된 주변 회로를 구비하며, 한 쌍의 인접한 워드선중의 하나가 일측의 상기 주변 회로에 접속되고, 한쌍의 인접한 워드선중의 다른 하나가 타측의 상기 주변 회로에 접속 되는 것을 특징으로 하는 반도체 장치.
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