CN114582808A - 半导体结构的制作方法及半导体结构 - Google Patents

Abstract

本公开提供了一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供衬底；去除部分衬底，形成多个有源柱，在第一方向上任意相邻的两个有源柱被隔开；形成多条沿第一方向延伸的位线，每条位线包覆位于其延伸方向上的每个有源柱的底部区域的部分侧壁。在本公开的半导体结构的制作方法，简化了形成位线的工艺制程，形成的位线环绕覆盖有源柱的周向的部分侧壁，提高了位线与有源柱的接触面积，减小了位线和有源柱的接触电阻，提高了半导体结构的电性能。

Description

半导体结构的制作方法及半导体结构

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。

背景技术

随着动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)的发展，为了提高存储器的存储能力，要求半导体器件具有更高的集成密度和更小的特征尺寸。为了提高存储密度，半导体器件从平面栅极发展到全环绕栅极(Gate-All-Around，简称GAA)。全环绕栅极实现了栅极对沟道的四面包覆，提高了存储器的密度。

但是，具有全环绕栅极的存储器，位线位于栅极底部，位线制程工艺复杂且形成的位线与有源区的接触面积小，位线的导电能力弱，影响存储器的电性能。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开提供了一种半导体结构的制作方法及半导体结构。

本公开的第一方面提供了一种半导体结构的制作方法，所述制作方法包括：

提供衬底；

去除部分所述衬底，形成多个有源柱，在第一方向上任意相邻的两个所述有源柱被隔开；

形成多条沿所述第一方向延伸的位线，每条所述位线包覆位于其延伸方向上的每个所述有源柱的底部区域的部分侧壁。

根据本公开的一些实施例，所述去除部分所述衬底，形成多个有源柱，包括：

去除部分所述衬底，形成第二柱体以及位于所述第二柱体上方且与所述第二柱体相连的第一柱体，所述第一柱体的底面的周边区域暴露在所述第二柱体之外。

根据本公开的一些实施例，所述提供衬底包括：

提供初始衬底，所述初始衬底具有第一导电类型；

向所述初始衬底的第一区域中掺杂导电离子，形成第一掺杂区，所述第一掺杂区具有第二导电类型，所述第二导电类型和所述第一导电类型相反。

根据本公开的一些实施例，所述去除部分所述衬底，包括：

去除部分具有第二导电类型的所述第一掺杂区，形成所述第一柱体；

继续去除部分所述第一掺杂区以及部分具有第一导电类型的部分所述初始衬底，形成所述第二柱体。

根据本公开的一些实施例，对所述第一区域进行第一刻蚀，形成多个所述第一柱体，在所述第一方向上任意相邻的两个所述第一柱体被第一沟槽隔开，在第二方向上任意相邻的两个所述第一柱体被第二沟槽隔开，所述第一柱体的底面高于所述第一掺杂区的底面；

基于所述第一沟槽和所述第二沟槽对所述第一区域和所述初始衬底进行第二刻蚀，在所述第一柱体的下方形成所述第二柱体，所述第二柱体包括具有所述第一导电类型的第一部分以及具有所述第二导电类型的第二部分。

根据本公开的一些实施例，所述形成多条沿所述第一方向延伸的位线，包括：

形成第一阻挡层，所述第一阻挡层覆盖所述第二柱体的部分侧壁以及所述第一柱体被暴露的底面；

沉积金属材料，所述金属材料覆盖所述第一阻挡层并填充所述第一阻挡层之间的沟槽；

去除被所述第二沟槽暴露出的金属材料，被保留的金属材料形成位线金属层，所述位线金属层和所述第一阻挡层形成所述位线。

根据本公开的一些实施例，所述位线覆盖所述第二部分的侧壁，以及所述第一部分靠近所述第二部分的部分侧壁；

所述位线覆盖所述第一部分的高度小于所述位线高度的一半。

根据本公开的一些实施例，所述制作方法还包括：

形成第一隔离层，所述第一隔离层形成于被保留的所述衬底的顶面和所述位线之间，所述第一隔离层覆盖所述第一部分靠近所述衬底的部分侧壁。

根据本公开的一些实施例，在第二方向上任意相邻的两个所述有源柱被隔开，所述制作方法，还包括：

形成第二隔离层，所述第二隔离层填充相邻的所述位线之间的间隙，所述第二隔离层的顶面高于所述位线的顶面；

形成多条沿所述第二方向延伸的字线，多条所述字线设置在所述第二隔离层上，每条所述字线包覆位于其延伸方向上的每个所述有源柱的部分侧壁，所述字线的顶面低于所述有源柱的顶面；

形成第三隔离层，所述第三隔离层填充相邻的所述字线之间的间隙并覆盖所述字线，所述第三隔离层的顶面和所述有源柱的顶面平齐。

本公开的第二方面提供了一种半导体结构，所述半导体结构包括：

基底；

多个有源柱，所述有源柱设置在所述基底上，在第一方向上任意相邻的两个所述有源柱被隔开；

多条沿第一方向延伸的位线，每条所述位线包覆位于其延伸方向上的每个所述有源柱的底部区域的部分侧壁。

根据本公开的一些实施例，所述有源柱包括：

第二柱体，所述第二柱体设置在所述基底上；

第一柱体，所述第一柱体位于所述第二柱体上方且与所述第二柱体相连，所述第一柱体的底面的周边区域位于所述第二柱体之外。

根据本公开的一些实施例，所述位线包括：

第一阻挡层，所述第一阻挡层覆盖所述第二柱体的部分侧壁以及所述第一柱体的底面的周边区域；

位线金属层，所述位线金属层覆盖所述第一阻挡层。

根据本公开的一些实施例，所述基底具有第一导电类型，所述第一柱体具有第二导电类型，所述第一导电类型和所述第二导电类型相反，所述第二柱体包括：

第一部分，所述第一部分与所述基底相连且所述第一部分具有所述第一导电类型；

第二部分，所述第二部分与所述第一柱体相连且所述第二部分具有所述第二导电类型。

根据本公开的一些实施例，所述位线覆盖所述第二部分的侧壁以及所述第一部分靠近所述第二部分的部分侧壁；

所述位线覆盖所述第一部分的高度小于所述位线高度的一半。

根据本公开的一些实施例，在第二方向上任意相邻的两个所述有源柱被隔开，所述半导体结构还包括：

多条沿所述第二方向延伸的字线，多条所述字线设置在多条所述位线上方，每条所述字线包覆位于其延伸方向上的每个所述有源柱的部分侧壁，所述字线的顶面低于所述有源柱的顶面。

根据本公开的一些实施例，所述半导体结构还包括：

隔离结构，所述隔离结构填充相邻所述位线之间、相邻所述字线之间、相邻所述有源柱之间、所述字线与所述位线之间的间隙。

本公开实施例所提供的半导体结构的制作方法及半导体结构中，简化了形成位线的工艺制程，形成的位线环绕覆盖有源柱的周向的部分侧壁，提高了位线与有源柱的接触面积，减小了位线和有源柱的接触电阻，提高半导体结构的电性能。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。

图1是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。

图2是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。

图3是根据一示例性实施例示出的衬底的A-A截面示意图。

图4是根据一示例性实施例示出的形成有源柱的A-A截面示意图。

图5是根据一示例性实施例示出的形成有源柱的俯视图。

图6是根据一示例性实施例示出的形成位线的A-A截面示意图。

图7是根据一示例性实施例示出的初始衬底的A-A截面示意图。

图8是根据一示例性实施例示出的衬底的A-A截面示意图。

图9是根据一示例性实施例示出的形成第一柱体的A-A截面示意图。

图10是图9的俯视图。

图11是根据一示例性实施例示出的形成第二柱体的A-A截面示意图。

图12是图11的俯视图。

图13是根据一示例性实施例示出的形成第一隔离层的A-A截面示意图。

图14是根据一示例性实施例示出的形成初始阻挡层的A-A截面示意图。

图15是根据一示例性实施例示出的形成第一阻挡层的A-A截面示意图。

图16是根据一示例性实施例示出的填充金属材料的A-A截面示意图。

图17是根据一示例性实施例示出的形成初始位线层的俯视图。

图18是根据一示例性实施例示出的形成位线金属层的俯视图。

图19是根据一示例性实施例示出的形成位线金属层的A-A截面示意图。

图20是根据一示例性实施例示出的形成第二阻挡层的A-A截面示意图。

图21是根据一示例性实施例示出的形成第二隔离层的A-A截面示意图。

图22是根据一示例性实施例示出的形成栅氧层的A-A截面示意图。

图23是根据一示例性实施例示出的形成初始字线层的A-A截面示意图。

图24是根据一示例性实施例示出的形成字线的A-A截面示意图。

图25是图24的俯视图。

图26是根据一示例性实施例示出的沉积隔离材料填充第五沟槽以及第一沟槽、第二沟槽未被填充的区域的A-A截面示意图。

图27是根据一示例性实施例示出的形成第三隔离层的A-A截面示意图。

附图标记：

100、衬底；100a、初始衬底；110、基底层；120、第一掺杂区；120a、第一区域；140、基底；150、掩膜层；101、第一沟槽；102、第二沟槽；103、第三沟槽；104、第四沟槽；105、第五沟槽；200、有源柱；210、第一柱体；211、周边区域；220、第二柱体；221、第一部分；222、第二部分；300、位线；310、第一阻挡层；310a、初始阻挡层、320、位线金属层；320a、初始位线层；330、第二阻挡层；400、字线；410、栅氧层；420、字线金属层；420a、初始字线层；500、隔离结构；510、第一隔离层；520、第二隔离层；530、第三隔离层；D1、第一方向；D2、第二方向。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

本公开示例性的实施例中提供了一种半导体结构的制作方法，将形成环绕式栅极的工艺应用于位线制程，形成的位线全环绕覆盖有源柱的周向的部分侧壁，简化了形成位线的工艺制程，提高了位线与有源柱的接触面积，减小了位线和有源柱的接触电阻，提高了半导体结构的电性能。

本公开示例性的实施例中提供了一种半导体结构的制作方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，下面结合图3至图6对本实施例中的半导体结构的制作方法进行说明。

如图1所示，本公开一示例性的实施例提供了一种半导体结构的制作方法，包括如下步骤：

步骤S110：提供衬底。

如图3所示，衬底100可以是半导体衬底，半导体衬底的材料可以包括硅(Si)、锗(Ge)、硅锗(GeSi)、碳化硅(SiC)中的一种或多种；也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)；或者，还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物等。根据需要，半导体衬底中可以掺杂部分杂质离子，杂质离子可以为n型杂质离子或p型杂质离子。

步骤S120：去除部分衬底，形成多个有源柱，在第一方向上任意相邻的两个有源柱被隔开。

如图4所示，参照图3，多个有源柱200呈矩阵阵列排布或成平行四边形阵列排布，相邻的有源柱200之间间隔设置，多个有源柱200沿第一方向D1(参见图5，即图4中的横向方向)排列成多列。在一个示例中，多个有源柱200具有相同或不同的柱形结构。例如，沿衬底100的厚度方向(即图3中的厚度方向)，多个有源柱200可以为上宽下窄的柱形结构，也可以为上窄下宽的柱形结构，还可以为上下等宽的柱形结构。在另一个示例中，有源柱200可以包括相连的多个部分，每个部分可以具有相同或不同的尺寸。例如，沿衬底100的厚度方向，有源柱200可以包括两个以上不同尺寸的柱体。

步骤S130：形成多条沿第一方向延伸的位线，每条位线包覆位于其延伸方向上的每个有源柱的底部区域的部分侧壁。

如图6所示，参照图4，位线300沿第一方向D1延伸，在垂直于第一方向D1的方向上(即图5中的第二方向D2)，相邻的位线300间隔设置。位线300的数量与沿第一方向D1排列的有源柱200的列数一一对应，多条位线300分别对应包覆沿第一方向D1排列的多列有源柱200的部分侧壁，且每条位线300覆盖的是位于其延伸方向的每个有源柱200的部分周向侧壁。也即，位于同一列的有源柱200通过一条位线300包覆有源柱200的侧壁形成串联。

本实施例中的半导体结构的制作方法，形成了环绕有源柱的周向侧壁的位线，位线覆盖有源柱的部分周向侧壁，增加了位线与有源柱的接触面积，减小了位线和有源柱的接触电阻，提高半导体结构的电性能。

根据一个示例性实施例，本实施例是对上述实施例中步骤S120的说明，去除部分衬底，形成多个有源柱，包括：

去除部分衬底，形成第二柱体以及位于第二柱体上方且与第二柱体相连的第一柱体，第一柱体的底面的周边区域暴露在第二柱体之外。

如图4、图5所示，参照图3，在一个示例中，第一柱体210可以在形成第二柱体220之前形成。首先，去除部分衬底100形成第一柱体210，然后再刻蚀第一柱体210下方的部分衬底100形成第二柱体220。在另一个示例中，第一柱体210和第二柱体220可以同时形成。首先，去除部分衬底100形成初始柱体(图中未示出)，初始柱体为上下等宽的柱形结构，然后去除初始柱体的底部周向的部分结构，被保留的初始柱体的底部形成第二柱体220，第二柱体220以上的部分初始柱体形成第一柱体210。

如图4所示，有源柱200包括同轴设置的第一柱体210和第二柱体220，沿有源柱200的高度方向，第二柱体220位于第一柱体210的底部。第一柱体210的底面覆盖第二柱体220的顶面，并且第一柱体210的底面的周边区域211暴露在第二柱体220之外。有源柱200为倒置的“凸”字型结构，也即，在第二柱体220的顶面的任一方向上，第二柱体220的顶面的边缘和第一柱体210的底面的边缘之间间隔预定距离。换言之，相邻的两个有源柱200，第二柱体220之间的间距大于第一柱体210之间的间距。

本实施例中，将有源柱形成为倒置的“凸”字型结构，第二柱体位于第一柱体底部且相对于第一柱体内缩，在第一柱体底部、第二柱体的外周作为形成位线的空间，以便在位线制程中，以第一柱体的边缘进行定位。

本公开示例性的实施例中提供了一种半导体结构的制作方法，如图2所示，图2示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，下面结合图7至图27对本实施例中的半导体结构的制作方法进行说明。

如图2所示，本公开一示例性的实施例提供了一种半导体结构的制作方法，包括如下步骤：

步骤S210：提供衬底，衬底包括基底层和形成在基底层上的第一掺杂区。

如图8所示，衬底100包括基底层110和形成在基底层110上的第一掺杂区120。其中，第一掺杂区120可以为p型导电掺杂区或n型导电掺杂区。

在本实施例中，提供衬底包括以下步骤：

步骤S211：提供初始衬底，初始衬底具有第一导电类型。

如图7所示，初始衬底100a是半导体衬底，半导体衬底的材料和上述实施例相同。初始衬底100a中掺杂有第一导电类型的掺杂离子，初始衬底100a具有第一导电类型，第一导电类型可以是p型或n型。

步骤S212：向初始衬底的第一区域中掺杂导电离子，形成第一掺杂区，第一掺杂区具有第二导电类型，第二导电类型和第一导电类型相反。

如图7、图8所示，可以通过离子注入或扩散方式向第一区域120a中掺杂具有第二导电类型的掺杂离子，以在第一区域120a形成具有第二导电类型的第一掺杂区120，其余部分的初始衬底100a形成基底层110。其中，第二导电类型与第一导电类型的电性相反，也即，初始衬底100a的导电类型为p型，则第一掺杂区120的导电类型为n型；或者，初始衬底100a的导电类型为n型，则第一掺杂区120的导电类型为p型。

本实施例中，以基底层110的导电类型为p性，第一掺杂区120的导电类型为n型进行说明。

步骤S220：去除部分具有第二导电类型的第一掺杂区，形成第一柱体。

如图9所示，参照图7、图8，形成第一柱体的步骤包括：在衬底100的顶面形成掩膜层150，根据掩膜层150对第一区域120a进行第一刻蚀，第一刻蚀可以为干法刻蚀，第一刻蚀的深度小于第一掺杂区120的深度，被保留的第一掺杂区120的部分结构形成多个第一柱体210，第一柱体210的底面高于第一掺杂区120的底面。

如图9、图10所示，多个第一柱体210沿第一方向D1排成多列，同时多个第一柱体210沿第二方向D2排成多排。第一方向D1和第二方向D2可以锐角、直角或钝角相交。第一方向D1上任意相邻的两个第一柱体210被第一沟槽101隔开，在第二方向D2上任意相邻的两个第一柱体210被第二沟槽102隔开。

在本实施例中，形成第一柱体210后，仍保留掩膜层150，掩膜层150覆盖第一柱体210以免在第一柱体210在后续制程中被制程工艺损伤。

步骤S230：继续去除部分第一掺杂区以及部分具有第一导电类型的部分初始衬底，形成第二柱体。

在本实施例中，形成第二柱体220的步骤包括：基于第一沟槽101和第二沟槽102对第一区域120a和初始衬底110a进行第二刻蚀，在第一柱体210的下方形成第二柱体220，第二柱体220包括具有第一导电类型的第一部分221以及具有第二导电类型的第二部分222。其中，第二刻蚀的刻蚀深度低于第一掺杂区120的底面。

如图11、图12所示，参照图9、图10，通过第二刻蚀在第一柱体210下方形成第二柱体220，在第一方向D1上任意相邻的两个第二柱体220被第三沟槽103隔开，第三沟槽103的槽宽大于第一沟槽101的槽宽。在第二方向D2上任意相邻的两个第二柱体220被第四沟槽104隔开，第四沟槽104的槽宽大于第二沟槽102的槽宽。

在一些实施例中，第二刻蚀可以为湿法刻蚀，例如，参照图9，可以向第一沟槽101和第二沟槽102中注入刻蚀液，刻蚀液溶解第一沟槽101和第二沟槽102下方的第一掺杂区120和部分基底层110。通过控制刻蚀液在第一沟槽101和第二沟槽102中停留的时间，参照图11，在第一柱体210下方形成第二柱体220，相邻的两个第二柱体220之间的间距大于相邻的两个第一柱体210之间的间距。

在另一些实施例中，第二刻蚀可以为干法刻蚀，参照图9，通过等离子体刻蚀第一沟槽101和第二沟槽102下方的第一掺杂区120和部分基底层110，同时向衬底100施加偏压，以使第二刻蚀在水平方向的刻蚀速度大于第一刻蚀在水平方向的刻蚀速度，在第二刻蚀过程中，等离子体刻蚀去除了位于第一柱体210下方的部分第一掺杂区120和部分基底层110，参照图11，暴露出第一柱体210的底面的周边区域211，在第一柱体210下方形成于第一柱体210同轴设置的第二柱体220，在俯视视角下，第一柱体210遮挡第二柱体220。

参照图11、图12，刻蚀被保留的部分基底层110形成基底140，第二柱体220和位于其上的第一柱体210共同形成为一个有源柱200，多个有源柱200独立设置在基底140上，多个有源柱200沿第一方向D1上排列成多列，多个有源柱200沿第二方向D2排列成多行。

步骤S240：形成第一隔离层，第一隔离层覆盖被保留的衬底的顶面和第二柱体的底部的部分侧壁。

如图13所示，参照图11，可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)、化学气相沉积工艺(Chemical Vapor Deposition，CVD))或物理气相沉积工艺((Physical Vapor Deposition，PVD)中的任一种沉积工艺，沉积形成第一隔离层510。第一隔离层510覆盖第一部分221靠近衬底的部分侧壁，并填充部分第三沟槽103和部分第四沟槽104，第一隔离层510可以包括氧化硅、氮化硅、氮氧化硅中的一种或以上。

本实施例形成的第一隔离层510位于基底140和位线300之间，其中，基底140由先前步骤中刻蚀被保留的衬底100形成，位线300由后续步骤形成(后面有详细介绍)。位线300和被保留的衬底100通过第一隔离层510电性隔离，以免位线300和被保留的衬底100发生漏电。

步骤S250：形成多条沿第一方向延伸的位线，每条位线包覆位于其延伸方向上的每个有源柱的底部区域的部分侧壁。

如图19所示，参照图13，在本实施例中，位线300覆盖第二部分222的侧壁，以及第一部分221靠近第二部分222的部分侧壁，并且，位线300覆盖第一部分221的高度小于位线300高度的一半。

在本实施例中，形成多条沿第一方向延伸的位线，包括：

步骤S251：形成第一阻挡层，第一阻挡层覆盖第二柱体的部分侧壁以及第一柱体被暴露的底面。

在形成第一阻挡层时310，可以采用原子层沉积工艺沉积阻挡材料，阻挡材料覆盖第一隔离层510的顶面、第二柱体220被暴露的侧壁、第一柱体210的侧壁、第一柱体210被暴露的底面以及掩膜层150的外壁，形成初始阻挡层310a。初始阻挡层310a的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。

然后，去除部分初始阻挡层310a，在本步骤中，刻蚀阻挡层310a的工艺在竖直方向的刻蚀速度大于水平方的刻蚀速度，去除覆盖第一隔离层510的顶面的初始阻挡层310a，被保留的初始阻挡层310a形成第一阻挡层310。第一阻挡层310覆盖第二柱体220被暴露的侧壁、第一柱体210的侧壁以及第一柱体210被暴露的底面。

本实施例中，在形成第一阻挡层310时，利用第一柱体210对第二柱体220的遮挡，第一柱体210下方形成刻蚀盲区，通过沉积覆盖整个有源柱200的初始阻挡层310a，再刻蚀处理初始阻挡层310a，即可保证位于刻蚀盲区的初始阻挡层310a不会受到刻蚀损伤，确保位于刻蚀盲区的初始阻挡层310a能够被完整保留形成第一阻挡层310，降低了形成第一阻挡层310的制程难度。

步骤S252：沉积金属材料，金属材料覆盖第一阻挡层并填充第一阻挡层之间的沟槽。

如图16所示，参照图15，可以采用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺中的任一种沉积工艺沉积金属材料，金属材料覆盖第一阻挡层310并至少填充第三沟槽103(参照图12)和第四沟槽104(参照图12)未被填充的部分。其中，金属材料包括金属钛(Ti)、金属钨(W)、金属钌(Ru)或其化合物中的一种。

步骤S253：去除覆盖第一柱体的侧壁的第一阻挡层和金属材料。

如图17所示，参照图12、图16，可以通过干法或湿法刻蚀，去除位于第一沟槽101和第二沟槽102中的金属材料，被保留的金属材料形成初始位线层320a，初始位线层320a的顶面低于第二柱体220的顶面并高于第一部分221的顶面，确保本实施例形成的位线300能够与第二部分222电连接。

然后，参照图19，通过干法或湿法刻蚀，去除覆盖第一柱体210的侧壁的第一阻挡层310，被保留的第一阻挡层310设置在初始位线层320a和第二柱体220的侧壁之间，防止金属材料扩散至第二柱体220中污染有源柱200。

步骤S254：去除被第二沟槽暴露出的金属材料，被保留的金属材料形成位线金属层，位线金属层和第一阻挡层形成位线。

如图18、图19所示，参照图12、图17，去除被第二沟槽102暴露出的金属材料包括：形成位线掩膜，位线掩膜沿第一方向D1延伸，位线掩膜在基底140上形成的投影落在相邻的两个第二沟槽102在基底140上形成的投影之间，且位线掩膜在基底140上形成的投影覆盖位于其延伸方向的多个第一柱体210在基底140上形成的投影。本实施例中，在形成位线掩膜时，可根据位于其延伸方向上的第一柱体210的边缘进行对准，提高形成位线300的制程精度。

然后，根据位线掩膜刻蚀去除被第二沟槽102暴露出的初始位线层320a，形成多条沿第一方向D1延伸的位线金属层320，每条位线金属层320的边缘与位于其延伸方向的第一柱体210的边缘平齐。

如图19所示，每条位线金属层320与覆盖其侧壁和顶面的第一阻挡层310形成位线300。本实施例形成的位线300环绕第二柱体220(参照图11)的部分周向侧壁并且覆盖第一柱体210的底面的周边区域211，增加了位线300与有源柱200的接触面积。

在一些实施例中，形成多条沿第一方向延伸的位线，还包括：

步骤S255：形成第二阻挡层，第二覆盖位线暴露的顶面以及侧壁。

如图20所示，参照图19，可以采用原子层沉积工艺沉积形成第二阻挡层330，第二阻挡层330覆盖位线300暴露的侧壁和顶面，第二阻挡层330的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。

在本实施例中，第二阻挡层330和上述步骤中被保留的第一阻挡层310连接成一体。第二阻挡层330和被保留的第一阻挡层310将位线300和有源柱200隔开，起到了更好的隔离效果，以免形成的半导体结构在应用过程中，位线的材料扩散至有源柱200的材料中造成污染。

与有源柱的结构为上下等宽的方案相比，本实施例的制作方法，刻蚀初始位线层的制程中，无需形成新的光罩，通过第一柱体的边缘位线定位对准，即可刻蚀形成多条独立的位线。并且，相邻的两条位线之间的间距与第二沟槽的槽宽相等，避免半导体结构经过多次电导通，相邻位线之间间距过小导致的短路问题。同时，本实施例形成的位线环绕覆盖第二柱体的部分周向侧壁，增加了位线和有源柱的接触面积，降低了位线与有源柱的接触电阻，提高了半导体结构的导电能力。

根据一个示例性实施例，本实施例是对上述实施例的说明，本实施例的半导体结构的制作方法，还包括以下步骤：

步骤S260：形成第二隔离层，第二隔离层填充相邻的位线之间的间隙，第二隔离层的顶面高于位线的顶面。

如图21所示，参照图20，可以采用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺中的任一种沉积工艺，沉积形成第二隔离层520，第二隔离层520填充第三沟槽103(参照图12)和第四沟槽104(参照图12)未被填充的部分，第二隔离层520的顶面高于第一柱体210的底面。第二隔离层520可以包括氧化硅、氮化硅、氮氧化硅中的一种或以上。

步骤S270：形成多条沿第二方向延伸的字线，多条字线设置在第二隔离层上，每条字线包覆位于其延伸方向上的每个有源柱的部分侧壁，字线的顶面低于有源柱的顶面。

在本实施例中，形成多条沿第二方向延伸的字线400，包括以下步骤：

如图22所示，参照图21，通过原子层沉积工艺形成栅氧层410，栅氧层410覆盖第一柱体210暴露的侧壁以及掩膜层150的外表面。栅氧层410的材料可以包括氧化硅或氮氧化硅中的至少一种。

然后，通过化学气相沉积、物理气相沉积或溅射沉积导电金属，导电金属覆盖栅氧层410并填充第一沟槽101(参照图12)和第二沟槽102(参照图12)。

接着，如图23所示，参照图22，将导电金属的顶面回刻至低于第一柱体210的顶面，形成初始字线层420a。在本实施例中，对导电金属和栅氧层410的材料的刻蚀选择比为1:1，也即，栅氧层410和导电金属以相同速度被刻蚀，栅氧层410也被刻蚀至顶面低于第一柱体210的顶面。

接着，如图24、图25所示，参照图23，刻蚀去除部分初始字线层420a，在每条第一沟槽101中形成的沿第二方向D2延伸的第五沟槽105，第五沟槽105暴露出第二隔离层520的顶面，第五沟槽105将被保留的初始字线层420a划分成多条沿第二方向D2延伸的字线金属层420，字线金属层420与位于其与第一柱体210之间的栅氧层410形成字线400。也即，每条字线400包覆位于其延伸方向上的每个第一柱体210的部分侧壁。

步骤S280：形成第三隔离层，第三隔离层填充相邻的字线之间的间隙并覆盖字线，第三隔离层的顶面和有源柱的顶面平齐。

在本实施例中，形成第三隔离层530包括：如图26所示，参照图24，沉积隔离材料填充第五沟槽105、第一沟槽101和第二沟槽102未被填充的部分，隔离材料还覆盖掩膜层150。然后，如图27所示，参照图26，刻蚀隔离材料并去除掩膜层150，暴露出第一柱体210的顶面，被保留的隔离材料形成第三隔离层530。

如图27所示，第一隔离层510、第二隔离层520和第三隔离层530共同形成为隔离结构500，半导体结构中相邻的字线400之间、相邻的位线300之间、位线300和字线400之间以及相邻的有源柱200之间，均通过隔离结构500电性隔离。

本实施例的制作方法，将形成全环绕栅极的工艺应用于位线制程，本实施例形成的半导体结构，不仅字线环绕有源柱的第一柱体，增加了字线和有源柱的接触面积，同时位线环绕有源柱的第二柱体，增加了位线和有源柱的接触面积，进一步减小了半导体结构的接触电阻，优化了半导体结构的电性能。

根据一个示例性实施例，一种半导体结构，如图27所示，参照图25，半导体结构包括：基底140、设置在基底140上的多个有源柱200以及多条沿第一方向D1延伸的位线300，在第一方向D1上任意相邻的两个有源柱200被隔开，每条位线300包覆位于其延伸方向上的每个有源柱200的底部区域的部分侧壁。

在一些实施例中，如图27所示，参照图11、图12，有源柱200包括设置在基底140上的第二柱体220以及位于第二柱体220上方的第一柱体210，第一柱体210与第二柱体220相连，第一柱体210的底面的周边区域211暴露在第二柱体220之外。

在一些实施例中，如图27所示，参照图25，位线300包括第一阻挡层310和位线金属层320，第一阻挡层310覆盖第二柱体220的部分侧壁以及第一柱体210的底面的周边区域211，位线金属层320覆盖第一阻挡层310并沿第一方向D1延伸。

在一些实施例中，如图27所示，参照图11，基底140具有第一导电类型，第一柱体210具有第二导电类型，第一导电类型和第二导电类型相反，第二柱体220包括与基底140相连的第一部分221以及与第一柱体210相连的第二部分222，第一部分221具有第一导电类型，第二部分222具有第二导电类型。

如图27所示，参照图11，位线300覆盖第二部分222的侧壁以及第一部分221靠近第二部分220的部分侧壁，位线300覆盖第一部分222的高度小于位线300高度的一半。

在一些实施例中，如图27所示，参照图25，在第二方向D2上任意相邻的两个有源柱200被隔开，半导体结构还包括多条沿第二方向D2延伸的字线400，多条字线400设置在多条位线300上方，每条字线400包覆位于其延伸方向上的每个有源柱200的部分侧壁，字线的顶面低于有源柱200的顶面。在本实施例中，每条字线400包覆位于其延伸方向上的每个第一柱体210的部分侧壁。

在一些实施例中，如图27所示，半导体结构还包括隔离结构500，隔离结构500填充相邻位线300之间、相邻字线400之间、相邻有源柱200之间、字线400与位线300之间的间隙。

本实施例的半导体结构，位线和有源柱的周向的部分侧壁环绕接触，提高了位线与有源柱的接触面积，减小了半导体结构的内部电阻，提高了半导体结构的电性能。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。

在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (16)

1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：

提供衬底；

去除部分所述衬底，形成多个有源柱，在第一方向上任意相邻的两个所述有源柱被隔开；

形成多条沿所述第一方向延伸的位线，每条所述位线包覆位于其延伸方向上的每个所述有源柱的底部区域的部分侧壁。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述去除部分所述衬底，形成多个有源柱，包括：

去除部分所述衬底，形成第二柱体以及位于所述第二柱体上方且与所述第二柱体相连的第一柱体，所述第一柱体的底面的周边区域暴露在所述第二柱体之外。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述提供衬底包括：

提供初始衬底，所述初始衬底具有第一导电类型；

向所述初始衬底的第一区域中掺杂导电离子，形成第一掺杂区，所述第一掺杂区具有第二导电类型，所述第二导电类型和所述第一导电类型相反。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述去除部分所述衬底，包括：

去除部分具有第二导电类型的所述第一掺杂区，形成所述第一柱体；

继续去除部分所述第一掺杂区以及部分具有第一导电类型的部分所述初始衬底，形成所述第二柱体。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，

对所述第一区域进行第一刻蚀，形成多个所述第一柱体，在所述第一方向上任意相邻的两个所述第一柱体被第一沟槽隔开，在第二方向上任意相邻的两个所述第一柱体被第二沟槽隔开，所述第一柱体的底面高于所述第一掺杂区的底面；

基于所述第一沟槽和所述第二沟槽对所述第一区域和所述初始衬底进行第二刻蚀，在所述第一柱体的下方形成所述第二柱体，所述第二柱体包括具有所述第一导电类型的第一部分以及具有所述第二导电类型的第二部分。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述形成多条沿所述第一方向延伸的位线，包括：

形成第一阻挡层，所述第一阻挡层覆盖所述第二柱体的部分侧壁以及所述第一柱体被暴露的底面；

沉积金属材料，所述金属材料覆盖所述第一阻挡层并填充所述第一阻挡层之间的沟槽；

去除被所述第二沟槽暴露出的金属材料，被保留的金属材料形成位线金属层，所述位线金属层和所述第一阻挡层形成所述位线。

7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述位线覆盖所述第二部分的侧壁，以及所述第一部分靠近所述第二部分的部分侧壁；

所述位线覆盖所述第一部分的高度小于所述位线高度的一半。

8.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述制作方法还包括：

形成第一隔离层，所述第一隔离层形成于被保留的所述衬底的顶面和所述位线之间，所述第一隔离层覆盖所述第一部分靠近所述衬底的部分侧壁。

9.根据权利要求1所述的半导体结构的制作方法，其特征在于，在第二方向上任意相邻的两个所述有源柱被隔开，所述制作方法，还包括：

形成第二隔离层，所述第二隔离层填充相邻的所述位线之间的间隙，所述第二隔离层的顶面高于所述位线的顶面；

形成多条沿所述第二方向延伸的字线，多条所述字线设置在所述第二隔离层上，每条所述字线包覆位于其延伸方向上的每个所述有源柱的部分侧壁，所述字线的顶面低于所述有源柱的顶面；

形成第三隔离层，所述第三隔离层填充相邻的所述字线之间的间隙并覆盖所述字线，所述第三隔离层的顶面和所述有源柱的顶面平齐。

10.一种半导体结构，其特征在于，所述半导体结构包括：

基底；

多个有源柱，所述有源柱设置在所述基底上，在第一方向上任意相邻的两个所述有源柱被隔开；

多条沿第一方向延伸的位线，每条所述位线包覆位于其延伸方向上的每个所述有源柱的底部区域的部分侧壁。

11.根据权利要求10所述的半导体结构，其特征在于，所述有源柱包括：

第二柱体，所述第二柱体设置在所述基底上；

第一柱体，所述第一柱体位于所述第二柱体上方且与所述第二柱体相连，所述第一柱体的底面的周边区域位于所述第二柱体之外。

12.根据权利要求11所述的半导体结构，其特征在于，所述位线包括：

第一阻挡层，所述第一阻挡层覆盖所述第二柱体的部分侧壁以及所述第一柱体的底面的周边区域；

位线金属层，所述位线金属层覆盖所述第一阻挡层。

13.根据权利要求11所述的半导体结构，其特征在于，所述基底具有第一导电类型，所述第一柱体具有第二导电类型，所述第一导电类型和所述第二导电类型相反，所述第二柱体包括：

第一部分，所述第一部分与所述基底相连且所述第一部分具有所述第一导电类型；

第二部分，所述第二部分与所述第一柱体相连且所述第二部分具有所述第二导电类型。

14.根据权利要求13所述的半导体结构，其特征在于，所述位线覆盖所述第二部分的侧壁以及所述第一部分靠近所述第二部分的部分侧壁；

所述位线覆盖所述第一部分的高度小于所述位线高度的一半。

15.根据权利要求10所述的半导体结构，其特征在于，在第二方向上任意相邻的两个所述有源柱被隔开，所述半导体结构还包括：

多条沿所述第二方向延伸的字线，多条所述字线设置在多条所述位线上方，每条所述字线包覆位于其延伸方向上的每个所述有源柱的部分侧壁，所述字线的顶面低于所述有源柱的顶面。

16.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：

隔离结构，所述隔离结构填充相邻所述位线之间、相邻所述字线之间、相邻所述有源柱之间、所述字线与所述位线之间的间隙。

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